KR970049453A - N-모스를 이용한 스테이틱 및 다이나믹 전 가산기 - Google Patents

N-모스를 이용한 스테이틱 및 다이나믹 전 가산기 Download PDF

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Abstract

본 발명은 산술 연산 장치(Arithmetic Logic Unit)에 사용되는 전 가산기(Full Adder) 회로에 관한 것으로서, 보다 구체적으로는 전 가산기를 구현하는 데 있어서 칩 면적 및 소비 전력을 고려하여 쿼시-도미노 로직(Quasi-Domino Logic)을 사용한 N-모스를 이용한 스테이틱 및 나이나믹 전 가산기(Static ＆ Dynamic Full Adder)에 관한 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 N-모스를 이용한 스테이틱 및 다이나믹 전 가산기는 N 모스들의 조합에 의해 구성되는 캐리블럭부 및 N 모스들의 조합에 의해 구성되는 SUM 블럭부를 포함하는 것을 특징으로 한다.

Description

N-모스를 이용한 스테이틱 및 다이나믹 전 가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 안출된 전 가산기의 로직 회로를 보인 도면.

Claims (3)

  1. N 모스들의 조합에 의해 구성되는 캐리블럭부, 상기의 캐리블럭부에 연결되는 프리차지 트랜지스터 및 N 모스들의 조합에 의해 구성되는 SUM 블럭부를 포함하는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전 가산기.
  2. 제1항에 있어서, 상기의 SUM 블럭부의 프리 차지 트랜지스터가 N모스로 구성되는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전 가산기.
  3. 제1항에 있어서, 상기의 캐리블럭부는 데이타 신호(A)가 게이트에 인가되는 제1NMOS, 상기의 제1NMOS의 소오스에 시리얼하게 결합되고 데이타 신호(B)가 게이트에 인가되면 소오스가 접지되는 제2NMOS, 상기의 제1NMOS의 소오스에 시리얼하게 결합되고 데이타 신호(C)가 게이트에 인가되며 소오스가 접지되는 제3NMOS, 제4NMOS 및 상기의 제4NMOS의 소오스에 시리얼하게 결합되고 소오스 단이 접지되는 제5NMOS를 포함하는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전 가산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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