CN105045556B - 一种动静态混合式加法器 - Google Patents
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Abstract
一种动静态加法器,其包括静态部分与动态部分，所述静态部分的输出端连接一第一反相器的输入端，所述第一反相器输出进位信号；所述静态部分输出端还连接所述动态部分，所述动态部分完成对加法的求和运算，所述动态部分输出端连接一第二反向器；其中所述动态部分包括一求和电路与电位保持电路，所述求和电路用于完成加法的求和运算，所述电位保持电路与所述第二反相器输出端连接，电位保持电路用于对浮空节点的电荷补偿并减小加法器在计算时的信号争抢。本发明电路形式简单，受工艺参数变化影响比较小，能有效在低电压环境下操作；通过电位保持电路，打断了原本在计算过程中的信号争抢，降低了功耗，在临界电压值附近达到能量利用效率的最高点。
Description
技术领域
本发明设计VLSI设计领域中的加法器模块，具体涉及一种动静态结合的加法器。
背景技术
随着VLSI技术进步，各种数字电子产品蓬勃发展，各种应用中，随着电子产品的体积不断缩小，电池容量渐渐成为设计瓶颈，降低操作电压来达到降低电路功耗的做法固然可行，但是却不是最高效率的做法，在同样的能量下能进行更多笔数据的运算，这才是提高电路效率的方向。而加法器作为VLSI中间的一个不可或缺的模块，降低加法器的pdp(powerdelay product)可有效提高电路的能量使用效率。
发明内容
为解决上述技术问题，本发明提供了一种动静态加法器,其包括静态部分与动态部分，所述静态部分完成对加法的进位运算,所述静态部分的输出端输出反向进位信号，所述静态部分的输出端连接一第一反相器的输入端，所述第一反相器输出进位信号；
所述静态部分输出端还连接所述动态部分，所述静态部分输出反向进位信号至所述动态部分，所述动态部分完成对加法的求和运算，所述动态部分输出端连接一第二反向器，所述动态部分输出反向求和信号至第二反相器，所述第二反相器输出求和信号；
其中所述动态部分包括一求和电路与电位保持电路，所述求和电路用于完成加法的求和运算，所述电位保持电路与所述第二反相器输出端连接，电位保持电路用于对浮空节点的电荷补偿并减小加法器在计算时的信号争抢。
较佳地，所述静态部分包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管,第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管；
所述第一PMOS管源极、第二PMOS管源极、第四PMOS管源极分别接电源， 所述第一PMOS管漏极、所述第二PMOS管漏极与所述第三PMOS管源极连接；所述第三PMOS管漏极、第一NMOS管漏极、第五PMOS管漏极、第二NMOS管漏极连接并作为静态部分的输出端；所述第一NMOS管源极、第三NMOS管漏极、第四NMOS管漏极连接；所述第四PMOS管漏极连接所述第五PMOS管源极；所述第二NMOS管源极连接所述第五NMOS管漏极；所述第三NMOS管源极、第四NMOS管源极、第五NMOS管源极分别接地；
所述第一PMOS管栅极、第五PMOS管栅极、第三NMOS管栅极分别接输入A，所述第二PMOS管栅极、第四PMOS管栅极、第四NMOS管栅极、第五NMOS管栅极分别接输入B，所述第三PMOS管栅极、第一NMOS管栅极分别接输入C。
较佳地，所述求和电路包括第七PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十二NMOS管、第十三NMOS管；
其中第七PMOS管源极接电源，所述第七PMOS管漏极、第六NMOS管漏极、第十一NMOS管漏极相连；所述第六NMOS管源极、第八NMOS管漏极、第九NMOS管漏极、第十NMOS管漏极相连；第八NMOS管源极、第九NMOS管源极、第十NMOS管源极、第十三NMOS管源极、第七NMOS管漏极相连；所述第七NMOS管源极接地；第十一NMOS管源极与第十二NMOS管漏极连接；第十二NMOS管源极与第十三NMOS管漏极连接；
所述第七PMOS管栅极、第七NMOS管栅极接时钟信号clk，所述第八NMOS管栅极、第十一NMOS管栅极分别接输入信号A，第九NMOS管栅极、第十二NMOS管栅极分别接输入信号B，所述第十NMOS管栅极、第十三NMOS管栅极分别接输入信号C。
较佳地，所述电位保持电路包括第八PMOS管、第九PMOS管以及一第三反相器；
所述第八PMOS管源极接电源，所述第八PMOS管漏极与所述第九PMOS管源极连接，所述第九PMOS管栅极与所述第三反相器输出端连接，所述第三 反相器输入端接入clk信号，所述第九PMOS管漏极、第七PMOS管漏极连接并作为动态部分的输出端；所述第二反相器输出端连接所述第八PMOS管栅极。
较佳地，所述第一PMOS管、第二PMOS管、第四PMOS管、第三PMOS管、第五PMOS管、第六PMOS管、第七PMOS管以及第十PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第十五NMOS管、第六NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管为NMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第八PMOS管、第九PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的4.5～4.6倍；所述第七NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的13倍；所述第十四NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的6.8倍。
较佳地，所述各PMOS管的衬底均接地，所述各NMOS管的衬底均接电源。
本发明具有以下有益效果：本发明通过设计动静态结合的加法器电路的电位保持电路，很大程度上避免了信号争抢，从而节省了这个过程中加法器大量的能量耗散。
本发明电路形式简单，时序不复杂，受工艺参数变化影响比较小，能有效在低电压环境下操作；本技术的电位保持电路，打断了原本在计算过程中的信号争抢，使得在计算过程中产生的短路电流急剧减小，从而降低了功耗；
在临界电压值附近达到能量利用效率的最高点，相比现有技术要更高。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的动静态混合式加法器电路示意图；
图2为本发明实施例提供的静态混合式加法器和现有技术的能量效率对比 图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，本发明实施例提供了一种动静态加法器,其包括静态部分1与动态部分3，所述静态部分1完成对加法的进位运算,所述静态部分1的输出端输出反向进位信号，所述静态部分1的输出端连接一第一反相器2的输入端，所述第一反相器2输出进位信号；
所述静态部分1输出端还连接所述动态部分3，所述静态部分1输出反向进位信号至所述动态部分3，所述动态部分3完成对加法的求和运算，所述动态部分3输出端连接一第二反向器4，所述动态部分3输出反向求和信号至第二反相器4，所述第二反相器4输出求和信号；
其中动态部分3包括一求和电路与电位保持电路5，所述求和电路用于完成加法的求和运算，所述电位保持电路5与所述第二反相器4输出端连接，电位保持电路5用于对浮空节点的电荷补偿并减小加法器在计算时的信号争抢。
其中，静态部分1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5,第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5，
第一PMOS管MP1源极、第二PMOS管MP2源极、第四PMOS管MP4源极分别接电源；第一PMOS管MP1漏极、第二PMOS管MP2漏极与第三PMOS管MP3源极连接；第三PMOS管MP3漏极、第一NMOS管NM1漏极、第五PMOS管MP5漏极、 第二NMOS管NM2漏极连接并作为静态部分1的输出端；第一NMOS管NM1源极、第三NMOS管NM3漏极、第四NMOS管NM4漏极连接；第四PMOS管MP4漏极连接第五PMOS管MP5源极；第二NMOS管NM2源极连接第五NMOS管NM5漏极；第三NMOS管NM3源极、第四NMOS管NM4源极、第五NMOS管NM5源极分别接地；
第一PMOS管MP1栅极、第五PMOS管MP5栅极、第三NMOS管NM3栅极分别接输入A，第二PMOS管MP2栅极、第四PMOS管MP4栅极、第四NMOS管NM4栅极、第五NMOS管NM5栅极分别接输入B，第三PMOS管MP3栅极、第一NMOS管NM1栅极分别接输入C。
所述求和电路包括第七PMOS管MP7、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十二NMOS管MN12、第十三NMOS管MN13；
其中第七PMOS管MP7源极接电源，第七PMOS管MP7漏极、第六NMOS管MN6漏极、第十一NMOS管MN11漏极相连；第六NMOS管MN6源极、第八NMOS管MN8漏极、第九NMOS管MN9漏极、第十NMOS管MN10漏极相连；第八NMOS管MN8源极、第九NMOS管MN9源极、第十NMOS管MN10源极、第十三NMOS管MN13源极、第七NMOS管MN7漏极相连；第七NMOS管MN7源极接地；第十一NMOS管MN11源极与第十二NMOS管MN12漏极连接；第十二NMOS管MN12源极与第十三NMOS管MN13漏极连接；
第七PMOS管MP7栅极、第七NMOS管MN7栅极接时钟信号clk，第八NMOS管MN8栅极、第十一NMOS管MN11栅极分别接输入信号A，第九NMOS管MN9栅极、第十二NMOS管MN12栅极分别接输入信号B，第十NMOS管 MN10栅极、第十三NMOS管栅极分别接输入信号C。
电位保持电路5包括第八PMOS管MP8、第九PMOS管MP9以及一第三反相器；
第八PMOS管MP8源极接电源，第八PMOS管MP8漏极与第九PMOS管MP9源极连接，第九PMOS管MP9栅极与所述第三反相器输出端连接，所述第三反相器输入端接入clk信号，第九PMOS管MP9漏极、第七PMOS管MP7漏极连接并作为动态部分的输出端；第二反相器4输出端连接第八PMOS管MP8栅极。
所述各PMOS管的衬底均接地，所述各NMOS管的衬底均接电源。
所述第一PMOS管、第二PMOS管、第四PMOS管、第三PMOS管、第五PMOS管、第六PMOS管、第七PMOS管以及第十PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第十五NMOS管、第六NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管为NMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第八PMOS管、第九PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的4.5～4.6倍；所述第七NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的13倍；所述第十四NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的6.8倍。
所述第一PMOS管、第二PMOS管、第四PMOS管、第三PMOS管、第五PMOS管、第六PMOS管、第七PMOS管以及第十PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第十五NMOS管、第六NMOS 管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管为NMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第八PMOS管、第九PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的4.5～4.6倍；所述第七NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的13倍；所述第十四NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的6.8倍。
A、B为输入端，C为输入进位端口，clk为时钟信号。
本发明工作过程为：当clk为0时候，输入信号进来，这段时间为动态部分3预充电，并且完成静态部分1的运算，当clk从0变为1时，开始运算，由于第三反相器的延时，在开始计算的一开始，电位保持电路5并不会立刻打开，因此这段延迟很大程度上减小了信号争抢，降低的延迟且减少了一瞬间的短路电流，很大程度上降低了功耗，提高了能量利用效率，如果计算结果为1，那么电位保持电5就不需要打开；若计算结果为0，电位保持电路5将会给第七PMOS管MP7的漏极节点充电，完成持续给浮空节点补充电荷，以防止在低电压环境下因为漏电造成第七PMOS管MP7漏极节点电位下降，使得输出结果出错误。.如图2所示为本发明实施例提供的静态混合式加法器和现有技术的能量效率对比图。
本发明电路形式简单，时序不复杂，受工艺参数变化影响比较小，能有效在低电压环境下操作；本技术的电位保持电路，打断了原本在计算过程中的信号争抢，使得在计算过程中产生的短路电流急剧减小，从而降低了功耗；
在临界电压值附近达到能量利用效率的最高点，相比现有技术要更高。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例， 是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (3)
1.一种动静态加法器,其特征在于，包括静态部分与动态部分，所述静态部分完成对加法的进位运算,所述静态部分的输出端输出反向进位信号，所述静态部分的输出端连接一第一反相器的输入端，所述第一反相器输出进位信号；
所述静态部分输出端还连接所述动态部分，所述静态部分输出反向进位信号至所述动态部分，所述动态部分完成对加法的求和运算，所述动态部分输出端连接一第二反向器，所述动态部分输出反向求和信号至第二反相器，所述第二反相器输出求和信号；
其中所述动态部分包括一求和电路与电位保持电路，所述求和电路用于完成加法的求和运算，所述电位保持电路与所述第二反相器输出端连接，电位保持电路用于对浮空节点的电荷补偿并减小加法器在计算时的信号争抢；
所述静态部分包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管,第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，
所述第一PMOS管源极、第二PMOS管源极、第四PMOS管源极分别接电源；所述第一PMOS管漏极、所述第二PMOS管漏极与所述第三PMOS管源极连接；所述第三PMOS管漏极、第一NMOS管漏极、第五PMOS管漏极、第二NMOS管漏极连接并作为静态部分的输出端；所述第一NMOS管源极、第三NMOS管漏极、第四NMOS管漏极连接；所述第四PMOS管漏极连接所述第五PMOS管源极；所述第二NMOS管源极连接所述第五NMOS管漏极；所述第三NMOS管源极、第四NMOS管源极、第五NMOS管源极分别接地；
所述第一PMOS管栅极、第五PMOS管栅极、第二NMOS管栅极、第三NMOS管栅极分别接输入A，所述第二PMOS管栅极、第四PMOS管栅极、第四NMOS管栅极、第五NMOS管栅极分别接输入B，所述第三PMOS管栅极、第一NMOS管栅极分别接输入C；
所述求和电路包括第七PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管；
其中第七PMOS管源极接电源，所述第七PMOS管漏极、第六NMOS管漏极、第十一NMOS管漏极相连；所述第六NMOS管源极、第八NMOS管漏极、第九NMOS管漏极、第十NMOS管漏极相连；第八NMOS管源极、第九NMOS管源极、第十NMOS管源极、第十三NMOS管源极、第七NMOS管漏极相连；所述第七NMOS管源极接地；第十一NMOS管源极与第十二NMOS管漏极连接；第十二NMOS管源极与第十三NMOS管漏极连接；
所述第七PMOS管栅极、第七NMOS管栅极接时钟信号clk，所述第八NMOS管栅极、第十一NMOS管栅极分别接输入信号A，第九NMOS管栅极、第十二NMOS管栅极分别接输入信号B，所述第十NMOS管栅极、第十三NMOS管栅极分别接输入信号C；
所述电位保持电路包括第八PMOS管、第九PMOS管以及一第三反相器；
所述第八PMOS管源极接电源，所述第八PMOS管漏极与所述第九PMOS管源极连接，所述第九PMOS管栅极与所述第三反相器输出端连接，所述第三反相器输入端接入clk信号，所述第九PMOS管漏极、第七PMOS管漏极连接并作为动态部分的输出端；所述第二反相器输出端连接所述第八PMOS管栅极。
2.如权利要求1所述的动静态加法器，其特征在于，所述第一PMOS管、第二PMOS管、第四PMOS管、第三PMOS管、第五PMOS管、第七PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管为NMOS标准工艺下最小沟道长度的1.3～1.4倍；所述第八PMOS管、第九PMOS管的沟道长度为PMOS标准工艺下最小沟道长度的4.5～4.6倍；所述第七NMOS管的沟道长度为NMOS标准工艺下最小沟道长度的13倍。
3.如权利要求2所述的动静态加法器，其特征在于，所述各PMOS管的衬底均接地，所述各NMOS管的衬底均接电源。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| CB02 | Change of applicant information |
Address after: 230000 Tunxi Road, Anhui, China, No. 193, No. Applicant after: Hefei University of Technology Address before: 242000 Xuancheng campus, 301, fuming Road, Xuanzhou District, Anhui, Xuancheng Applicant before: Hefei University of Technology |
|
| COR | Change of bibliographic data | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information |
Inventor after: Xie Xizheng Inventor after: Zhang Zhang Inventor after: Xie Yufang Inventor after: Wei Yiqin Inventor after: Xie Guangjun Inventor before: Zhang Zhang Inventor before: Xie Xizheng Inventor before: Xie Yufang Inventor before: Wei Yiqin Inventor before: Xie Guangjun |
|
| COR | Change of bibliographic data | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180123 |