JPH0962320A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 データをビット単位に書換えるビット書換え
処理を高速に行う。 【解決手段】 演算処理部で１は、ビット書換え処理を
行う際、データメモリ２に対してはアドレス信号発生部
１２が発生したアドレス信号をアドレスバスＡＢ０〜
６，７Ｈを介し通常に送信する一方、他のデータメモリ
３に対してはアドレスバスＡＢ０〜６，７Ｌを介してア
ドレス信号を送信するが、その際最上位ビットであるア
ドレスバスＡＢ７Ｌを通るアドレス信号のみをアドレス
信号反転部１４により反転させて送信する。すると、デ
ータメモリ２，３は、各々、アドレスにしたがって２分
割したエリアを有し、１のエリアにはデータを記憶し、
他のエリアには他のデータメモリに格納されたデータの
ビットプロテクト情報を記憶しているので、データメモ
リ２，３からデータとそのビットプロテクト情報が同時
に読出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの１ビット
毎に格納されたビットプロテクト情報に基づき上記デー
タを１ビット毎に書換えるビット書換え処理を行うデー
タ処理装置に関する。

【０００２】

【従来の技術】プログラマブルコントローラ等のデータ
処理装置では、データメモリに格納されたデータを、ビ
ット単位で書換えるビット書換え処理を行うものがある
が、書換えを禁止した書換え禁止ビットもあるため、デ
ータの格納エリアとは別の格納エリアにデータの各ビッ
ト毎にビットプロテクト情報を設けておき、そのビット
プロテクト情報に基づきデータの書換え処理を行うよう
にしている。

【０００３】図５（ａ），（ｂ）に、データメモリに格
納されたデータと、そのビットプロテクト情報との関係
を示す。

【０００４】（ａ）は、１６ビット単位で格納されたデ
ータＤを示しており、（ｂ）は、データＤの各ビットに
対応して１６ビット単位で格納されたビットプロテクト
情報ＰＤを示している。

【０００５】（ｂ）に示すビットプロテクト情報ＰＤの
うち、“１”は、対応するデータＤの値がプロテクトさ
れ、書換え禁止に設定されているものとし、“０”は、
対応するデータＤの値が書換え可能に設定されているも
のとする。

【０００６】例えば、データＤ１の場合には、その値が
“０”で、対応するビットプロテクト情報ＰＤ１が
“１”で書込み禁止にプロテクトされていることを示し
ているので、そのデータＤ１に“１”の書込み要求があ
ってもデータＤ１は“０”を保持する。その一方、デー
タＤ２の場合には、その値が“１”で、対応するビット
プロテクト情報ＰＤ２が“０”で書込み可能に設定され
ていることを示しているので、そのデータＤ２に“０”
の書込み要求があった場合には、“０”に書換えるよう
にする。

【０００７】ところで、従来のデータ処理装置では、ビ
ット書換え処理を行う場合、図６に示すような手順で行
っていた。

【０００８】つまり、まず、データメモリに１回目のア
クセスをしてデータを例えば１Ｗ（１ワード＝１６ビッ
ト）分読出すと共に（ステップ１００）、２回目のアク
セスをしてそのデータのビットプロテクト情報を１Ｗ分
読出し（ステップ１１０）、書換え要求ビットのビット
プロテクト情報の値が“１”であるか否かを判断する
（ステップ１２０）。そして、そのビットプロテクト情
報が“０”の場合、すなわち書換え禁止にプロテクトさ
れていない場合のみ（ステップ１２０“Ｎｏ”）、その
書換え要求ビットの内容を書込み要求データに書換えて
（ステップ１３０）、データメモリへの３回目のアクセ
スでそのデータ１Ｗをデータメモリに書込む（ステップ
１４０）、という手順で行っている。

【０００９】

【発明が解決しようとする課題】しかし、このようなデ
ータ処理装置では、データのビット書換え処理を行うた
め、図６に示すように、ステップ１００のデータの１Ｗ
読出し、ステップ１１０のビットプロテクト情報の１Ｗ
読出し、ステップ１４０のデータの１Ｗ書込み、という
３回のメモリアクセスが必要であると共に、そのために
操作される総ビット数は、１Ｗを１６ビットとした場合
に１６ビット×３回の４８ビットとなり、ビット書換え
処理のために演算処理部の高速処理を妨げてしまう、と
いう問題があった。

【００１０】本発明は、このような問題に着目してなさ
れたもので、ビット書換え処理の際のメモリアクセス回
数等を減らして、演算処理部が高速処理を行うことので
きるデータ処理装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、データおよびデータの各
ビットに対応したビットプロテクト情報を記憶したデー
タメモリと、上記ビットプロテクト情報に基づき上記デ
ータを１ビット毎に書換えるビット書換え処理を行う演
算処理部と、を有するデータ処理装置であって、データ
メモリを２つのデータメモリで構成し、上記演算処理部
と上記２つのデータメモリとの間は、各々、演算処理部
が一度にアクセス可能なビット幅を２分割したビット幅
の２つのデータバスを介し別々に接続すると共に、アド
レスバスの最上位ビットのみを別々のアドレスバスで接
続して、最上位ビット以外を共通のアドレスバスで接続
し、上記２つのデータメモリは、各々、アドレスにした
がって２分割したエリアを有し、１のエリアにはデータ
を記憶すると共に、他のエリアには他のデータメモリに
格納されたデータのビットプロテクト情報を記憶し、上
記演算処理部は、上記ビット書換え処理を行う際、上記
２つのデータメモリに対し上記アドレスバスを介してア
ドレス信号を送信し、上記２つのデータバスを介し上記
２つのデータメモリから各々データとそのビットプロテ
クト情報とを同時に読出して上記ビット書換え処理を行
う、ことを特徴とする。

【００１２】請求項２記載の発明では、請求項１記載の
データ処理装置において、２つのデータメモリは、各
々、アドレスにしたがって２分割した上位および下位の
エリアを有し、上位エリアにはデータを記憶すると共
に、下位エリアには他のデータメモリに格納されたデー
タのビットプロテクト情報を記憶し、演算処理部は、ビ
ット書換え処理を行う際、上記２つのデータメモリに対
しアドレスバスを介してアドレス信号を送信する場合、
１のデータメモリに対しては最上位ビットのアドレス信
号のみを反転させて送信し、２つのデータバスを介し上
記２つのデータメモリから各々データとそのビットプロ
テクト情報を同時に読出して上記ビット書換え処理を行
う、ことを特徴とする。

【００１３】請求項３記載の発明では、請求項２記載の
データ処理装置において、演算処理部は、さらに、２つ
のデータメモリにデータおよびビットプロテクト情報を
記憶させる場合には、アドレスバスを介し２つのデータ
メモリに対して同一アドレス信号を送信し、２つのデー
タバスを介し上記２つのデータメモリに対して同時にデ
ータまたはビットプロテクト情報を各々書込む、ことを
特徴とする。

【００１４】請求項４記載の発明では、請求項１、請求
項２または請求項３記載のデータ処理装置において、演
算処理部が、プログラム実行処理、入出力処理、および
周辺サービス処理等の処理をサイクリックに実行して、
被制御機器の動作を制御すると共に、上記周辺サービス
処理中にビット書換え処理を行うプログラマブルコント
ローラである、ことを特徴とする。

【００１５】以上の請求項１〜４記載の発明によれば、
２つのデータメモリは、各々、アドレスにしたがって２
分割したエリアを有し、例えば上位のエリアにはデータ
を記憶し、下位のエリアには他のデータメモリに格納さ
れたデータのビットプロテクト情報を記憶し、演算処理
部が、ビット書換え処理を行う際、２つのデータメモリ
に対してはアドレスバスを介してアドレス信号を送信す
るが、１のデータメモリに対してのみ最上位ビットのア
ドレス信号のみを反転させて送信すると、１のデータメ
モリに対しデータのアドレスを指定した場合には、他の
データメモリに対しては上記１のデータメモリでアドレ
スを指定したデータのビットプロテクト情報のアドレス
を指定することになる。

【００１６】このため、演算処理部は、２つのデータバ
スを介し上記２つのデータメモリからデータとそのビッ
トプロテクト情報を同時に読出して、そのビットプロテ
クト情報に基づいてデータを１ビット毎に書換えること
が可能になる。

【００１７】また、演算処理部は、２つのデータメモリ
にデータおよびビットプロテクト情報を記憶させるとき
は、アドレスバスを介して２つのデータメモリに対し同
一アドレス信号を送信して、２つのデータバスを介して
上記２つのデータメモリに対しデータまたはビットプロ
テクト情報の同時書込みを行うようにする。

【００１８】

【発明の実施の形態】以下、本発明に係るデータ処理装
置の実施形態を図面に基づいて説明する。

【００１９】図１に、本発明に係るデータ処理装置の実
施形態であるプログラマブルコントローラの構成を示
す。

【００２０】このプログラマブルコントローラは、演算
処理部１と、データやビットプロテクト情報を記憶する
２つのデータメモリ２，３とを有している。

【００２１】演算処理部１とデータメモリ２，３との間
は、各々、演算処理部１が一度にアクセス可能な１６ビ
ットを２分割した８ビット幅の２つの下位データバスＤ
Ｂ０〜７または上位データバスＤＢ８〜１５を介し別々
に接続されると共に、８ビット幅のアドレス信号の最上
位アドレス信号が通る最上位ビットのアドレスバスは２
つのアドレスバスＡＢ７Ｈ，ＡＢ７Ｌで別々接続し、か
つ、最上位ビット以外の７ビットを共通のアドレスバス
ＡＢ０〜６で接続している。

【００２２】演算処理部１は、命令実行部１１と、アド
レス信号発生部１２と、反転・非反転切換え部１３と、
アドレス信号反転部１４と、データ読書き部１５とを有
する。

【００２３】命令実行部１１は、ユーザプログラムメモ
リ（図示せず）からユーザプログラムを構成するユーザ
命令を順次読出して、データメモリ２，３に格納された
入出力データを参照して演算処理し、その処理結果によ
ってデータメモリ２，３の指定の出力データを更新する
プログラム実行処理、外部の入出力回路等（図示せず）
とデータメモリ２，３との間で入出力データの転送を行
う入出力処理、および各種周辺サービス処理等の処理を
サイクリックに実行して、被制御機器（図示せず）の動
作を制御するもので、本実施形態の場合、周辺サービス
処理中にアドレス信号発生部１２や、反転・非反転切換
え部１３、データ読書き部１５に対し、各種指示や書換
え要求ビットや書込み要求データ等を送って、ビット書
換え処理を行うものである。

【００２４】アドレス信号発生部１２は、命令実行部１
１からの指示により８ビット幅のアドレス信号を発生し
て、データメモリ２、３に対して送信するものである。

【００２５】反転・非反転切換え部１３は、アドレス信
号発生部１２とデータメモリ３との間に設けられたもの
で、命令実行部１１からの指示によりスイッチ片１３ｃ
の接続先を非反転端子１３ａあるいは反転端子１３ｂ間
で切換えて、アドレス信号発生部１２が発生した最上位
ビットのアドレス信号を反転してアドレスバスＡＢ７Ｌ
へ送出するか、あるいは非反転のままアドレスバスＡＢ
７Ｌへ送出するかの切換えを行うものである。

【００２６】アドレス信号反転部１４は、反転・非反転
切換え部１３に反転端子１３ｂ側に接続されたもので、
アドレス信号発生部１２からの最上位ビットのアドレス
信号を反転してアドレスバスＡＢ７Ｌへ送出するもので
ある。

【００２７】データ読書き部１５は、命令実行部１１か
らの指示により、データメモリ２，３に対してデータバ
スＤＢＨ０〜７，ＤＢ８〜１５を介し同時にアクセスし
て、後述するようにデータやビットプロテクト情報の設
定や読出し、ビット書換え処理を行うものである。

【００２８】データメモリ２，３は、各々、後述するよ
うに、アドレスにしたがって２分割されたエリアを有
し、１のエリアにはデータを格納すると共に、他のエリ
アには他のデータメモリに格納されたデータのビットプ
ロテクト情報を格納している。

【００２９】図２に、データメモリ２，３におけるデー
タメモリマップを示す。

【００３０】データメモリ２，３は、各々、アドレスに
したがって２分割されたエリア、すなわち例えば図に示
すように２桁の２進化−１６進数表現で＄００〜＄ＦＦ
までのアドレスを使用するものとした場合には、そのア
ドレス＄００〜＄ＦＦを２分割した＄００〜＄７Ｆ，＄
８０〜ＦＦの２つのエリアを有し、その各エリアには演
算処理部１が同時にアクセス可能な１６ビットの１／２
である８ビット幅で、データおよびそのビットプロテク
ト情報を同時にアクセスできるように記憶している。

【００３１】具体的には、図に示すように、データメモ
リ２ではアドレス＄００〜＄７ＦでデータＨを８ビット
で記憶するものとし、データメモリ３ではアドレス＄０
０〜＄７ＦでデータＬを８ビットで記憶するものとす
る。

【００３２】また、データメモリ２ではアドレス＄８０
〜＄ＦＦで、データメモリ３のアドレス＄００〜＄７Ｆ
に格納された各データＬに対応したビットプロテクト情
報Ｌを８ビットで記憶するものとし、データメモリ３で
はアドレス＄８０〜＄ＦＦで、データメモリ２のアドレ
ス＄００〜＄７Ｆに格納された各データＨに対応したビ
ットプロテクト情報Ｈを８ビットで記憶するものとす
る。

【００３３】次に、以上のように構成されたプログラマ
ブルコントローラの動作を説明する。

【００３４】まず、データメモリ２，３に対する演算処
理部１の通常アクセス処理から説明する。

【００３５】この通常アクセス処理は、演算処理部１
が、初期処理時や周辺サービス処理時等にビットプロテ
クト情報の設定や、入出力処理時におけるデータの書込
みや読出しのために行うデータメモリ２，３への通常ア
クセスで、図１に基づいて説明すると、まず、この通常
処理の場合には、命令実行部１１から反転・非反転切替
え部１３にスイッチ片１３ｃの接続先を非反転端子１３
ａ側にするように接続指示が送出されている。

【００３６】このため、アドレス信号発生部１２は、命
令実行部１１からの指示により、アドレスバスＡＢ０〜
６，ＡＢ７Ｈ，ＡＢ７Ｌを介してアドレス信号をデータ
メモリ２，３に対して送信するが、その際、反転・非反
転切換え部１３のスイッチ片１３ｃの接続先が非反転端
子１３ａ側にあるので、アドレスバスＡＢ７Ｌを通る最
上位ビットのアドレス信号は、アドレス信号反転部１４
を通らずアドレスバスＡＢ７Ｈと同じ極性となる。

【００３７】従って、この通常アクセス処理の場合に
は、アドレス信号発生部１２がアドレスバスＡＢ０〜
６，ＡＢ７Ｈ，ＡＢ７Ｌを介して同一のアドレス信号を
データメモリ２，３に対し送信することになるので、デ
ータ読書き部１５は、従来と同様に、データバスＤＢ０
〜７、ＤＢ８〜１５を介して、データメモリ２、３双方
の同一アドレスへ１ワードアクセスが可能になる。

【００３８】つまり、図２に示すように、アドレス信号
発生部１２がアドレス＄００〜＄７Ｆを指定すれば、デ
ータメモリ２，３のそのアドレスに同時にアクセスで
き、データＨ，Ｌを同時に書込みまたは読出しか可能に
なる一方、アドレス信号発生部１２がアドレス＄８０〜
＄ＦＦを指定すれば、データメモリ２，３のそのアドレ
スに同時にアクセスでき、ビットプロテクト情報Ｌ，Ｈ
に同時に設定することが可能になり、従来と同様にデー
タメモリに対し１ワードアクセスが可能になる。

【００３９】次に、このように構成されたプログラマブ
ルコントローラにおけるビット書換え処理について説明
する。

【００４０】図３に、このプログラマブルコントローラ
におけるビット書換え処理の処理手順を示す。

【００４１】ビット書換え処理は、本実施形態のように
プログラマブルコントローラにあっては周辺サービス処
理中に行うもので、このビット書換え処理の場合は、ま
ず、命令実行部１１から反転・非反転切替え部１３に切
換え指示を送出し（ステップ２００）、反転・非反転切
替え部１３にスイッチ片１３ｃの接続先を非反転端子１
３ａ側から反転端子１３ｂ側に切換えさせる。

【００４２】次に、アドレス信号発生部１２は、命令実
行部１１からの指示によりビット書換え処理を行おうと
するデータ列のアドレスを指定したアドレス信号を発生
して、アドレスバスＡＢ０〜６，ＡＢ７Ｈ，ＡＢ７Ｌを
介してデータメモリ２，３に対して送信し、データＤと
そのビットプロテクト情報ＰＤとを１／２Ｗ、すなわち
８ビットずつ同時に読出す（ステップ２１０）。

【００４３】この同時読出しの点について詳細に説明す
ると、このビット書換え処理の場合、反転・非反転切替
え部１３のスイッチ片１３ｃの接続先が反転端子１３ｂ
側にあるので、２進化−１６進数でアドレスを示す８ビ
ットのアドレス信号のうち、アドレスバスＡＢ７Ｌを通
る最上位ビットのアドレス信号はアドレス信号反転部１
４を通って反転し、アドレスバスＡＢ７Ｈ，ＡＢ７Ｌを
通る最上位ビットのアドレス信号のみが逆の極性とな
り、データメモリ２，３からデータとそのビットプロテ
クト情報を１／２Ｗずつ同時に読出すことが可能にな
る。

【００４４】つまり、２進化−１６進数でアドレスを示
す８ビットアドレス信号の最上位ビットのアドレス信号
を反転した場合、２進化−１６進数のアドレス“＄０
０”は“＄８０”となり、アドレス“＄０１”は“＄８
１”、アドレス“＄０２”は“＄８２”、・・・アドレ
ス“＄７Ｆ”は“＄ＦＦ”というようにアドレス値が切
換わる。

【００４５】このため、データメモリ２に対しアドレス
バスＡＢ０〜６，ＡＢ７Ｈを介し２進化−１６進数でア
ドレス＄００〜＄７Ｆを指定すると、データメモリ３に
対してはアドレスバスＡＢ０〜６，ＡＢ７Ｌを介しアド
レス＄８０〜＄ＦＦを指定することにより、データ読書
き部１５は、図２に示すように、データメモリ２に格納
されたデータＨと、データメモリ３に格納されたデータ
Ｈのビットプロテクト情報Ｈとを１／２Ｗずつ同時に読
出すことが可能になる。

【００４６】また、データメモリ２に対しアドレス＄８
０〜＄ＦＦを指定すると、データメモリ３に対してはア
ドレス＄００〜＄７Ｆを指定することにより、データ読
書き部１５は、図２に示すように、データメモリ２に格
納されたデータＬのビットプロテクト情報Ｌと、データ
メモリ３に格納されたデータＬとを１／２Ｗずつ同時に
読出すことが可能になる。

【００４７】そして、データ読書き部１５が、データと
ビットプロテクト情報とを１／２Ｗずつ、すなわち８ビ
ットずつ同時に読出すと、続いて命令実行部１１が、デ
ータ読書き部１５が読出してきたデータとビットプロテ
クト情報とに基づいて、ビット書換え処理を行おうとす
る書換え要求ビットのビットプロテクト情報が“１”で
あるか否かを判断する（ステップ２２０）。

【００４８】ここで、ビットプロテクト情報が“１”で
あると判断した場合は（ステップ２２０“Ｙｅｓ”）、
そのデータが書換え禁止にプロテクトされていることを
示してるので、ビット書換え処理を行わない一方、ビッ
トプロテクト情報が“０”であると判断した場合は（ス
テップ２２０“Ｎｏ”）、そのデータはプロテクトされ
てなく、書換え可能に設定されていることを示している
ので、書換え要求ビットの内容を書込み要求データに書
換える（ステップ２３０）。

【００４９】そして、両場合とも、その後は、そのデー
タのアドレスを出力すると共に、データメモリ２に対し
てのみコントロール信号としてライトアクセスを出力し
てアクセスし、そのデータをデータメモリ２に書込むよ
うにする（ステップ２４０）。

【００５０】なお、この場合は、ビットプロテクト情報
を読出してきたデータメモリ３に対しては、コントロー
ル信号としてライトアクセスを出力していないので、ア
ドレス信号はダミーアドレスとなり、データはダミーデ
ータとなる。

【００５１】図４（ａ），（ｂ）に、各々、従来技術、
および本実施形態によるビット書換え処理における各メ
モリアクセスの回数や、その各際に入出力するアクセス
信号や、コントロール信号、データ、演算処理部１内に
おける内部処理を示す。

【００５２】（ａ）は、従来技術のビット書換え処理の
場合を示しており、具体的には、図６に示すように、ビ
ット書換え処理のために合計３回のメモリアクセスが必
要で、その３回の各メモリアクセスの際に、メモリアド
レスとして、データアドレス、ビットプロテクト情報ア
ドレス、データアドレスを各々出力し、コントロール信
号として、リードアクセス、リードアクセス、ライトア
クセスを各々出力し、メモリデータとして、データ１
Ｗ、ビットプロテクト情報１Ｗ、データ１Ｗを各々読出
しまたは書込んでいる。

【００５３】そして、演算処理部１内の内部処理として
は、１回目のメモリアクセスの時、読出したデータを格
納し、２回目のメモリアクセスの時、読出したビットプ
ロテクト情報の格納と書込み要求データの書換えを行
う。

【００５４】（ｂ）は、本実施形態のビット書換え処理
の場合を示しており、具体的には、上述したように、ビ
ット書換え処理のために合計２回のメモリアクセスで済
み、まず、１回目のメモリアクセスの際には、データメ
モリ２へのメモリアドレスＨとしてはデータアドレス、
データメモリ３へのメモリアドレスＬとしてはビットプ
ロテクト情報アドレスを出力し、コントロール信号とし
ては、データメモリ２，３の双方に対しリードアクセス
を出力している。また、データメモリ２からのメモリデ
ータＨとしてはデータ１／２Ｗ、データメモリ３からの
メモリデータＬとしてはビットプロテクト情報１／２Ｗ
を同時に読出し、演算処理部１内の内部処理としては、
読出したデータおよびビットプロテクト情報を格納し、
書込み要求データの書換えを行う。

【００５５】そして、２回目のメモリアクセスの際に
は、メモリアドレスＨとしてはデータアドレス、メモリ
アドレスＬとしてはダミーアドレスを出力し、コントロ
ール信号としてはデータメモリ２に対しのみライトアク
セス、データメモリ２へのメモリデータＨとしてはデー
タ１／２Ｗ、データメモリ３へのメモリデータＬとして
はダミーデータを出力する。

【００５６】従って、本実施形態のビット書換え処理に
よれば、データメモリ２，３への１回目のアクセスの際
にビット書換え処理を行おうとするデータと、そのビッ
トプロテクト情報とを１／２Ｗずつ同時に読取ることが
できるので、図４（ａ），（ｂ）にも示したように、従
来３回であったデータメモリへのアクセス回数が、デー
タの読出し（図３のステップ２１０）および書込み（図
３のステップ２４０）の２回に減少すると共に、操作す
るデータの総ビット数がデータ読出し時の１６ビット
と、データ書込み時の８ビットとの合計２４ビットとな
り、操作するデータの総ビット数が１６ビット×３＝４
８ビットであった従来の１／２に減少する。

【００５７】このため、本実施形態によれば、ビット書
換え処理の際のデータメモリ２，３に対するアクセス回
数が従来の２／３になる一方、操作するデータの総ビッ
ト数が従来の１／２になるので、演算処理部における演
算処理を従来より高速化することが可能になる。

【００５８】なお、本実施形態では、図２に示すよう
に、アドレス＄００〜＄７Ｆでは、データメモリ２はデ
ータＨを記憶し、データメモリ３はデータＬを記憶する
一方、アドレス＄８０〜＄ＦＦでは、データメモリ２は
データメモリ３のアドレス＄００〜＄７Ｆに格納された
各データＬに対応したビットプロテクト情報Ｌを記憶
し、データメモリ３はデータメモリ２のアドレス＄００
〜＄７Ｆに格納された各データＨに対応したビットプロ
テクト情報Ｈを記憶しておき、演算処理部１１がビット
書換え処理を行う際、上記２つのデータメモリ２，３の
うち１のデータメモリに対しては最上位ビットのアドレ
スバスのみを反転させたアドレス信号を送信して、上記
２つのデータメモリ２，３からデータとそのビットプロ
テクト情報を同時に読出し、そのビットプロテクト情報
に基づいてデータを１ビット毎に書換えるように説明し
たが、データメモリ２，３におけるデータおよびビット
プロテクト情報の格納方法を変えて、演算処理部１１が
ビット書換え処理を行う際は、上記２つのデータメモリ
２，３に対しては同一アドレス信号を送信するようにし
ても良い。

【００５９】つまり、この場合は、図２に示す場合とは
異なり、データメモリ２，３では、各々、アドレス＄０
０〜＄７Ｆでは、データＨ、またはその各データＨに対
応したビットプロテクト情報Ｈを記憶し、アドレス＄８
０〜＄ＦＦでは、データＬ、またはその各データＬに対
応したビットプロテクト情報Ｌを記憶するようにしてお
けば、演算処理部１１がビット書換え処理を行う際、上
記２つのデータメモリ２，３に対しては同一アドレス信
号を送信すると、データＨ，Ｌと、その各データＨ，Ｌ
に対応したビットプロテクト情報Ｈ，Ｌを同時に読出す
ことが可能になる。

【００６０】ただし、このようにした場合、データメモ
リ２，３に対する通常のアクセス処理時は、上記実施形
態のビット書換え処理の場合と同様に、２つのデータメ
モリのうち１のデータメモリに対しては最上位ビットの
アドレスバスのみを反転させたアドレス信号を送信する
必要がある。

【００６１】また、本実施形態では、本発明に係るデー
タ処理装置をプログラマブルコントローラで説明した
が、本発明では、プログラマブルコントローラに限定さ
れず、上述したビット書換え処理を行うデータ処理装置
であれば、通常のオフィスコンピュータや、ワークステ
ーション、パーソナルコンピュータ等に適用しても良
い。

【００６２】

【発明の効果】以上説明したように、本発明では、デー
タメモリを２つのデータメモリで構成し、２つのデータ
メモリは、各々、アドレスにしたがって２分割したエリ
アを有し、１のエリアにはデータを記憶し、他のエリア
には他のデータメモリに格納されたデータのビットプロ
テクト情報を記憶しておき、演算処理部がビット書換え
処理を行う際は、２つのデータメモリに対しアドレス信
号を送信して、２つのデータメモリからデータとそのビ
ットプロテクト情報を同時に読出してビット書換え処理
を行うようにしたため、従来３回であったデータメモリ
へのアクセス回数がデータの読出しおよび書込み各々１
回ずつの２回に減少すると共に、操作するデータの総ビ
ット数も従来の１／２になるので、演算処理部の演算処
理を従来より高速化することができる。

【００６３】また、本発明では、２つのデータメモリに
データおよびビットプロテクト情報を記憶させるとき
は、演算処理部がアドレスバスを介し２つのデータメモ
リに対しアドレス信号を送信して、２つのデータバスを
介して上記２つのデータメモリに対し同時にデータまた
はビットプロテクト情報を書込むようにしたため、従来
の場合と同様に、データやビットプロテクト情報の書込
みが可能になる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の実施形態である
プログラマブルコントローラの構成を示すブロック図。

【図２】本実施形態のデータメモリにおけるデータメモ
リマップを示す説明図。

【図３】本実施形態のプログラマブルコントローラにお
けるビット書換え処理の処理手順を示すフローチャー
ト。

【図４】従来技術および本実施形態によるビット書換え
処理における各メモリアクセスの回数や、その各際に入
出力するアクセス信号や、コントロール信号、データ、
演算処理部内における内部処理を示す説明図。

【図５】データメモリに格納されたデータとそのビット
プロテクト情報との関係を示す説明図。

【図６】従来技術におけるビット書換え処理の処理手順
を示すフローチャート。

【符号の説明】

１ 演算処理部 ２ データメモリ ３ データメモリ １１ 命令実行部 １２ アクセス信号発生部 １３ 反転・非反転切換え部 １４ アドレス信号反転部 １５ データ読書き部 ＡＢ０〜６，７Ｈ，７Ｌ アドレスバス ＤＢ０〜７，８，１５ データバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ、及びそのデータの各ビットに対
   応したビットプロテクト情報を記憶したデータメモリ
   と、上記ビットプロテクト情報に基づき上記データを１
   ビット毎に書換えるビット書換え処理を行う演算処理部
   と、を有するデータ処理装置であって、 データメモリを２つのデータメモリで構成し、 上記演算処理部と上記２つのデータメモリとの間は、各
   々、演算処理部が一度にアクセス可能なビット幅を２分
   割したビット幅の２つのデータバスを介し別々に接続す
   ると共に、アドレスバスの最上位ビットのみを別々のア
   ドレスバスで接続して、最上位ビット以外を共通のアド
   レスバスで接続し、 上記２つのデータメモリは、各々、アドレスにしたがっ
   て２分割したエリアを有し、１のエリアにはデータを記
   憶すると共に、他のエリアには他のデータメモリに格納
   されたデータのビットプロテクト情報を記憶し、 上記演算処理部は、上記ビット書換え処理を行う際、上
   記２つのデータメモリに対し上記アドレスバスを介して
   アドレス信号を送信し、上記２つのデータバスを介し上
   記２つのデータメモリから各々データとそのビットプロ
   テクト情報とを同時に読出して上記ビット書換え処理を
   行う、 ことを特徴とするデータ処理装置。
2. 【請求項２】 ２つのデータメモリは、各々、アドレス
   にしたがって２分割した上位および下位のエリアを有
   し、上位エリアにはデータを記憶すると共に、下位エリ
   アには他のデータメモリに格納されたデータのビットプ
   ロテクト情報を記憶し、 演算処理部は、ビット書換え処理を行う際、上記２つの
   データメモリに対しアドレスバスを介してアドレス信号
   を送信する場合、１のデータメモリに対しては最上位ビ
   ットのアドレス信号のみを反転させて送信し、２つのデ
   ータバスを介し上記２つのデータメモリから各々データ
   とそのビットプロテクト情報を同時に読出して上記ビッ
   ト書換え処理を行う、 ことを特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 演算処理部は、さらに、２つのデータメ
   モリにデータおよびビットプロテクト情報を記憶させる
   場合には、アドレスバスを介し２つのデータメモリに対
   して同一アドレス信号を送信し、２つのデータバスを介
   し上記２つのデータメモリに対して同時にデータまたは
   ビットプロテクト情報を各々書込む、 ことを特徴とする請求項２記載のデータ処理装置。
4. 【請求項４】 演算処理部が、プログラム実行処理、入
   出力処理、および周辺サービス処理等の処理をサイクリ
   ックに実行して、被制御機器の動作を制御すると共に、
   上記周辺サービス処理中にビット書換え処理を行うプロ
   グラマブルコントローラである、 ことを特徴とする請求項１、請求項２または請求項３記
   載のデータ処理装置。