JPS62259189A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば画像処理を行うための演算処理装置に
関する。

〔発明の概要〕

本発明は演算処理装置に関し、入力レジスタに供給され
るデータをワークメモリに書込む通路を設けることによ
って、データの量によらず効率の良い処理を行うことが
できるようにしたものである。

〔従来の技術〕

本願出願人は先に、画像処理に適用できるディジタル信
号処理装置（特開昭５８−２１５８１３号公報参照）を
提案した。

すなわち第４図はその装置の概略を説明するもので、図
において（２１）は入力端子、（２２）は入出力制御（
ＩＯＣ）系、（２３）は入力画像メモリ（ＶＩＭ）系、
（２４）は信号処理（Ｐ　Ｉ　Ｆ）系、（２５）はアド
レス生成（ＰＶＰ）系、（２６）は出力画像メモリ　（
ＶＩＭ）系、（２７）は主制御（ＴＣ）系、（２８）は
出力端子である。

この装置において、入力端子（２１）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がＩＯＣ系（２２）に供給され、Ａ
Ｄ変換等により所定のディジタルデータに変換されて−
ＶＩＭ系（２３）に書込まれる。

なおＩＯＣ系（２２）からディジタルデータ以外にもク
ロック、支配モード信号、アドレス、書込制御信号等の
外側からＶＩＭ系（２３）を制御する信号が供給されて
いる。

また、：（７）ＶＩＭ糸（２３）ニ、ＰＶＰ系（２５）
から処理を行うディジタルデータのアドレス、書込制御
、読出モード、データセレクト等の内側から７１Ｍ系（
２３）を制御する信号が供給され、このアドレスのデー
タがＰＩＰ系（２４）と相互に転送されて処理が行われ
る。さらにＰＩＰ系（２４）で処理されたデータが７１
Ｍ系（２６）に供給され、こ（７）７１Ｍ系（２６）に
ＰＶＰ系（２５）からのアドレス等が供給される。これ
によって処理されたディジタルデータが７１Ｍ系（２６
）に書込まれる。

さらにこの７１Ｍ系（２６）にもＩＯＣ系（２２）から
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡｉ換
等により所定のアナログのビデオ信号に変換されて出力
端子（２８）に取出される。

なおＴＣ系（２７）からは、各基（２２）〜（２６）に
対してそれぞれモード、方式等の指定信号やクロック信
号、さらに後述するマイクロプログラムの書替のための
プログラムデータ等が供給される。

またＩＯＣ系（２２）からＰＶＰ系（２５）へ処理すべ
きフレームの開始信号が供給されると共に、ＰＶＰ系（
２５）からＩＯＣ系（２２）へ処理の終了信号が供給さ
れる。

このようにして入力端子（２１）に供給されたビデオ信
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
可能になっている。

そして上述の装置においζ、処理の内容はＰＩＰ系（２
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。

すなわち第５図はＰＩＰ系（２４）の大略の構成をポし
、このＰＩＰ系（２４）は実際には多数（例えば６０個
）の処理プロセッサ部（３０）が並列に設けられて形成
されるが、図ではその内の２（Ｗ　（３０ａ　）（３０
ｂ）のみがボされている。この図において、７１Ｍ系（
２３）または（２６）からのディジタルデータは各プロ
セッサ部（３０ａ　）　　（３０ｂ　）　　・・・ごと
に設けられた入力レジスタ（ＦＲＡ）（３１ａ）（３１
ｂ　）　　・・・に供給されると共に、これらのレジス
タはｐｖｐ系（２５）　ニよって７１Ｍ系（２３）（２
６）の続出アドレスに合わせて制御され、各プロセッサ
部ごとに必要な所定量のデータが記憶される。

これらのレジスタ（３１ａ　）　　（３１ｂ　）　　・
・・に１・込まれたデータがそれぞれ演算部（３２ａ　
）　　（３３ａ　）（３２ｂ　）　　＜３３ｂ　）　　
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器体び係数メモリ、データメモリ共が
設けられ、制御部（３４ａ　）　　（３４ｂ　）　　・
・・からの制御信号に従って線形及び非線形のデータ変
換演算を行う。さらにこの演算結果は演算部（３３ａ　
）　　（３３ｂ　）　　・・・に得られ、この演算部（
３３ａ　）　　（３３ｂ　）　　・・・がｐｖｐ系＜２
５）ニよって７１Ｍ系（２３）　　（２６）　ノ害込ア
ドレスに合わせて制御され、演算結果が７１Ｍ系（２３
）　　（２６）の所望部に書込まれる。

そしてこの場合に、制御部（３４ａ　）　　（３４ｂ　
）　　・・・からの制御信号はマイクロプログラムメモ
リ（ＭＰＭ）　　（３５ａ）（３５ｂ）　　・・・に書
込まれたマイクロプログラムに従って形成される。そこ
でこのＭＰＭ　（３５ａ　）　　（３５ｂ　）　　・・
・をいわゆるＲＡＭ構成とし、このＭＰＭ　（３５ａ）
　　（３５ｂ）　　・・・に変更部（３６ａ　）　　（
３６ｂ　）　　・・・を通じてＴＣ系（２７）からのマ
イクロプログラムを書込むことにより、マイクロプログ
ラムを書替で処理の、内容を変更することができる。

さらに第３図は演算部（３２）　　（３３）の要部の構
成を示す。この図において、ＦＲＡ（３１）からのデー
タと後述するワークメモリ　（４１）からのデータとが
選択器（４２）で選択されて乗算器（４０）の一方の入
力に供給されると共に、係数メモリ　（４４）からのデ
ータが乗算！（４３）の他方の入力に供給される、さら
にこの乗算器（４３）の出力データが論理演算回ＩＩ　
（Ａ　Ｌ　Ｕ）　　（４５）の一方の入力に供給され、
この出力データが上述のワークメモリ（４１）の書込入
力に供給されると共に、レジスタ（４６）を介してＡＬ
Ｕ（４５）の他方の入力に供給される。

従ってこの装置においてＦＲＡ（３１）に供給されたデ
ータは選択器（４２）を通じて乗算器（４３）に供給さ
れ、係数メモリ　（４４）からの係数と乗算されてＡＬ
Ｕ（４５）に供給される。そしてレジスタ（４６）から
のデータと加算等の演算が行われ、この演算出力が取出
されると共に、ワークメモリ（４１）及びレジスタ（４
６）に供給され、以下このワークメモリ　（４１）に書
込まれたデータ及びレジスタ（４６）にラッチされたデ
ータを用いて演算処理が行われる。

ところで上述の装置において、外部から供給されるデー
タは一旦ＦＲＡ（３１）に書込まれ、その後ＦＲＡ（３
１）から乗算器（４３）等に供給されて演算処理が行わ
れる。ところが上述の装置において、処理に必要なデー
タの量は処理の内容に応じて変化され、特に装置を汎用
とする場合にはＦＲＡ（３１）に書込まれるデータの量
が大幅に変動する。

その場合にＦＲＡ（３１）の書込容量を要求される最大
量に合せて設けることば通雷の処理に不要であるばかり
か、書込読出しの効率の悪化などのおそれがあった。

〔発明が解決しようとする問題点〕

以上述べたように従来の技術では、処理に必要なデータ
の量が大幅に変動する場合にこれを効率良（処理するこ
とができないなどの問題点があった。

〔問題点を解決するための手段〕

本発明は、入力レジスタ（ＦＲＡ　（３１）　）と演算
部（乗算器（３１，Ａ　Ｌ　Ｕ　（５）等）とワークメ
モ１月１）とを有し、上記ワークメモリの書込入力に選
択器（６）を設け、上記入力レジスタに供給されたデー
タを上記選択器を介して上記ワークメモリの書込入力に
供給できるようにした演算処理装置である。

〔作用〕

これによれば、入力データが入力レジスタの容量を越え
たときにこれをワークメモリに書込むことができるので
、入力レジスタを小さくしてデータの量によらずこれを
効率良く処理することができる。

〔実施例〕

第１図において、ＦＲＡ（３１）からのデータと後述す
るワークメモリ（１）からのデータとが選択器（２）で
選択されて乗算器（３）の一方の入力に供給されると共
に、係数メモ１月４）からのデータが乗算器（３）の他
方の入力に供給される。さらにこの乗算器（３）の出力
データが論理演算回路（ＡＬＵ）（５）の一方の入力に
供給され、この出力データと、上述のＦＲＡ（３１）か
らのデータとが選択器（６）で選択されて上述のワーク
メモリ（１）の書込入力に供給される。またＡ　Ｌ　Ｕ
　（５１の出力データがレジスタ（７）を介してＡ　Ｌ
　ｔＪ　（５１の他方の入力に供給される。

そしてこの装置においてＦＲＡ（３１）に供給されたデ
ータは選択器（２）を通じて乗算器（３）に供給され、
係数メモ１月４）からの係数と乗算されてＡＬＵ（５）
に供給される。さらにレジスタ（７）からのデータと加
算等の演算が行われ、この演算出力が取出されると共に
、ワークメモ１月１）及びレジスタ（７）に供給され、
以下このワークメモリ（１）に書込まれたデータ及びレ
ジスタ（７）にラッチされたデータを用いて演算処理が
行われる。

またこの装置において、ＦＲＡ（３１）に供給されたデ
ータが選択器（６）を通じてワークメモリ（１）に供給
される。

従ってこの装置によれば、入力データの量がＦＲＡ（３
１）の容量を越えるときは、この越えた分のデータを選
択器（６）を通じてワークメモリ（１１に供給して書込
むことができる。すなわちデータの量が多いときにはこ
れをワークメモ１月１）に書込むことによって、ＦＲＡ
（３１）には適音必要な小容量を設けるだけでよく、Ｆ
ＲＡ（３１）の効率を下げることなく多量のデータを扱
うことができ、データ量によらず効率の良い処理を行う
ことができる。

なおワークメモリ（１）の書込続出しは乗算等の演算処
理と同時に行うことができ、これによって処理の効率が
低下することはない。

さらに第２図に上述の装置を従来技術で述べたディジタ
ル信号処理装置のＰＩＦ系（２４）の演算部（３２）　
　（３３）に通用した場合の具体例を示す。

すなわち図において、ＰＩＦの演算部はＡパート、Ｂバ
ートの２系統から成っている。２系統はそれぞれ係数メ
モリ、ワークメモリ、乗算器、ＡＬＵ、レジスタから成
り信号処理、画像処理を行うために必要な基本的演算を
効率よく処理できるように設計しである。

係数メモリＡ　ＣＭ、Ｂ　ＣＭばそれぞれ１０２４ｘ　
１６ｂｉｔで、’ｒｃ系（２７）からＰＩＦのプログラ
ム・チェンジ部（３６）を経てメモリの内容を入換える
ことができる。しかし、ＰＩＦ側からは読み出すことし
かできない、係数メモリは処理に必要な係数などをしま
うのに使われる０例えば、ディジタル・フィルタの係数
とか、ＦＦＴのｓｉｎ　、　ｃｏｓ値など、八ＣＭとＢ
　ＣＭのアドレスは共通である。しかし、八ＣＭ、　Ｂ
　ＧＭの内容は独立にＴＣ側から入力できるので問題な
い。Ａ　ＣＭからの出力はＡＩ　ＭＩＸ、又は＾Ｉ　Ｒ
ＥＧのいずれかに入る。Ｂ　ＧＭからの出力もＢＩ　Ｍ
ＩＩＸ。

又は８１　ＲＥＧのいずれかに入る。八１　ＲＥＧと８
１　ＲＥＧの内容は次のＣＬＫでそれぞれの出力側に出
る。

乗算器Ａ　ＭＰＹ　ＳＢ　ＭＰＹは１６ｂｉｔ　Ｘ　１
６ｂｉｔ　ハラＬ／ル來算器である。Ａ　ＭＰＹの入力
Ｘには＾ＩＭυＸで選択された八ＣＭの出力値か、＾＾
ＬＵの出力値が、入力ＹにはＡ２　ＭＵＸテ選択された
ＡＩ　Ｒ１！ＧＳＰＬ　ＲＥＧ。

Ａ６　ＲＥＧ、　Ｂ７　ＲＥＧ、　Ｆ　ＲＡの出力値の
１つが、それぞれ入力する。　ＰＬ　Ｒ１！Ｇはマイク
ロプログラム中のＰＬ値をしまうレジスタである。Ａ６
　ＲＥＧＳＢ７　ＲＥＧはそれぞれワークメモリ＾ＴＭ
、Ｂ　ＴＭの出力をしまうレジスタである。ＦＲＡ　（
３１）はＰＩＦ外の別のプロセッサＣＰＶＰ系（２５）
ＴＣ系（２７）　）にコントロールされる構造可変のシ
フトレジスタ群で、ＰＩＦの外部入力ボートである。構
造は処理に応じ変えられ、必要に応じシフトすることが
できる。乗算器の出力は３２ｂｉｔでＭ　Ｓ　８１６ｂ
ｉｔ　。

Ｌ　Ｓ　Ｂ　１６ｂｉｔを別のサイクルで取出すことが
できる。Ｌ　Ｓ　Ｂ　１６ｂＨを入力Ｙから取出ずこと
もできる。＾Ｉ　ＲＲＧは八ＣＭの内容を２乗したり、
異なる内容同士を掛算することができるように用意した
。

ＢパートもＢ２　ＭＩＸでＰＬ　ＲＥＧの出力値を選択
できない以外は全く同じである。ＦＲＡは２ボートなの
でＡバート、Ｂパートから同時に同じデータを読み出す
ことができる。

Ａ　ＡＬＵとＢ＾しＵは１６ｂｉｔの論理演算回路で加
減算や論理和、論理積などの論理演算を行える。

Ａ　ＡＬＵ　（７）入力はＡ　ＭＰＹ　（７）出力、Ａ
２１’ｌｕＸの選択出力、Ａ２　ＲＥＧの出力、Ａ３　
ＲＥＧの出力のうちの１つである。

Ｂ　ＡＬＵ　（７）入力もＢ　ＭＰＹ　１７）出力、８
２　ＭｔｌＸの選択出力、Ｂ２　ＲＥＧの出力、８３　
Ｒｔ！Ｇの出力のうち１つである。

Ｍ　ｔＪ　Ｘの選択は正確にはいづれか１つ、あるいは
全く選択せずの何れかである。Ａ２　ＲＥＧとＢ２　Ｒ
ＵＧはＡ　ＭＰＹとＲＭＰＹのそれぞれが１以上の入力
データの掛算ができないため用！した。すなわち、いま
係数１．５をＦＲＡからの入力データに掛ける場合、乗
算器では０．５と入力の掛算を行い、同時にデータをＡ
２　ＲＥＧあるいは８２　Ｒ１１ｉＧに迂回させるごと
により、１以上の係数の掛算を行える。Ａ３　ＲＥＧと
Ｂ３　ＲＥＧはＡパートとＢパートを結ぶ重要なバスで
ある。

たとえばディジタルフィルタの積和演算をＡ、　　８両
パートに分は処理し、最後に１つにまとめる時用いる。

　Ａ　ＡＬｔｌ　（７）出力はＡ４　ＭＵＸ、　Ａｔ　
ＭＩＸ％Ｂ３　ＲＵＧに行く。Ｂ　ＡＬｔｌの出力は８
４　ＭＩＸＳＢＩ　ＭＩＸＳＡ３　ＲＥＧに行＜　、　
Ａ４　ＭＵＸテＡ　ＡＬＵ　、　ＩＮ　ＲＥＧＳＦ　Ｒ
Ａの出力を選択する。

ＩＮ　ＲＥＧは外部入力ボートの１つである。Ａ４　Ｍ
ＩＸで選択サレタ出力はＡ７１　ＲＥＧ、　０ＵＴＩ　
ＲＩＧ、　０ＵＴ２　ＲＥＧ及びＲ４ＭＩＸに行く。Ａ
４　ＲＥＧは主としてワークメモリ＾Ｔ？Ｉの入力をし
まうのに用いる。　０１１ＴＩ　ＲＥＧと０ＵＴ２　Ｒ
ＥＧはＰＩＰの出力ポートである。これらには独立にデ
ータをセットできるようコントロールされている。　Ｂ
４　ＭＩＩＸはＢ　ＡＬＵ　ＳＡ４　ＭＵＸＳＣＡＬＩ
Ｉ　（７）出力を選択する。

Ａ４　ＲＥＧ、：　Ａ５　ＲＩ’Ｇの出力は選択され、
＾ＴＭ、Ａ６　Ｒ１！Ｇ。

ＡＴ　ＲＥＧにしまわれる。もちろん、３つの中のいず
れかにしまってもよい。＾ＴＨの入出力は双方向で、Ａ
　ＴＭから出力する場合はＡ４　ＲＥＧ、Ａ５　ＲＥＧ
の出力は選択されず、Ａ　ＴＨの出力はＡ５　ＲＥＧ、
Ａ６　ＲＥＧ、Ａ７　ＲＥＧにしまわれる。　Ａ５　Ｒ
ＥＧはＡ　ＴＭのアドレス内容をずらず時役立つ。具体
的にはディジタル・フィルタの遅延処理を効率的に行え
る。Ａ７　Ｒ１１！ＧはＡバートのデータをＢパートに
送るためのレジスタである。

Ａ７　ＲＥＧの出力はＢパートのＢ２　ＭＵＸに行く□
。Ａパートでデータを２乗し、そのデータにＢパートで
ある値を掛けるシェーディング処理に有効である。

Ｂパートも同様なので省略する。

ＣＡＬ［Ｉは演算部と制御部との中間に位置する。

Ａ３　ＭＩＸで選択されたデータはＣＡＬｔｌに入力さ
れ、ＣＡＬＵ　テ演算された値はＣＭ　ＲＥＧ、　ＴＭ
　ＲＥＧ、　ＶＥＣＴ　ＲＥＧ。

Ｒ４ＭＵＸニ送られる。　ＣＡＬＵは、Ａ　ＡＬＵ　、
　Ｂ　ＡＬＩＩと同じ演算機能を持つ、　ＣＭ　１ｉＥ
Ｇは係数メモリＡ　ＣＭ、Ｂ　ＧＭのアドレスをしまう
レジスタである。　ＴＭ　ＲＥＧはワークメモリＡ　Ｔ
Ｍ、Ｂ　ＴＭのアドレスをしまうレジスタである。Ｖｌ
ＩＣＴ　ＲＥＧは制御部のプログラムコントローラ（Ｐ
ＲＧＣＮＴ）で使う、プログラムのループ回数やジャン
プ先を示す値をしまうレジスタである。８４　ＭＵＸへ
のパスにより、ＣＡＬＵの演算結果を処理部に戻すこと
ができる。これによりＣＡＬＵをＡ　Ａ１．ｕ　ＳＢ　
ＡＬＵの補助として使うこともできる。

ＣＭ　ＲＩＥＧ、　ＴＭ　ＲＥＧにより処理部のデータ
を係数メモリやワークメモリのアドレスとして使えるの
でル；ツクアップテーブル処理に役立つ。ＦＦＴ処理を
使う場合、バタフライ演算を＾ＭＰＹ　、　Ａ　ＡＬ［
Ｉ、Ｂ　ＭＰＹ　ＳＢ　ＡＬＵなどを使って行い、デー
タのあるＡ　ＴＭ、Ｂ　ＴＨのアドレスと係数（ｓｉｎ
　、　ｃｏｓ　）のあるＡ　ＣＭ、Ｂ　ＧＭのアドレス
をＣＡＬＵを使って計算する。バラフライ演算を行う時
、実数部をＡバートで、虚数部をＢパートで処理する。

同時に実数部、虚数部の演算を行えるので、データと係
数のアドレスシング処理の負担を軽減できる。全体の処
理効果を商め、高速化できる。これは処理部がＡパート
とＢパートの２系統ある効果である。ＴＭ　Ｒ［！Ｇ。

ＣＭ　Ｒ１！Ｇは４つのレジスタから成り、ＣＡＬＵで
同じアドレスを何回も計算する必要がなく、ＣＡＬＵの
効率を高めている。

なお、この例では具体的な回路基板の大きさ等の物理的
な制約によってＡ、　Ｂパートがアンバランスになって
いるが、これらは左右対称に回路を構成してもよい。

〔発明の効果〕

この発明によれば、入力データが入力レジスタの容量を
越えたときにこれをワークメモリに書込むことができる
ので、入力レジスタを小さくしてデータの量によらずこ
れを効率良く処理することができるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図はＰＩＰ糸に通
用した場合の全体の構成図、第３図〜第５図は従来の技
術の説明のための図である。 （１）はワークメモリ、＋２１　（６１は選択器、（３
）は乗箆器、（４）は係数メモリ、（５）は論理演算回
路、（７）はレジスタ、（３１）は入力レジスタ（Ｆ　
ＲＡ）である。 第１図 ＰＩＰ湛５富１音ｌｌめ具体Ｉ・Ｊ 第２図 テ１２゛タルイ蔦号ス−ｙ里装置 第４図

Claims (1)

【特許請求の範囲】
1. 入力レジスタと演算部とワークメモリとを有し、上記ワ
   ークメモリの書込入力に選択器を設け、上記入力レジス
   タに供給されたデータを上記選択器を介して上記ワーク
   メモリの書込入力に供給できるようにした演算処理装置
   。