JPS6133556A - メモリの書込み保護方式 - Google Patents
メモリの書込み保護方式Info
- Publication number
- JPS6133556A JPS6133556A JP15466184A JP15466184A JPS6133556A JP S6133556 A JPS6133556 A JP S6133556A JP 15466184 A JP15466184 A JP 15466184A JP 15466184 A JP15466184 A JP 15466184A JP S6133556 A JPS6133556 A JP S6133556A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- gate
- writing operation
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ・プロセッサを用いた電子装置に係わ
り、特にバッテリのバックアップで記録保護した揮発性
のランダム・アクセス・メモリ（以下ＲＡＭと称する）
の書込み保護方式に関する。
り、特にバッテリのバックアップで記録保護した揮発性
のランダム・アクセス・メモリ（以下ＲＡＭと称する）
の書込み保護方式に関する。
近年、あらゆる産業にマイクロ・プロセッサを用いた電
子装置が普及している。該電子装置の動作は一般にはリ
ード・オンリ・メモリ（ＲＯＭ）に格納されているプロ
グラムにより実行されるが。
子装置が普及している。該電子装置の動作は一般にはリ
ード・オンリ・メモリ（ＲＯＭ）に格納されているプロ
グラムにより実行されるが。
収集したデータ、データ処理中の途中結果等のデータは
読出し／書込み（以下Ｒ／Ｗと称する）可能な揮発性Ｒ
ＡＭに一時格納されている。
読出し／書込み（以下Ｒ／Ｗと称する）可能な揮発性Ｒ
ＡＭに一時格納されている。
一方、電子装置の固有なデータ、例えばファクシミリ装
置における発信元コード・短縮ダイヤルコード・機番等
の装置固有のデータが必要な装置にあっては、上記デー
タをＲＯＭの代わりに、記録の容易なＲＡＭに格納しパ
ンテリで記録保護する方式が多く採用されている。
置における発信元コード・短縮ダイヤルコード・機番等
の装置固有のデータが必要な装置にあっては、上記デー
タをＲＯＭの代わりに、記録の容易なＲＡＭに格納しパ
ンテリで記録保護する方式が多く採用されている。
以上のようにデータ保護を必要とする電子装置において
は該ＲＡＭをバッテリ・バックアップして記憶保護を実
施するとともに、マイクロ・プロセッサ暴走等による誤
更新の保護が必要であり。
は該ＲＡＭをバッテリ・バックアップして記憶保護を実
施するとともに、マイクロ・プロセッサ暴走等による誤
更新の保護が必要であり。
簡易なメモリ書込み保護方式が要望されている。
マイクロ・プロセッサを用いた電子装置における従来の
続出し／書込み動作′（以下Ｒ／Ｗ動作と称する）を以
下説明する。
続出し／書込み動作′（以下Ｒ／Ｗ動作と称する）を以
下説明する。
第２図（ａ）はマイクロ・プロセッサ（以下ＭＰＵと称
する）のＲＡＭに対するＲ／Ｗ動作を表すブロック図で
ある。
する）のＲＡＭに対するＲ／Ｗ動作を表すブロック図で
ある。
第２図ｆａｔにおいて、１ば８ビツトＭＰＵであって、
ＤＯ−Ｄ７はデータ入出力端子、ＡＯ〜Ａ１５はアドレ
ス端子、Ｒ／Ｗは読出し／書込み制御出力端子、Ｅは上
記データの有効を表し、メモリ２のＲ／Ｗ動作を制御す
るイネーブル出力端子である。
ＤＯ−Ｄ７はデータ入出力端子、ＡＯ〜Ａ１５はアドレ
ス端子、Ｒ／Ｗは読出し／書込み制御出力端子、Ｅは上
記データの有効を表し、メモリ２のＲ／Ｗ動作を制御す
るイネーブル出力端子である。
２はバッテリ１３で記録保護された２０００語容量のス
タティック・メモリであって、＊ＯＥはＲ（読出し）動
作時、ゲート５で作成され入力される＊ （Ｒ／ＷとＥ
との論理積〕信号によりメモリ２の出力データを制御す
る入力端子、＊ＷＥはＷ（書込み）動作時、インバータ
３およびゲート４で作成され入力される＊ （＊Ｒ／Ｗ
とＥとの論理積〕信号により入力データを制御する入力
端子。
タティック・メモリであって、＊ＯＥはＲ（読出し）動
作時、ゲート５で作成され入力される＊ （Ｒ／ＷとＥ
との論理積〕信号によりメモリ２の出力データを制御す
る入力端子、＊ＷＥはＷ（書込み）動作時、インバータ
３およびゲート４で作成され入力される＊ （＊Ｒ／Ｗ
とＥとの論理積〕信号により入力データを制御する入力
端子。
＊Ｃ３は上位５ビツトのアドレスによりアドレス・デコ
ーダ６を通じてメモリ２を選択するチップ・セレクト入
力端子である。
ーダ６を通じてメモリ２を選択するチップ・セレクト入
力端子である。
なお上記信号において、＊は信号の逆論理を表す。
以上によりＭＰＵＩはプログラムに従いメモリ２をアク
セスすることが出来る。
セスすることが出来る。
次にＲ／Ｗ動作を第２図（ａｌ、 （ｂｌを用いて説明
する。
する。
第２図中）はＲ動作のタイム・チャートであって。
Ｔｂ） −ｉｌｌはメイン・クロック、 （ｂ）−＋２
）は読出すべきデータを格納しているメモリのアドレス
を指定するアドレス信号（ＡＯ〜ＡＩＯの出力信号）
、 （ｂｌ−（３）はＲ動作およびＭＰＵＩの出力した
アドレス信号の有効期間を指定し３メモリ２のデータ出
力のゲートを開く信号（＊ＯＥ）、（ｂｌ−（４＋はア
ドレスの上位ビットをデコードして該メモリ・チップを
指定する信号で、メモリ・チップが２０００語より構成
される場合は１６ビツト中上位５ビット（Ａ１１〜Ａ１
５）が用いられる。（ｂ） −（５１は指定されたメモ
リより送出されるデータ（Ｄ Ｏ−Ｄ ７）である。上
記各信号の有効期間中、クロックに同期した時刻ｔ１で
該データがＭＰＵＩによって読み取られる。
）は読出すべきデータを格納しているメモリのアドレス
を指定するアドレス信号（ＡＯ〜ＡＩＯの出力信号）
、 （ｂｌ−（３）はＲ動作およびＭＰＵＩの出力した
アドレス信号の有効期間を指定し３メモリ２のデータ出
力のゲートを開く信号（＊ＯＥ）、（ｂｌ−（４＋はア
ドレスの上位ビットをデコードして該メモリ・チップを
指定する信号で、メモリ・チップが２０００語より構成
される場合は１６ビツト中上位５ビット（Ａ１１〜Ａ１
５）が用いられる。（ｂ） −（５１は指定されたメモ
リより送出されるデータ（Ｄ Ｏ−Ｄ ７）である。上
記各信号の有効期間中、クロックに同期した時刻ｔ１で
該データがＭＰＵＩによって読み取られる。
第２図（Ｃ）はメモリ２のＷ動作のタイム・チャートで
あって、 （Ｃ１−（１１はメイン・クロック、 （ｅ
） −（２）は書き込むべきメモリ２のアドレス（ＡＯ
〜Ａ１０ ’） 、 （Ｃ１−（３）はＷ動作における
アドレス有効期間を示す信号（＊ＷＥ） 、 （ｃ）−
（＋）は書き込むべきデータ（ＤＯ〜Ｄ７）であって９
時刻ｔ２においてメモリ２に書き込まれる。
あって、 （Ｃ１−（１１はメイン・クロック、 （ｅ
） −（２）は書き込むべきメモリ２のアドレス（ＡＯ
〜Ａ１０ ’） 、 （Ｃ１−（３）はＷ動作における
アドレス有効期間を示す信号（＊ＷＥ） 、 （ｃ）−
（＋）は書き込むべきデータ（ＤＯ〜Ｄ７）であって９
時刻ｔ２においてメモリ２に書き込まれる。
バッテリ・バックアップは例えば第２図（ａ）に示すよ
うに、メモリ２に印可される＋５■を電圧検出器１１で
監視し、メモリ２が外部アクセスし得ない電圧範囲を逸
脱した時、切換器１２を動作してバッテリ１３をメモリ
２に接続して行う、なおこのとき電圧検出器１１の出力
はメモリ２の＊Ｃ３端子の入力をゲート１６により禁止
している。
うに、メモリ２に印可される＋５■を電圧検出器１１で
監視し、メモリ２が外部アクセスし得ない電圧範囲を逸
脱した時、切換器１２を動作してバッテリ１３をメモリ
２に接続して行う、なおこのとき電圧検出器１１の出力
はメモリ２の＊Ｃ３端子の入力をゲート１６により禁止
している。
以上のように、バッテリ・バックアップされたＲＡＭに
、収集したデータまたは電子装置固有のデータが書き込
まれ、記録保護が行われて、必要に応じて読み出される
。
、収集したデータまたは電子装置固有のデータが書き込
まれ、記録保護が行われて、必要に応じて読み出される
。
〔発明が解決しようとする問題点３
以上説明したように、記録保護を目的としてバッテリ・
バックアップを必要とするＲＡＭにおいては、格納され
たデータの誤更新を防止すること ２゛
−□は必須であるが、上記従来のＲ／Ｗ方式ではＭＰＵ
の暴走等による該メモリの誤更新は防止出来ない問題点
があった。
バックアップを必要とするＲＡＭにおいては、格納され
たデータの誤更新を防止すること ２゛
−□は必須であるが、上記従来のＲ／Ｗ方式ではＭＰＵ
の暴走等による該メモリの誤更新は防止出来ない問題点
があった。
Ｃ問題点を解決するための手段〕
上記従来の問題点は、タイマーを起動する手段と、上記
タイマーの動作中以外は該メモリの書込みを禁止する手
段とを有し、該メモリの書込みに際して、前記タイマを
起動させ、タイマ起動中に該メモリにアクセスして記録
更新を行う本発明のメモリの保護方式によって解決され
る。
タイマーの動作中以外は該メモリの書込みを禁止する手
段とを有し、該メモリの書込みに際して、前記タイマを
起動させ、タイマ起動中に該メモリにアクセスして記録
更新を行う本発明のメモリの保護方式によって解決され
る。
（作用〕
上記本発明によれば、バックアンプメモリにＷ動作を行
う際、Ｗ動作時間のみ該メモリのゲートを開いてＷ動作
を行い、他の動作時間にはゲートが閉じて書込みを禁止
するため、ＭＰＵの暴走等による誤アクセスが生じても
該メモリの誤更新が保護される効果がある。
う際、Ｗ動作時間のみ該メモリのゲートを開いてＷ動作
を行い、他の動作時間にはゲートが閉じて書込みを禁止
するため、ＭＰＵの暴走等による誤アクセスが生じても
該メモリの誤更新が保護される効果がある。
本発明の実施例を図を用いて説明する。
第１図（司は実施例の構成を表すブロンク図、第１図（
ｂ）は書込み禁止動作を表すタイム・チャートである。
ｂ）は書込み禁止動作を表すタイム・チャートである。
なお全図を通じて同一記号は同一対象物を表す。
第１図（ａｌにおいて、１は８ピツ）ＭＰＵであって、
、ＤＯ−Ｄ７はデータ入出力端子、ＡＯ−Ａ１５はアド
レス端子、Ｒ／Ｗは読出し／書込み制御出力端子、Ｅは
１記データの有効を表し、メモリ２のＲ／Ｗ動作を制御
するイネーブル出力端子である。
、ＤＯ−Ｄ７はデータ入出力端子、ＡＯ−Ａ１５はアド
レス端子、Ｒ／Ｗは読出し／書込み制御出力端子、Ｅは
１記データの有効を表し、メモリ２のＲ／Ｗ動作を制御
するイネーブル出力端子である。
゛ ２は２０００語容量の１チンプスタテインク・メ
モリであって、＊ＯＥはＲ動作を制御するイネーブル線
の入力端子、 ＊ＷＥはＷ動作を制御するイネーブル
線の入力端子、＊ＣＳは上位５ビツトのアドレスをアド
レス・デコーダ６の出力により該メモリ・チップを選択
するチップ・セレクト入力端子である。
モリであって、＊ＯＥはＲ動作を制御するイネーブル線
の入力端子、 ＊ＷＥはＷ動作を制御するイネーブル
線の入力端子、＊ＣＳは上位５ビツトのアドレスをアド
レス・デコーダ６の出力により該メモリ・チップを選択
するチップ・セレクト入力端子である。
以上の構成において、ゲート８が開いている時は第２図
１８）に示すブロック図と同一であり、ＭＰＵ１は前述
のごとくメモリ２をアクセスすることができる。
１８）に示すブロック図と同一であり、ＭＰＵ１は前述
のごとくメモリ２をアクセスすることができる。
メモリ・バンクアップについても前述したように、電圧
検出器１１によりメモリ゛２に印可している電圧を監視
し、該電圧がメモリ保持に必要な電圧範囲を逸脱した場
合は、切換器１２を動作させてパンテリ１３に切換える
。
検出器１１によりメモリ゛２に印可している電圧を監視
し、該電圧がメモリ保持に必要な電圧範囲を逸脱した場
合は、切換器１２を動作させてパンテリ１３に切換える
。
以上のＭＰＵ−Ｒ／Ｗ回路において１本発明はメモリ２
のＷ動作時のみゲート８を開き、所定のＷ動作を行うも
のであって、第１図（ａ）に示すタイマー１５．タイマ
ー１５を起動するアドレス・デコーダ１４およびインバ
ータ７、タイマー動作中。
のＷ動作時のみゲート８を開き、所定のＷ動作を行うも
のであって、第１図（ａ）に示すタイマー１５．タイマ
ー１５を起動するアドレス・デコーダ１４およびインバ
ータ７、タイマー動作中。
メモリ２の＊ＷＥ信号を禁止するゲート８より構成され
る。
る。
タイマー１５において、１０は３２進カウンタで、出力
ＱＯ，Ｑｌ、Ｑ２．Ｑ３．Ｑ４はそれぞれ０，０，０，
０．１にプリセットされていてゲート９の入力即ちイネ
ーブル信号Ｅは禁止され。
ＱＯ，Ｑｌ、Ｑ２．Ｑ３．Ｑ４はそれぞれ０，０，０，
０．１にプリセットされていてゲート９の入力即ちイネ
ーブル信号Ｅは禁止され。
カウンタ１０は停止している′。
いまアドレス・デコーダ１４の出力があるとカウンタ１
０はリセットされ、Ｃ４が０となってゲート９が開き、
クロック端子ＣＬＫにイネーブル信号Ｅが入力されて２
イネ一ブル信号Ｅのカウントを開始する。
０はリセットされ、Ｃ４が０となってゲート９が開き、
クロック端子ＣＬＫにイネーブル信号Ｅが入力されて２
イネ一ブル信号Ｅのカウントを開始する。
イネーブル信号Ｅを１６カウントする間ゲート８が開く
ため、この期間に所定のＷ動作を行う。
ため、この期間に所定のＷ動作を行う。
イネーブル信号を１６カウントした後は再びＣ４が１と
なりゲート８および９が閉じて、Ｗ動作が禁止される。
なりゲート８および９が閉じて、Ｗ動作が禁止される。
アドレス・デコーダ１４を動作するためにはＷ動作を開
始するに先立ち、指定のアドレス（以下ＫＥＹ番地とす
る）をＭＰＵＩがアクセスする。
始するに先立ち、指定のアドレス（以下ＫＥＹ番地とす
る）をＭＰＵＩがアクセスする。
例えば、置数命令または格納命令等を用いてＫＥＹ番地
をアクセスすると、アドレス・デコーダ１４は所定のア
ドレスをデコードしてカウンタ１０をリセットする。
をアクセスすると、アドレス・デコーダ１４は所定のア
ドレスをデコードしてカウンタ１０をリセットする。
以上の動作を説明するタイム・チャートを第１図中）に
示す。第１図山）において、（１）はタイマに入力する
クロック、（２）はアドレス信号、（３）はイネーブル
信号Ｅ、（４）はカウンタ動作期間を表す図、（５）は
Ｃ４の出力を表す。ここでＴ１は指定のアドレスをアク
セスする期間、Ｔ２はＷ動作可能期間を表す。
示す。第１図山）において、（１）はタイマに入力する
クロック、（２）はアドレス信号、（３）はイネーブル
信号Ｅ、（４）はカウンタ動作期間を表す図、（５）は
Ｃ４の出力を表す。ここでＴ１は指定のアドレスをアク
セスする期間、Ｔ２はＷ動作可能期間を表す。
第１図（Ｃ１はプログラム指定によるＷ動作のフロー・
チャートである。上記カウンタはＩＷ動作に必要なサイ
クルとして１６進をもちいているため。
チャートである。上記カウンタはＩＷ動作に必要なサイ
クルとして１６進をもちいているため。
Ｗ動作ごとに置数命令でＫＥＹ番地をアクセスしてＷ動
作禁止を解除し、続いてＷ動作を行う。
作禁止を解除し、続いてＷ動作を行う。
以上によりバックアップメモリのＷ動作中を除く期間に
おけるマイクロ・プロセッサの暴走等による誤更新が防
止出来る。
おけるマイクロ・プロセッサの暴走等による誤更新が防
止出来る。
（発明の効果〕
以上説明したように本発明によれば、バンクアップメモ
リをアクセスするとき、キーとなるアドレスをアクセス
した後、該メモリのＷ動作を可能とするため、マイクロ
・プロセッサの暴走等によるメモリアクセスが生じても
Ｗ動作が禁止されているため、誤更新が避けうる効果が
ある。
リをアクセスするとき、キーとなるアドレスをアクセス
した後、該メモリのＷ動作を可能とするため、マイクロ
・プロセッサの暴走等によるメモリアクセスが生じても
Ｗ動作が禁止されているため、誤更新が避けうる効果が
ある。
第１図（ａ）は本発明の構成を表すブロック図。
第１図ｔｂ）は本発明の動作を表すタイム・チャート第
１図（Ｃ１はプログラム指定によるＷ動作を表すフロー
・チャート。 第２図（ａｌは従来の技術を説明するブロック図。 第２図（ｂ）はＲ動作のタイム・チャート。 第２図（Ｃ１はＷ動作のタイム・チャート。 である。図中。 １はマイクロ・コンピュタ。 ２はメモリ。 ８はＷ動作禁止用ゲート ９はカウンタ・イネーブル用ゲート。 １０はカウンタ。 １１は電圧検出器。 １２は切換器。 １３はバッテリ。 １４はアドレス・デコーダ。 １５はタイマーである。
１図（Ｃ１はプログラム指定によるＷ動作を表すフロー
・チャート。 第２図（ａｌは従来の技術を説明するブロック図。 第２図（ｂ）はＲ動作のタイム・チャート。 第２図（Ｃ１はＷ動作のタイム・チャート。 である。図中。 １はマイクロ・コンピュタ。 ２はメモリ。 ８はＷ動作禁止用ゲート ９はカウンタ・イネーブル用ゲート。 １０はカウンタ。 １１は電圧検出器。 １２は切換器。 １３はバッテリ。 １４はアドレス・デコーダ。 １５はタイマーである。
Claims (1)
- 記録保護され書込み保護されたメモリへの書込み方式で
あつて、タイマーを起動する手段と、上記タイマーの動
作中以外は該メモリの書込みを禁止する手段とを有し、
該メモリの書込みに際して、前記タイマを起動させ、タ
イマ起動中に該メモリにアクセスして記録更新を行うこ
とを特徴とするメモリの書込み保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15466184A JPS6133556A (ja) | 1984-07-25 | 1984-07-25 | メモリの書込み保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15466184A JPS6133556A (ja) | 1984-07-25 | 1984-07-25 | メモリの書込み保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133556A true JPS6133556A (ja) | 1986-02-17 |
Family
ID=15589120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15466184A Pending JPS6133556A (ja) | 1984-07-25 | 1984-07-25 | メモリの書込み保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133556A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211755A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Denso Ltd | 記憶手段のための誤デ−タ書込み防止回路 |
| JPS63200254A (ja) * | 1987-02-16 | 1988-08-18 | Nec Corp | メモリ書込制御回路 |
| JPS63239544A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリ保護回路 |
| JPH01180054A (ja) * | 1988-01-11 | 1989-07-18 | Nec Corp | メモリ内容保護回路 |
| JPH03205690A (ja) * | 1989-07-07 | 1991-09-09 | Hudson Soft Co Ltd | メモリアクセス制御装置 |
| JPH08101798A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | バックアップデータ保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129999A (en) * | 1979-03-28 | 1980-10-08 | Nec Corp | Data memory protection circuit |
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
-
1984
- 1984-07-25 JP JP15466184A patent/JPS6133556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129999A (en) * | 1979-03-28 | 1980-10-08 | Nec Corp | Data memory protection circuit |
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211755A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Denso Ltd | 記憶手段のための誤デ−タ書込み防止回路 |
| JPS63200254A (ja) * | 1987-02-16 | 1988-08-18 | Nec Corp | メモリ書込制御回路 |
| JPS63239544A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリ保護回路 |
| JPH01180054A (ja) * | 1988-01-11 | 1989-07-18 | Nec Corp | メモリ内容保護回路 |
| JPH03205690A (ja) * | 1989-07-07 | 1991-09-09 | Hudson Soft Co Ltd | メモリアクセス制御装置 |
| JPH08101798A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | バックアップデータ保護回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5097445A (en) | Semiconductor integrated circuit with selective read and write inhibiting | |
| JP2597153B2 (ja) | 書込み保護装置 | |
| US5237616A (en) | Secure computer system having privileged and unprivileged memories | |
| JPH02132520A (ja) | マイクロプロセッサおよびその制御方法 | |
| US4706221A (en) | Refreshing of dynamic RAM | |
| JPS6133556A (ja) | メモリの書込み保護方式 | |
| JPH04141794A (ja) | Ｉｃカード | |
| US5285415A (en) | Data counting memory card and reader | |
| WO1998012623A1 (en) | Single port first-in-first-out (fifo) storage device having over-write protection and diagnostic capabilities | |
| US3585606A (en) | File protect circuit and method | |
| EP0374733B1 (en) | Single-chip microcomputer including EPROM therein | |
| US4763248A (en) | Microcomputer with a detecting function of a memory access error | |
| US5928361A (en) | Data security device and method thereof | |
| JPS58191058A (ja) | 記憶装置 | |
| JPS63231651A (ja) | メモリのデ−タ保護装置 | |
| JPS6215686A (ja) | 使用者メモリの釈放方法および装置 | |
| JP3028567B2 (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JP3232109B2 (ja) | メモリのライトプロテクト回路 | |
| JPS62286143A (ja) | 半導体記憶装置 | |
| JP2994642B2 (ja) | データ処理装置 | |
| JP4326054B2 (ja) | 半導体電子記憶装置においてデータを保護する方法及び半導体電子記憶装置 | |
| JP2793623B2 (ja) | エミュレータ | |
| JPS6158064A (ja) | メモリ書込保護機能を有するマイクロプロセツサ制御システム | |
| JPS63301389A (ja) | Ｉｃカ−ド | |
| JPH04134786A (ja) | メモリ・アドレス回路 |