JPS58191058A

JPS58191058A - 記憶装置

Info

Publication number: JPS58191058A
Application number: JP57074161A
Authority: JP
Inventors: Joji Fukuda; 福田　譲治; Yutaka Okubo; 裕大久保
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-04-30
Filing date: 1982-04-30
Publication date: 1983-11-08
Also published as: JPH0561658B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、マイクロコンピュータ、４？［”−ソナル
コンピュータの外部記憶装置に関する。

）譬−ソナルコンピュータにおいては、一般に８ビット
並列処理のＣＰＵが使用されているが、この８ビツトの
ＣＰＵではメモリのアドレスは１６キツト、すなわち、
６４ＫＢＫ制限されてしまう。

コノタメ、ノぐ−ソナルコンピュータで大きなグロダラ
ムや多くのデータを扱うことは困難であシ、例えば実用
的なコンノイラやソーティングは実現できない。

そこで、ノ９−ソナルコンピュータにおいては、ＦＤＤ
（フロッピーディスク装置）を設けたシしている。しか
し、ＦＤＤは、磁気ヘッドがフロッピーディスクの半径
方向に移動するとき、長い時間を要するので、ＰＤＤと
Ｃ，Ｐ　Ｕとの間でデータあるいは！ログラムをやシと
シする時間、すなわち、アクセスタイムが長くなり、コ
ンピュータの見カケの処理速度が低下してしまう。

また、ＦＤＤでは、−変電源をオフにすると、再度電源
をオンにしたとき、フロッピーディスクを回転駆動する
モータの立ち上がシに時間を要し、やはシ、見かけの実
行速度が低下してしまう。

この発明は、以上の問題点を一掃しようとするものであ
る。

以下その一例について説明しよう。

図において、αＱはノ９−ソナルコンピュータを示し、
（１）はその８ピット並列処理のＣＰＵ、＜２）は例え
ばモニタ及びＢＡＳＩＣインタグリタが書き込まれてい
るＲＯＭ、　（３）はワークエリア及びユーザーエリア
用のＲＡＭであり、これらはデータ／？ス住υ、アト１
レスパスαり、コントロールノ４スα３を通じて互いに
接続されている。また、（５）はアドレスデコーダで、
これにはｃ　Ｐ　Ｕ　（１）からアドレスノ々スαｚ′
ｆ：通じてアドレス信号が供給されてＲＯＭ（２）、Ｒ
ＡＭ（３）及び後述する外部記憶装置をセレクトする丸
めのセレクトれ供給される。

さらに、（６）はクロックジェネレータ、（７）は電源
回路を示し、ジェネレータ（６）からのクロックφはＣ
ＰＵ（１）Ｋ供給され、電源回路（７）からの動作電圧
は各部に供給される。

なお、図示はしないがパスαυ〜餞にはコンピュータと
して必要な他の入出力手段、例えば、フルキー＆−ドー
？ＣＲＴモニタ用のＣＲＴＣなども接続される。

また、（イ）はＦＤＤを示す。このＦＤＤ（１）は、上
述のように問題点を有しているが、一般的な外部記憶手
段であるので、この例においてはコネクタ（図示せず）
を通じてコンピュータαＩＫ接続されＱυはＦＤＣ，（
至）はフロッピーディスクで、ＦＤＣ（２υはディスク
（ハ）のトラック及びセクタを指定するためのトラック
レジスタ及びセクタレジスタを有すると共に、ディスク
（至）にデータをアクセスする丸めのトランシーバ（デ
ータレジスタ）などを有している。そして、ＦＤ（Ｊυ
はパスａυ〜α階に接続されるト共に、アドレスデコー
ダ（５）からセレクト信号ＦＤ８が供給される。

なお、ディスク（至）は、例えば、７７トラツクを有し
、その１トラツクが２６セクタに分割されると共に、ｌ
セクタは１２８バイトとされ、従って、ディスク弼の１
枚の容量は約２５０ＫＢである。

さらに、（至）はこの発明による外部配憶装置を示す。

この装置（至）は、フロッピーディスク（至）の例えば
１枚とほぼ同容量を有する半導体メモリによシ構成され
ると共に、コネクタ（図示せず）を通じてコンピュータ
ＨＫ接続され、ニーデーの組んだＢＡ８ＩＣグロダラム
から見てＦＤＤ■と全く同じ動作ないし機能を有するよ
うに構成されている。

すなわち、装置（至）において、（３１Ａ）〜（３１Ｄ
）は、待機時にノ４ワーダウンができる、例えばＣ−Ｍ
ＯＳにより構成されたＲＡＭで、それぞれが例えば６４
ＫＢの容量を有する。従って、ＲＡＭ　（３１Ａ）〜（
３１Ｄ）は、全体で２５６ＫＢの容量となるが、後述す
るように、このＲＡＭ　（３１Ａ）〜（３１Ｄ）は、デ
ータのアクセス時、見かけ上アドレスが連続するように
されると共に、この２５６ＫＢのアドレスが４ＫＢごと
のアドレスに分割され、さらに、その４ＫＢごとのアド
レス内が１２８バイトごとのアドレスに分割して使用さ
れる。なお、その４ＫＢごとのアドレス及び１２８バイ
トごとのアドレスは、フロッピーディスクのトラック及
びセクタに対応するものである。

さらに、（至）はアドレス信号−〆で、これにはアドレ
スバスα邊からその下位２ピットＡ１．　Ａｏが供給さ
れると共に、アドレスデコーダ（５）からこの装置（至
）をセレクタするセレクト信号８Ｆ８がｆ−）入力とし
て供給されて、次に述べるトランシーバ（至）、トラッ
クレジスタ国、セレクタレジスタ［有］及ヒコントロー
ル回路（至）などをセレクトする（ｌＹ３〜Ｙ。

が形成される。

そして、トランシーバ（ロ）は８ピツトの構成とされ、
このトランシーバ（ロ）を通じてデータノぐスαυと、
ＲＡＭ　（３１Ａ）〜（３１Ｄ）のデータ端子ＤＢとが
接続されると共に、デコーダ（至）のセレクト信号Ｙ３
がトランシーバ（ロ）にダート入力として供給される。

また、トラックレジスタ（至）は６ビツト並列で双方向
性に構成され、セクタレジスタ（至）は５ピット並列で
双方向性に構成され、データバスａυの下位６ビツ）　
Ｄｓ〜ＤＯがレジスタ（至）一方の端子Ｐに接続され、
このレジスタの他方の端子Ｑのうち、データバスａυの
下位４ピツ）　Ｄａ〜Ｄｏに対応する端子がＲＡＭ　（
３１Ａ）〜（３１Ｄ）のアドレス端子の上位４ビツトＡ
１５〜Ａ１２に接続される。さらに、データバスＯＩ）
の下位５ピツトＤ４〜Ｄｏがレジスタ（至）の一方の端
子Ｐに接続され、他方の端子ＱがＲＡＭ　（３１Ａ）〜
（３１Ｄ）のアドレス端子の中位５ピツ）　Ａｌｌ　−
Ａ７に接続される。また、レジスタ（至）、（至）には
デコーダ（至）からセレクト信号Ｙ２　、　Ｙｌがチッ
プイネーブル入力として供給される。

さらに、コントロール回路（至）は、図示はしないがデ
コーダ及び１２８進カウンタなどを有して、ＲＡＭ　（
３１Ａ）〜（３１Ｄ）のパンク切り換え、ＲＡＭ（３１
Ａ）〜（３１Ｄ）の下位７ビツトのアドレス発生及びリ
ード・ライトコントロールを行うためのものである。す
なわち、このコントロール回路（至）には、デコーダ（
至）のセレクト信号Ｙ３がｆ−）入力として供給される
と共に、）ラックレジスタＣ３りの端子Ｑのうち、デー
タノ母ス０υの上位２ビツトＤｓ　、　Ｄ４　Ｋ対応す
る端子の出力が供給されてＲＡＭ　（３１Ａ）〜（３１
Ｄ）のパンク切り換え信号（チップセレクト信号）のＢ
ＫＡ〜ＢＫＤが形成、され、これら信号ＢＫＡ〜ＢＫＤ
がＲＡＭ　（３１Ａ）〜（３１Ｄ）のチップセレクト端
子Ｃ８にそれぞれ供給される。また、クロックシエネレ
ータ（６）　カラのクロックφと、コントロールパスα
罎からのリード・ライト信号がコントロール回路（至）
に供給されて「０」からｒ７ＦＨ４までの間をインクリ
メントする７ビツトの信号ＡＬが形成され、この信号Ａ
ＬがＲＡＭ　（３１Ａ）〜（３１Ｄ）のアドレス端子の
下位７ビツ）Ａ６〜ＡＯに供給される。さらに、コント
ロール回路（至）からはＲＡＭ　（３１Ａ）〜（３１Ｄ
）のリード・ライト信号が形成されてＲＡＭ　（３１Ａ
）〜（３１Ｄ）に供給されると共に、この信号はトラン
シーバ（２）にディレクシ目ン信号として供給される。

また、（３′ｒ１はステータス回路で、これにはデコー
ダ（至）のセレクト信号ＹＯがｆ−）入力して供給され
、ｉ＝゛０″のとき、ＩＩ続されている機器が、装置（
至）であることを示すデータ及びそのデバイス番号をデ
ータバスａυに出力するようにされている。

従って、以上の構成では、ＲＡＭ　（３１Ａ）〜（ａｉ
Ｉ））がフロッピーディスクに対応し、回路０３〜Ｃ３
７）がＦＤＣに対応することになる。

また、ＣＰＵ（１）からのアドレス信号の上位ビットに
より装置（７）がセレクトされると共に、このとき、下
位２ピツ）　ＡＩ　、　Ａｏがデコーダ弼においてデコ
ードされることにより、ステータス回路Ｇ′ｌ）と、ト
ランシーバ（ロ）及ヒコンドロール回路（ハ）ト、トラ
ックレジスタ（至）と、セクタレジスタ（至）とのいず
れか１つがセレクＦされることになる。

さらに、この発明においては、Ｒ，ＡＭ　（３１Ａ）〜
（３１Ｄ）については、電源オフ時にはバッテリによる
バックアップが行われる。すなわち、この例においては
、コンピュータα呻の電源回路（力からの電圧が装置（
７）の各回路ｃ３々〜＠にその動作電圧として供給され
ると共に、ＲＡＭ　（３１Ａ）〜（３１Ｄ）については
電源回路（７）からの電圧は逆流防止用ダイオードαＤ
を通じて電源端子に供給される。また、バックアップ用
として例えばニッケル・カドミウム電池働か設けられ、
そのホット側出力端が逆流防止用ダイオード−を通じて
ＲＡＭ　（３１Ａ）〜（３１Ｄ）の電源端子に接続され
る。

このような構成によれば、ユーザーは装置（至）をＦＤ
Ｄ及びフロッピーディスクと同じように扱うことができ
る。

すなわち、例えばコンピュータＯＩの電源をオンにする
と、ＣＰＵ（ｔ）はアドレス信号よｆｉＦＤＤ■のステ
ータスレジスタをセレクトしくつまり、アドレス信号の
上位ピットにより信号ＦＤＳが形成され、この信号ＦＤ
８によｆｉＦＤＤ（２０がセレクトされると共に、アド
レス信号の下位２ビツトＡＩ　、　ＡｏによりＦＤＤｃ
ＸＪのステータスレジスタがセレクトされる）、ＦＤＤ
ｃＸｊＩが接続されていること、及びそのデバイス番号
をチェックし、これをＲＡ　Ｍ　（３）のワークエリア
にストアする。また、ＣＰＵ（１）はアドレス信号によ
りステータス回路（ロ）をセレクトし、この装置（至）
が接続されていること、及びそのデバイス番号をチェッ
クし、この結果をＲＡ　Ｍ　（３）のワークエリアにス
トアする。なお、ＣＰＵ（１）はほかの必要なイニシャ
ライズも行う。

そして、ユーザーグロダラム（これは、装置（至）をＦ
ＤＤないしフロッピーディスクとみなしてＢＡ８ＩＣ言
語で組まれている）がロードされ、実行されると、装置
（７）に対゛、てプログラムが実行されるとき、次のよ
うな動作が行われる。

（１）　　一般に、タイトモードではＣＰ　Ｕ　（１）
からデータ、アドレス信号及びリード・ライト信号が実
質的に同時に出力されるが、まず、アドレス信号により
トラックレジスタ０２がセレクトされると共に、リード
・３イト信号によりトラック番号を示スデータがレジス
タＧ３に書き込まれる。

（１１）次に、アドレス信号によシセクタレジスタ（至
）がセレクトされると共に、リード・ライト信号により
セクタ番号を示すデータがレジスタ（至）に書き込まれ
る。

従って、この状態では、トラックレジスタ（至）の上位
２ビツトＡ１ｙ　、　Ａ１６によシパンク切り換え信号
ＢＫＡ−ＢＫＤが形成されてＲＡＭ　（３１Ａ）〜（３
１Ｄ）のうちの１つがセレクトされると共に、トラック
レジスタ（至）の下位４ピツトＡＩ５〜Ａ１２及びセク
タレジスタ（至）の５ビツトＡＩｌ〜Ａ７によシ、その
セレクトされたＲＡＭのアドレスのうち上位９ピツトＡ
１５〜Ａ７がセレクトされていることになる。つまり、
レジスタ（至）のデータはメモリ（３１Ａ）〜（３１Ｄ
）のアドレスを４ＫＢ単位で分割してセレクトし、レジ
スタ（至）のデータは、その４ＫＢ単位で分割されてセ
レクトしたアドレスをさらに１２８バイトづつ分割して
セレクトすることになる。

（ｉｉｉ）　　続いてアドレス信号によシトランシーパ
（ロ）がセレクトされてデータバスａυとＲＡＭ　（３
１Ａ）〜る。また、この時、同時に、コントロール回路
（ト）もセレクトされ、信号ＡＬ（＝ｒＯＪ）がＲＡＭ
（３１Ａ）〜（３１Ｄ）に供給されると共に、リード・
ライト信号がＲＡＭ　（３１Ａ）〜（３１Ｄ）に供給さ
れ、ＲＡＭ　（３１Ａ）〜（３１Ｄ）はライトモードと
される。

従って、レジスタｃ３３．（至）のデータで分割及びセ
レクトされたメモリ（３１Ａ）〜（３１０）の１２８ア
ドレスのうち、最初のｒＯＪ番地が信号ＡＬによシアド
レスされたことＫなる。

また、このとき、コントロール回路（至）からのリード
・ライト信号は、トランシーツ４（ロ）にも供給され、
トランシーバ（ロ）はライト方向（ＰからＱの方向）と
される。

従って、そのアドレスされた「０」番地にＣＰＵ（１）
からのデータがトランシーバ（ロ）を通じて書き込まれ
ることになる。

（１■）この書き込み途終了すると、（ｉｉｉ）項の動
作が繰り返えされると共に、このとき、ＡＬ＝ｒｌＪと
される。従って、（ｉｉ＋）項のアドレスが「１」だけ
インクリメントされたアドレスに次のデータが書き込ま
れる。

（い　以後、ＡＬ＝ｒ７ＦＨＪになるまで、（ｉｉ＋　
）項の動作が繰り返えされる。

（■１）以上の（ｍ　）〜（い項の動作により１セクタ
１２８バイトのデータがＲＡＭ　（３１Ａ）〜（３１Ｄ
）の所定のアドレスに書き込まれる。

そして、さらに多くのデータを書き込む場合には、（ｉ
）項または（１１）項から動作が繰９返えされる。

一方、装置（至）からデータを読み出す場合には、リー
ド・ライト信号がライトモードとされ、これにより、Ｒ
ＡＭ　（３１Ａ）〜（３１Ｄ）はライトモードとされる
と共に、トランシーバ（ロ）がライト方向（ＱからＰの
方向）とされ、他は書き込み時と同様にしてデータが読
み出される。

以上のようにして装置（至）に対してデータが１２８バ
イト単位でアクセスされる。

なお、レジスタ（至）または（至）をセレクトしている
とき、リードモードとすればそのときのトラック番号及
びセクタ番号を得ることができる。

このようにして、データが装置（至）にアクセスされた
のち、コンピュータａ値の電源をオフにすると回路０邊
〜（３っは電源電圧が供給されなくなるので、装置■は
停止する。しかし、このときＲ，ＡＭ　（３１Ａ）〜（
３１Ｄ）には電池（６）の電圧がダイオード（４３を通
じて供給されるので、ＲＡＭ　（３１Ａ）〜（３１Ｄ）
はこの電池（４カの電圧によりパツクアッグされ、その
データは保持されて消ることがない。

そして、コンピュータ０臼の電源を再びオンにすれば、
回路（３２〜（３７）に動作電圧が供給されると共に、
ＲＡＭ　（３１Ａ）〜（３１Ｄ）にも正規の動作電圧が
供給されるので、電源をオフとする前のデータをそのま
ま使用することができる。

こうして、この発明によれば、ユーザーのプログラムか
ら見て装置（至）がＦＤＤと全く同じように働くので、
プログラミングが容易である。しかも、装置図はデータ
のストアをＲＡＭ　（３１Ａ）〜（３１Ｄ）によシ行っ
ているので、データのアクセスが高速であり、ユーザー
のプログラムから見た実行速度の低下がない、また、大
容量化されたことになるのでコンノ臂イラやソーティン
グもできる。

さらに、電源をオフにしても装置（７）のデータは電池
（６）によりパックアッグされて保持されるので、再び
電源をオンにしたとき、データを再度用意する必要がな
く、すぐに処理を行うことができる。

なお、電池ゆが充電式の場合には、ダイオード卿に抵抗
器を並列接続して充電を行ってもよい。

【図面の簡単な説明】

図はこの発明の一例の系統図である。Ｑｌ）はマイクロコンピュータ、■はＦＤＤ、■は外部
記憶装置である。

Claims

【特許請求の範囲】

ＲＡＭのアドレスをフロッピーディスクのトラック及び
セクタに準じて分割し、ＣＰＵからのトラック及びセク
タを指定する信号によシ上記ＲＡＭのアドレスの分割さ
れた区間に対してデータのアクセスを行うと共に、上記
ＲＡＭの電源を、この電源のオフ時、バックアップする
ようＫした記憶装置。