JPS6032219B2

JPS6032219B2 - メモリ拡張制御方式

Info

Publication number: JPS6032219B2
Application number: JP8883977A
Authority: JP
Inventors: 進榎戸
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-07-26
Filing date: 1977-07-26
Publication date: 1985-07-26
Also published as: JPS5424547A

Description

【発明の詳細な説明】本発明は電子計算機のメモリ制御方式に関し、特に同一
アドレスにより指定される単位ワード当りのビットを拡
張する為のメモリ拡張制御方式に係るものである。

電子計算機はメモリに記憶された命令及び各種データを
読み書さしながら各種処理を実行して行くわけであるが
、その中にはこれらのメモリのどの番地（アドレス）を
読み書きするかを選択するのに使用されるプログラムカ
ウンタというようなメモリのアドレスを指定するカウン
タのレジタスが設けられている。

該プログラムカウンタによりメモリの番地を指定するこ
とが出来るが、該プログラムカウンタの容量によりどの
位のメモリ番地が指定されるかが決定される。従って、
規定されたプログラムカウンタの容量範囲外の多くのデ
ータ又は命令を必要とするプログラムを組むことができ
ず、その様な場合には、もっと容量の大きい電子計算機
を使用しなければならない欠点があった。
・以下従来の上記事美を図面を参照して説明する
。

第１図及び第２図は従来の電子計算機に於けるメモリ制
御方式の一例を示す図である。

電子計算機に於てはメモ川こ記憶された命令及び各種情
報をもとに命令の解読、命令による演算、判断、制御、
データのやりとり及び入出力制御を行うものである。つ
まり、電子計算機はこれらの制御を行うための命令及び
データ等が記憶されているメモリと一体になって各種処
理を実行して行くのである。本例についてはこのメモリ
の構成として、第１図及び第２図に示すように４ビット
１ワードで構成されるメモリワードが１６進で表現した
場合ＦＦ（Ｆは１５に相当し、Ａが１０、以下Ｂが１１
、Ｃが１２、Ｄが１３、Ｅが１４と表現する）ワードか
らなるものとする。ここで実際のメモリのハード上の構
成としては６４ワードでメモリ構成素子（以下１メモリ
チップと記す）とし、これが第１図、第２図のＭ０，Ｍ
１，Ｍ２，Ｍ３のそれぞれ１個（メモリチップ）に相当
する。

即ちメモリアドレスが１句隻で００〜３Ｆがメモリチッ
プＭ０，４０〜７ＦがメモリチツプＭ１，８０〜ＢＦ
がメモリチップＭ２、ＣＯ〜ＦＦがメモリチップＭ３に
それぞれ対応するものとする。ここで中央処理部ＣＰＵ
が各種実行処理を行うために、メモ川こアクセスしてメ
モリ内容を読み出したり書き込んだりする場合に、メモ
リのどのメモリチップのどのワードを読み書きするかは
中央処理部ＣＰＵより出力されるアドレス指定情報ＡＯ
〜Ａ７により指定される。即ち中央処理部ＣＰＵのＡ６
，Ａ７情報によりＭＯ〜Ｍ３のメモリチップが指定され
る。これは中央処理部ＣＰＵの情報Ａ７，Ａ６がデコー
ダＯＣＲにより展開され、情報Ａ７，Ａ６が“０，０”
の場合にはデコーダＤＣＲの０情報に出力されてメモリ
チップＭＯが指定される。同様に情報Ａ７，Ａ６が“０
，１”の場合にはデコーダＤＣＲの１情報によりメモリ
チップＭＩが、“１，０”の場合には２情報によりメモ
リチップＭ２が、“１，１”の場合には３情報によりメ
モリチップＭ３がそれぞれ指定される。また前記のよう
にして指定されたメモリチップの中のどのワードが選択
されるかは中央処理部ＣＰＵからの各メモリチップに複
式接続されているＡＯ〜Ａ５の各ビット情報の組合せに
よる。即ちアドレス指定情報ＡＯ〜Ａ５の６ビットによ
りＩＧ隼法で０〜６３ワードの計６４ワードのアドレス
を指定出来る。例えば、アドレス指定情報Ａ５，４，３
，２，１，０がそれぞれ“０，１，０，１，１，０”の
状態（ここの“０”あるいは“１”は各ビットの２進状
態を示す）の場合には、ＩＧ隼法で表現した１メモリチ
ップの中の２３ワード目のメモリワードが指定される。
このような状態でメモリチップＭ２が指定された場合に
は情報ビットＡ７，Ａ６が“１，０”状態であり、即ち
メモリチップＭ２の中の２３ワード目が指定され、ｌａ
隼法でメモリアドレスを表現すると、のようにして９６
の位置のアドレスが指定されることになる。

このようにして中央処理部ＣＰＵは今必要とするメモリ
のどこのワードを読み書きするかを指定する。

アドレスが指定された後のメモリの読み出しか或いは書
き込みかは中央処理部ＣＰＵからメモリチップＭＯ〜Ｍ
３に接続されているＷ／Ｒ情報により指示される。即ち
今仮りにＷ／Ｒ情報が“０”の場合は読み出し、“１”
の場合は書き込みを行うものとする。また中央処理部Ｃ
ＰＵからメモリチップＭＯ〜Ｍ３に接続されているＤＯ
〜Ｄ３情報はメモリの各ビット対応のデータ情報であり
、読み出しの時には指定されたメモリワードのメモリの
４ビットの情報を中央処理部ＣＰＵに読み込むためのも
のであり、書き込みのときには中央処理部ＣＰＵの中の
各々の４ビット対応の内容が指定されたメモリワードの
メモリ番地位置に書き込むためのものである。アドレス
が１６隻法で９６の番地を指定し、Ｗ／Ｒ情報に“０”
を指定し、９母蚤地のメモリ内容Ｄ０，Ｄ１，Ｄ２，Ｄ
３がそれぞれ“１，０，１，１”の場合には、中央処理
部ＣＰ山ま９餅蚤地の内容をＤＯ〜Ｄ３情報に対応して
読み出す。またＷ／Ｒ情報が“１”の場合には中央処理
部ＣＰＵのＤＯ〜Ｄ３に対応した情報をメモリに書き込
む。今中央処理部ＣＰＵの中の情報が仮りにＤ０，Ｄ１
，Ｄ２，Ｄ３がそれぞれ“０，１，０，１”とすると、
９窃蚤地のメモリワードのメモリビット０，１，２，３
に“０，１，０，１”を書き込む。以上のように読み出
し、書き込みのときの各メモリワードは中央処理部ＣＰ
Ｕのアドレス情報ＡＯ〜Ａ７の８ビットで構成されるア
ドレスで指定される。

ここで情報ＡＯ〜Ａ７を指定するものは中央処理部ＣＰ
Ｕの中に設けられている（図示していないが）情報ＡＯ
〜Ａ７に対応した８ビットのレジスタにより構成されて
いるプログラムカウンタである。即ち電子計算機のメモ
リ制御はこのプログラムカウンタのレジスタのビット数
によりどの範囲のワード容量を指定出来るかが規定され
てしまう。以上のように、従来に於ては中央処理部ＣＰ
Ｕの中のプログラムカウンタのレジスタのビット数によ
りメモリのワード容量が規定されてしまうので、非常に
多くのデータ又は命令を必要とするプログラムを組む場
合等には規定のプログラムカゥンタの範囲内では組立が
不可能になってしまう。本発明は従来の技術に内在する
上記欠点を除去する為になされたものであり、従って本
発明の目的は、規定されたプログラムカウンタのレジス
タのビット数の範囲内でより多くのデータ又は命令を処
理することができる新規なメモリ拡張方式を提供するこ
とにある。

本発明の他の目的は、簡単なハードウェアを追加するこ
とによって、プログラムカウンタにより指定されるメモ
リ番地はそのままで、同一メモリ番地内の記憶容量を大
幅に拡張することができる新規なメモリ拡張方式を提供
することである。

本発明の上記目的は、あるビット数からなるビット群を
有する基本メモリを備え、前記基本メモリと同一アドレ
スで指定されあるビット数からなるビット群を有する少
なくとも一個の拡張メモリを前記基本メモリに付加し、
前記各ビット群を指定する指定手段を設け、該指定手段
により同一アドレスのままで前記ビット群のうちの任意
のビット群を選択し、同一アドレスにより指定されるメ
モリの単位ワード当りのビットの拡張を前記拡張メモ川
こより行なうことを特徴とするメモリ拡張制御方式、に
よって達成される。次に本発明をその良好な各実施例に
ついて図面を参照しながら詳細に説明する。

第３図及び第４図は本発明に係るメモリ拡張制御方式に
よるメモリ配置の一実施例を示す図及びメモリ拡張制御
回路の一実施例を示すブロック構成図である。

本発明の実施例に於ては、第３図、第４図のようなメモ
リ構成とし、説明の便宜上、このメモリの各々のメモリ
チップは第１図、第２図で説明したと同じように一例と
して１ワード４ビットが６４ワードあるものとする。

また中央処理部ＣＰＵに於てもプログラムカウンタのレ
ジスタのビット容量は８であり、最大メモリのアドレス
は〆＝２５６ワードで従来例と同じであるものとする。
今ここで、プログラムを組むためにメモリ容量が従来の
例でみる２５６ワード×４ビット＝１０２４ビットの容
量を越えた場合には、従来例で考えるとプログラムカウ
ンタのレジスタのビット容量を８ビットのままではメモ
リ容量を増加し制御することは不可能である。本発明に
於ては第３図のようなメモリチップの配置を行うことに
よりプログラムカウンタのレジスタのビット容量はその
ままで従来例の２倍の容量のメモリビットを制御するこ
とが出来るようにしたものである。即ち従来例のメモリ
ビット０，１，２，３及びアドレス００〜ＦＦで構成さ
れる基本のメモリチップＭＯ〜Ｍ３に、アドレスはその
ままの００〜ＦＦで、メモリビットを４〜７ビット各対
応ワードに付加することにより、各ワードのメモリを拡
張している。この拡張メモリチップとしてはＥＭＯ〜Ｅ
Ｍ３により行うものである。以下これらの制御を第４図
により説明してみる。

本発明の実施例に於ては、基本のメモリチップＭＯ〜Ｍ
３とこれらにそれぞれ対応する垣張メモリチップＥＭＯ
〜ＥＭ３の切り分け指示を、中央処理部ＣＰＵから入出
力装置１／０に入出力ィンタフェ−スを経て該入出力装
置１／０がカウンタＣＴを制御することで得られるカウ
ンタＣＴの出力Ｑ，Ｑと従来例で説明したアドレス制御
の方法で特にメモリチップ指示のデコーダＤＣＲにより
展開されたメモリチップ指示情報の０，１，２，３（デ
コーダＤＣＲの出力）との論理積を取ることにより実行
し、各メモリチップを指定する。本発明に於て、新たに
追加された入出力装置１／○、カウンタＣＴ及びゲート
回路ＡＮＤＯ〜ＡＮＤ３，ＡＮＤＯＥ〜ＡＮＤ３８は従
来の中央処理部ＣＰＵ及びデコーダＤＣＲと有機的に結
合し、同一アドレスで指定されるメモリの単位ワードを
構成するメモリビットを所定のビット数毎に分割されて
構成された複数のビット群（メモリチップＭＯと拡張メ
モリチップＥＭ０、メモリチップＭＩと拡張メモリチッ
プＥＭＩ等の如き群）を選択、指定する手段を構成して
いる。カウンタＣＴの代りにシフトレジス夕、Ｊ−Ｋフ
リップフロップ等を使用することもできる。今、あるワ
ードのメモリ内容を読み出したいときには、中央処理部
ＣＰＵは先ず初めに入出力インタフェースを通し入出力
装置１／０にカウンタＣＴの初期設定出力情報を出力す
るものとする。

その際には入出力装置１／０からカウンタＣＴへの情報
Ｒに与えられ、Ｒ情報によりカウンタＣＴは初期設定状
態（出力Ｑが“０”でＱが“１’’の状態）になるもの
とする。次に中央処理部ＣＰＵは指定したいワードのア
ドレスをＡＯ〜Ａ７のアドレス指定情報リードーこ送出
する。しかもこのときＷ／Ｒリードは読み出し指示の“
０”を出力し、又ＭＡリードにはメモリアクセス（読み
出しあるいは書き込み）毎に１度情報が出るものとする
。中央処理部ＣＰＵより指定されるアドレス指定情報Ａ
６，Ａ７（仮りに“０，１”とする）によりデコーダＤ
ＣＲは出力２に出力情報を出し、これが先のカウンタＣ
Ｔの出力Ｑの“１”とゲート回路ＡＮＤ２により論理積
を取られ、ゲート回路ＡＮＤ２の出力がメモリチップＭ
２のＣＳリードに現われるから、それによりメモリチッ
プＭ２が指定されたことになる。またメモリチップＭ２
の中のどのワードかはアドレス指定情報ＡＯ〜Ａ５の６
ビットにより指定される。情報Ａ５，４，３，２，１，
０が例えば各々“０，１，０，１，１，０”の状態であ
れば、１伍隻法で表現した場合にはメモリチップＭ２の
中の２３ワードめのワードが指定されたことになる。こ
のようにしてメモリチップＭ２の２３ワードめの内容が
Ｄ０，１，２，３情報リードを通し中央処理部ＣＰＵに
読み込まれる。即ちｌａ隼法でメモリアドレスを表現す
ると９６の位置のアドレスが読み込まれたことになる。
次に再度、同一アドレス９６のままメモ川こアクセスす
れば、このときには初めのＭＡリードが１度情報が来た
ということでカウンタＣＴのＣＰリードを１度変化させ
ているから、カウンタＣＴの出力は反転している。

即ち出力Ｑが“１”、Ｑが“０”となっている。このよ
うなことから、メモリチップは出力Ｑの“１”の条件と
デコーダＤＣＲの出力２により、ゲート回路ＡＮＤ２Ｅ
で論理積を取られ、その結果メモリチップＥＭ２のＣＳ
リードにゲート回路ＡＮＤ２Ｅの出力が現われ、ＥＭ２
が指定され、メモリチップＥＭ２の中のどのワードかは
先のメモリチップＭ２のアドレス指定と同様に中央処理
部ＣＰＵからのアドレス指定情報ＡＯ〜Ａ５リード‘こ
より２３ワード目のワ−ドが指定され、メモリチップＥ
Ｍ２の２３ワ−ド目の内容がＤ０，１，２，３情報リー
ドを通して中央処理部ＣＰ川こ読み込まれる。以上はメ
モリの内容を読み出す場合であるが、書き込みの場合に
はＷ／Ｒリードの情報が書き込み指示の“１”になるだ
けであり、入出力インタフェースを通して入出力装置１
／０及びカウンタＣＴの初期設定又はアドレス指定及び
メモリアクセス、ＭＡリードの状態は読み出しの場合と
全く同じである。

ここで、入出力インタフェースを通し入出力装置１／０
を経たカゥンタＣＴの設定は場合場合により自由に変え
られる。

即ち、設定条件をセット条件、出力Ｑが“１”、出力Ｑ
が“０”の状態にしたいときには、セット情報が入出力
インタフェースを通し入出力装置１／０より情報端子Ｓ
に出力されてカウンタＣＴがセット状態になるものとす
る。このようにしておけば自由に基本チップかまたは拡
張チップかの指示ができ、自由にその都度かえられる。
以上のように、本発明によれば、入出力インタフェース
を通し入出力装置１／０を経てカウンタＣＴを制御する
手段を設けてこれらによりメモリの基本チップかあるい
は拡張チップかの指示を行うことになるから、メモリの
アドレスを指定するプログラムカウンタのレジスタのビ
ット数はそのままで、同一ワード内のメモリを拡張制御
出来ることになり、ハード的にはある規定のメモリワー
ド数しか制御できない電子計算機でも、このような手段
を取ることにより、メモリ容量を拡張することが出来る
。

従って、大容量のメモリを必要とするときにでも複数の
中央処理装置等を使用することなくプログラムが組める
ので非常に経済的になる。次は本発明の他の実施例とし
て、本発明を発展させた使いかたを第５図、第６図に示
すようなメモリ配置の場合につき説明する。

第５図は本発明に係るメモリ拡張制御方式の他の実施例
を示すメモリ配置図である。本実施例に於ては、メモリ
アドレスを１金隼法にて０００からＦＦＦのような容量
の電子計算機があり、そのうちのアドレス４００から７
ＦＦまでには単なる同一条件（ある条件により指定され
たアドレス）より決まり、その同一条件により必要なデ
ータ量等が大量に必要になるような処理を行う場合（こ
の例では０〜１５の１６ビット必要になる様な場合）に
つき説明してみる。

第５図のようなメモリ配置によりメモリチップの構成素
子を先の実施例の場合と同じく１ワード４ビットが６４
ワードで構成されているものを使用した場合のチップ配
置を第６図に示す。即ち第５図、第６図に於けるメモリ
配置をみると、メモリの０，１，２，３メモリビットの
０００〜ＦＦＦまでの基本メモリ分については６４ワー
ドごとに若番アドレスから順にＭ０，Ｍ１，Ｍ２・・・
・・・・・・Ｍ６３の合計６４個のメモリチップが配置
され、アドレス４００から７ＦＦまでは基本メモリチッ
プＭ１６，Ｍ１７………Ｍ３１の他にメモリの４，５，
６，７メモリビットに対応して第１拡張メモリチップＥ
Ｍ１６Ａ，ＥＭ１７Ａ・・・・・・…ＥＭ３１Ａ、同様
にメモリビット８，９，１０，１１に対応して第２拡張
メモリチップＥＭ１６Ｂ，ＥＭ１７Ｂ……・・・ＥＭ３
１Ｂ、メモリビット１２，１３，１４，１５に対応して
第３拡張メモリチップＥＭ１６Ｃ，ＥＭ１７Ｃ…・・…
・ＥＭ３１Ｃが配置されているものとする。以上のよう
なメモリ配置に於けるメモリの拡張制御方式について第
７図により説明する。

第７図は第５図、第６図に示される如く、配置構成され
たメモリの拡張制御回路の一実施例を示すブロック構成
図である。中央処理部ＣＰＵのアドレス指定として１メ
モリチップ内の６４ワード指定としてアドレス情報Ａ０
，Ａ５により６４ワードの指定と、アドレス情報Ａ６，
ＡＩＩによる６４チップ選択デコード（デコーダＤＣＲ
により６ビット入力Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆを展開し出
力０〜６３の計６４個の指定が出来る）によりメモリア
ドレスを指定出来るものとする。ここに於て、拡張ビッ
トを必要とするアドレス４００〜７ＦＦについてのメモ
リチップの指定は、通常の読み出し、書き込みに先立ち
、基本メモリチップ部分か、あるいは第１、第２、第３
拡張メモリチップかを決めるためのカウンタＣＴをセッ
トする入出力制御を行う。該入出力制御により中央処理
部ＣＰＵは入出力装置１／０に対しカウンタＣＴを４つ
の状態に制御出来る情報を与えるものとする。即ちカウ
ンタＣＴの４つの状態はカゥンタＣＴの入出力装置１／
０からの指定情報入力Ａ，Ｂ及びＰＳにより行う。即ち
Ａ，Ｂ情報が“０，０”のときにはカウンタＣＴの出力
０１こ、“１，０”のときには出力１に、“０，１”の
ときには出力２に、“１，１”のときには出力３にそれ
ぞれＰＳ情報が来たときに出るようにセットされる。１
度セットされた後は再びセット情報が来ないか又はＣＰ
情報入力にパルスが来ない限り、カウンタＣＴの状態は
変化しないものである。

ここでＣＰ情報入力はパルスが１度入るごとに出力０〜
３の状態は１つづつカウントアップされる。例えば出力
１の状態でＣＰ入力に１パルス入った後は出力は１から
２にカウントアップされる。今、メモリアドレス４００
の位置のメモリの０〜１５メモリビットの内容を読み出
す場合の一例につき説明してみる。カウンタＣＴは読み
出し‘こ先立ち入出力インタフェース、入出力装置１／
０を経て出力０の状態にセットされる。その後中央処理
部ＣＰＵは基本メモリチップのメモリ内容を読み出すた
めにアドレス指定情報ＡＩ１，１０，９，８，７，６，
５，４，３，２，１，ＡＯにそれぞれ４０川こ相当する
“０，１，０，０，０，０，０，０，０，０，０，０”
を出力する。デコーダＤＣＲはアドレス指定情報ＡＩ
１，１０，９，８，７，Ａ６を入力Ｆ，Ｅ，Ｄ，Ｃ，
Ｂ，Ａに受けて出力１６１こ出力する。カウンタ ‐Ｃ
Ｔの出力０、デコーダＤＣＲの出力１６によりゲート
回路ＡＮＤ１６が論理積を取られて基本メモリチップＭ
１６が選択指定される。メモリチップＭ１６が指定され
たのちアドレス指定情報Ａ５，４，３，２，１，Ａ川こ
よってメモリチップＭ１６内の０ワード目が指定され、
アドレス４００番地の０，１，２，３ビットの内容が先
の実施例で説明したと同様な方法で中央処理部ＣＰＵに
読み出される。このとき、中央処理部ＣＰＵのＭＡリー
ドはメモリ読み出しのために１度情報をカウンタＣＴの
ＣＰ入力に出力しているので、カウンタＣＴはメモリチ
ップＭ１６の内容を読み出した後に出力状態が０から１
にカウントアップされている。本状態にて中央処理部Ｃ
ＰＵはメモリビット４，５，６，７を読み出すために再
度同一アドレス４００のままメモ川こアクセスする。こ
のときもデコーダＤＣＲの出力は１６であるために、カ
ウンタＣＴの出力１とデコーダＤＣＲの出力１６での
論理積によるゲート回路ＡＮＤ１６Ａにより拡張メモリ
チップＥＭ１６Ａが指定され、その中の０ワード目の情
報が基本メモリチップの読み出しの場合と同じようにし
て読み出される。次にメモリビット８，９，１０，１１
目の記憶情報が同じ方法で読み出される。このときには
２回目のメモリ読み出し後であるから、カウンタＣＴの
出力が２になっていることと、デコーダＤＣＲの出力１
６との論理積をゲート回路ＡＮＤ１６８で取り、そ
の結果、拡張メモリチップＥＭ１６Ｂが指定され、その
０ワード目の情報が読み出される。最後にメモリビット
１２，１３，１４，１５目のメモリ情報もカウンタＣＴ
の出力が前の読み出し３になっていることとデコーダＤ
ＣＲの出力１６との論理積をゲート回路ＡＮＤ１６Ｃ
で取り、その結果、拡張メモリチップＥＭ１６Ｃが指定
され、その０ワード目の記憶情報が読み出される。以上
メモリアドレスが４００の場合について述べたが、アド
レスが４０１から７ＦＦまでについても、アドレスのみ
を指定したいアドレスにするのみで他は全く同じ方法で
メモリを読み出すことが出来る。

また、基本メモリチップＭ１６とか第１、第２、第３拡
張メモリＥＭ１６Ａ、ＥＭ１６Ｂ、ＥＭ１６Ｃとかのど
れかだけを指定したいときには、メモリ読み出しの前に
入出力インタフェース、入出力装置１／０を経てカゥン
タＣＴの４つの状態のうち指定したいメモリチップに対
応した状態にセットしておけば、所定の読み出したいメ
モリが選択、指定できる。

さらに書き込みについてはＷ／Ｒ情報を変えるだけでメ
モリ指定は全く同じに出来る。以上説明したように、本
発明によれば、メモリのアドレスを指定するためのプロ
グラムカウンタレジスタのビット数が決められていて、
規定のメモリワード数しか制御出来ない電子計算機でも
、ワード上のメモリビットを指定するカウンタを設ける
ことにより、同一ワード上にメモリを付加、拡張し、実
際のメモリ容量を増やすことができ、従来法で考えた１
個の電子計算機で制御出来ないメモリ容量を同じ容量の
アドレスの範囲（即ち１個の電子計算機のままで）でワ
ードごとにビット増を行う方法で拡張制御出来るように
なり、技術的にも経済的にも極めて大きな効果が発生す
る。

以上本発明はその良好な実施例について説明されたが、
それは単なる例示的なものであり、制限的意味を有する
ものでないことは勿論である。従って本発明の精神から
逸脱することなく本発明は種々の変形及び変更を加えて
実施することができるが、それらはすべて本願発明の範
囲内に包含されるものである。

【図面の簡単な説明】

第１図は従来のメモリ制御方式による制御回路の一例を
示すブロック図、第２図は従来のメモリ制御方式による
メモリ配置の一例を示す図、第３図は本発明に係るメモ
リ拡張制御方式によるメモリ配置の一実施例を示す図、
第４図は本発明に係るメモリ拡張制御方式によう制御回
路の一実施例を示すブロック構成図（第３図に示された
メモリ配置に対応する制御回路図）、第５図は本発明に
係るメモリ拡張制御方式によるメモリ配置図の他の実施
例を示す図、第６図は第５図のメモリ配置に従って示さ
れたメモリチップの配置図、第７図は第５図、第６図に
示されたメモリ配置に対応して構成された本発明に係る
メモリ拡張制御回路の他の実施例を示すブロック図であ
る。ＣＰＵ・・・・・・中央処理装置、Ｍ−・・・・・・基
本メモリチップ、ＥＭ一…・・・拡張メモリチップ、Ｄ
ＣＲ…・・・デコーダ（アドレス情報よりメモリチップ
の指定用展開）、１／０・・・・・・入出力装置、ＣＴ
・・・・・・カウン夕（同一ワード上のメモリチップの
基本部分か拡張部分のどれかを指定するためのもの）、
ＡＮＤ−・・・・・・論理積素子。 ※１函第３図第２図努ム図第５図第６図鰐７図

Claims

【特許請求の範囲】

１あるビツト数からなるビツト群を有する基本メモリ
を備え、前記基本メモリと同一アドレスで指定されある
ビツト数からなるビツト群を有する少なくとも一個の拡
張メモリを前記基本メモリに付加し、前記各ビツト群を
指定する指定手段を設け、該指定手段により同一アドレ
スのままで前記基本メモリ及び拡張メモリから任意のビ
ツト群を選択し、同一アドレスにより指定されるメモリ
の単位ワード当りのビツトの拡張を前記拡張メモリによ
り行なうことを特徴とするメモリ拡張制御方式。