JPH01180054A - メモリ内容保護回路 - Google Patents
メモリ内容保護回路Info
- Publication number
- JPH01180054A JPH01180054A JP63004137A JP413788A JPH01180054A JP H01180054 A JPH01180054 A JP H01180054A JP 63004137 A JP63004137 A JP 63004137A JP 413788 A JP413788 A JP 413788A JP H01180054 A JPH01180054 A JP H01180054A
- Authority
- JP
- Japan
- Prior art keywords
- address
- writing
- terminal
- output
- ram11
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 22
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ内容保護回路に関し、特に書替え可能な
メモリの特定アドレスの記憶内容が書込み側の暴走など
の異常によって破壊されるのを防止するメモリ内容保護
回路に関する。
メモリの特定アドレスの記憶内容が書込み側の暴走など
の異常によって破壊されるのを防止するメモリ内容保護
回路に関する。
電子装置に書替え可能なメモリが広く使われている。
例えば、多機能電話機に電話番号を格納する場合、ＣＰ
ＵがＲＡＭの特定のアドレスに格納すべき電話番号のデ
ータを書込く。ところがＣＰＵが暴走すると書込まれた
電話番号のデータは破壊される恐れがある。
ＵがＲＡＭの特定のアドレスに格納すべき電話番号のデ
ータを書込く。ところがＣＰＵが暴走すると書込まれた
電話番号のデータは破壊される恐れがある。
このような書込み側の暴走などに対し、従来書替え可能
なメモリは同等保護されていない。
なメモリは同等保護されていない。
本発明の目的は、書替え可能なメモリの特定アドレスの
記憶内容が書込み側の異常により破壊されるのを防止す
るメモリ内容保護回路を提供することにある。
記憶内容が書込み側の異常により破壊されるのを防止す
るメモリ内容保護回路を提供することにある。
本発明のメモリ内容保護回路は、メモリのあらかじめ定
めたアドレスにデータを書込もうとするとき信号を出力
する信号発生手段と、前記あらかじめ定めたアドレスを
指定するアドレスデータが入力し、かつ、前記信号が入
力しないときのみ書込み指示信号が前記メモリに入力す
るのを禁止する論理回路手段とを備えて構成される。
めたアドレスにデータを書込もうとするとき信号を出力
する信号発生手段と、前記あらかじめ定めたアドレスを
指定するアドレスデータが入力し、かつ、前記信号が入
力しないときのみ書込み指示信号が前記メモリに入力す
るのを禁止する論理回路手段とを備えて構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のメモリ内容保護回路の一実施例を示
すブロック図である。
すブロック図である。
この実施例は、常時は出力が“０”であり工１０１３の
端子Ｐ０からトリガがかけられると一定時間出力が“１
”になるワンショットフリップフロップ１と、アドレス
バス１５から特定のアドレスデータを検出すると“１”
を出力するデコーダ２と、ワンシミツトフリップフロッ
プ１の出力の反転信号とデコーダ２の出力とを入力する
ＮＡＮＤゲート３と、ＮＡＮＤゲート３の出力とＣＰＵ
１２のＷπ端子の状態の反転信号とを入力し出力端がＲ
ＡＭｌ１の端子■に接続されたＮＡＮＤゲート４とを備
えて構成されている。
端子Ｐ０からトリガがかけられると一定時間出力が“１
”になるワンショットフリップフロップ１と、アドレス
バス１５から特定のアドレスデータを検出すると“１”
を出力するデコーダ２と、ワンシミツトフリップフロッ
プ１の出力の反転信号とデコーダ２の出力とを入力する
ＮＡＮＤゲート３と、ＮＡＮＤゲート３の出力とＣＰＵ
１２のＷπ端子の状態の反転信号とを入力し出力端がＲ
ＡＭｌ１の端子■に接続されたＮＡＮＤゲート４とを備
えて構成されている。
１１は第１図に示す実施例によって特定のアドレス（こ
のアドレスをＡとする）の記憶内用が保護されるＲＡＭ
、１２はＲＡＭＩＩにデータを書込むＣＰＵ、１３はＩ
ｌｏ、１４を一；ＲＯＭであり、ＲＡＭ１１、ＣＰＵ１
２、ｌ１０１３、ＲＯＭ１４はアドレスバス１５および
データバス１６によって相互接続されている。
のアドレスをＡとする）の記憶内用が保護されるＲＡＭ
、１２はＲＡＭＩＩにデータを書込むＣＰＵ、１３はＩ
ｌｏ、１４を一；ＲＯＭであり、ＲＡＭ１１、ＣＰＵ１
２、ｌ１０１３、ＲＯＭ１４はアドレスバス１５および
データバス１６によって相互接続されている。
ＲＡＭＩＩは、その端子Ｗπが“０”になると、アドレ
スバス１５から入力するアドレスデータで指定されたア
ドレスにデータバス１６から入力するデータを書込む。
スバス１５から入力するアドレスデータで指定されたア
ドレスにデータバス１６から入力するデータを書込む。
ＣＰＵ１２は、ＲＡＭＩＩにデータを書込むときその端
子Ｗπを０”にし、また、データを書込むアドレスがア
ドレスＡであるときはｌ１０１３の端子Ｐ０を介してワ
ンショットフリップフロップ１をトリガし書込み時間中
“１”を出力させる。デコーダ２は、アドレスバス１５
から入力するアドレスデータ中にアドレスＡを指定する
アドレスデータを検出すると“１″を出力する。
子Ｗπを０”にし、また、データを書込むアドレスがア
ドレスＡであるときはｌ１０１３の端子Ｐ０を介してワ
ンショットフリップフロップ１をトリガし書込み時間中
“１”を出力させる。デコーダ２は、アドレスバス１５
から入力するアドレスデータ中にアドレスＡを指定する
アドレスデータを検出すると“１″を出力する。
ＲＡＭＩＩのアドレスＡにデータを書込むとき、ワンシ
ョットフリップフロップ１およびデコーダ２は共に“ｌ
”を出力するので、ＮＡＮＤゲート３出力は“ｌ”にな
り、ＮＡＮＤゲート４はＣＰＵ１２の端子Ｗπの状態（
書込み指示信号）をＲＡＭＩＩの端子■にそのまま出力
し、ＲＡＭ１１は書込み可能になる。アドレスＡ以外の
アドレスに書込むときは、デコーダ２出力が“０”であ
るからＮＡＮＤゲート３出力はやはり“１”になり、Ｒ
ＡＭｌ１は書込み可能になる。ＣＰＵ １２がＲＡＭＩ
Ｉの書込みを指示していないときは、ＣＰＵ１２の端子
Ｗπの状態が“１”であり、ＮＡＮＤゲート４の出力は
“０”にはならないのでＲＡＭＩＩの書込みが行われる
ことはない。
ョットフリップフロップ１およびデコーダ２は共に“ｌ
”を出力するので、ＮＡＮＤゲート３出力は“ｌ”にな
り、ＮＡＮＤゲート４はＣＰＵ１２の端子Ｗπの状態（
書込み指示信号）をＲＡＭＩＩの端子■にそのまま出力
し、ＲＡＭ１１は書込み可能になる。アドレスＡ以外の
アドレスに書込むときは、デコーダ２出力が“０”であ
るからＮＡＮＤゲート３出力はやはり“１”になり、Ｒ
ＡＭｌ１は書込み可能になる。ＣＰＵ １２がＲＡＭＩ
Ｉの書込みを指示していないときは、ＣＰＵ１２の端子
Ｗπの状態が“１”であり、ＮＡＮＤゲート４の出力は
“０”にはならないのでＲＡＭＩＩの書込みが行われる
ことはない。
ＣＰＵ１２が暴走してアドレスバス１５のアドレスデー
タがアドレスＡを指定し、ＣＰＵ１２の端子Ｗπの状態
が“０”になっても、同時にＣＰＵ１２がワンショット
フリップフロップ１をトリガすることは非常にまれであ
るから、このときＮＡＮＤゲート３出力が“１”になる
可能性はきわめて小さく、ＮＡＮＤゲート３出力が“０
”であればＲＡＭＩＩの端子ＷＲが“０”にはならず（
いいかえれば書込み端子信号がＲＡＭ１１へ入力するの
を禁止する）、その結果、ＲＡＭＩＩは書込み不能にな
り、ＲＡＭＩＩのアドレスＡの記憶内容はＣＰＵ１２の
暴走から保護される。
タがアドレスＡを指定し、ＣＰＵ１２の端子Ｗπの状態
が“０”になっても、同時にＣＰＵ１２がワンショット
フリップフロップ１をトリガすることは非常にまれであ
るから、このときＮＡＮＤゲート３出力が“１”になる
可能性はきわめて小さく、ＮＡＮＤゲート３出力が“０
”であればＲＡＭＩＩの端子ＷＲが“０”にはならず（
いいかえれば書込み端子信号がＲＡＭ１１へ入力するの
を禁止する）、その結果、ＲＡＭＩＩは書込み不能にな
り、ＲＡＭＩＩのアドレスＡの記憶内容はＣＰＵ１２の
暴走から保護される。
以上詳細に説明したように本発明のメモリ内容保護回路
は、書替え可能なメモリの特定のアドレスにデータを書
込もうとするとき信号を発生させ、この信号の発生がな
いと特定のアドレスへの書込みを禁止するので、この特
定のアドレスの記憶内容が書込み側の異常により破壊さ
れるのを防止できる効果がある。
は、書替え可能なメモリの特定のアドレスにデータを書
込もうとするとき信号を発生させ、この信号の発生がな
いと特定のアドレスへの書込みを禁止するので、この特
定のアドレスの記憶内容が書込み側の異常により破壊さ
れるのを防止できる効果がある。
第１図は、本発明のメモリ内容保護回路の一実施例を示
すブロック図である。 ｌ・・・・・・ワンショットフリップフロップ、２・・
・・・・テｌ−１’、３． ４・・・・・・ＮＡＮＤ’
ｙ’−）、１１・・・・・・ＲＡＭ、１２・・・・・・
ＣＰＵ。 代理人 弁理士 内 厘 晋
すブロック図である。 ｌ・・・・・・ワンショットフリップフロップ、２・・
・・・・テｌ−１’、３． ４・・・・・・ＮＡＮＤ’
ｙ’−）、１１・・・・・・ＲＡＭ、１２・・・・・・
ＣＰＵ。 代理人 弁理士 内 厘 晋
Claims (1)
- 【特許請求の範囲】 メモリのあらかじめ定めたアドレスにデータを書込もう
とするとき信号を出力する信号発生手段と、 前記あらかじめ定めたアドレスを指定するアドレスデー
タが入力し、かつ、前記信号が入力しないときのみ書込
み指示信号が前記メモリに入力するのを禁止する論理回
路手段とを備えたことを特徴とするメモリ内容保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004137A JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004137A JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180054A true JPH01180054A (ja) | 1989-07-18 |
| JP2944080B2 JP2944080B2 (ja) | 1999-08-30 |
Family
ID=11576391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004137A Expired - Lifetime JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944080B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
| JPS62200443A (ja) * | 1986-02-28 | 1987-09-04 | Canon Inc | 電子機器 |
| JPS6481057A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Memory device |
-
1988
- 1988-01-11 JP JP63004137A patent/JP2944080B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
| JPS62200443A (ja) * | 1986-02-28 | 1987-09-04 | Canon Inc | 電子機器 |
| JPS6481057A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944080B2 (ja) | 1999-08-30 |
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