JPS58200355A - Ｃｐｕの動作監視システム - Google Patents
Ｃｐｕの動作監視システムInfo
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- JPS58200355A JPS58200355A JP57081853A JP8185382A JPS58200355A JP S58200355 A JPS58200355 A JP S58200355A JP 57081853 A JP57081853 A JP 57081853A JP 8185382 A JP8185382 A JP 8185382A JP S58200355 A JPS58200355 A JP S58200355A
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- Japan
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- stack area
- circuit
- data
- output
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコシピユータのＣＰＵが正常に動作し
ているかどうかを監視□し、ＣＰＵが異常な動作を示し
たときには即座にＣＰＵ１７）動作を停止させ得るよう
にしたＣ１）Ｕの動作監視システムに関するものである
。 ′従来のマイクロコンピュータはＣＰＵ
が実行するプＯジラムをＲＯＭまたはＲＡＭのようなメ
七りに予め記憶させておき、ＣＰＵ内部のづｏｌ）５ム
カウンタの初期値を実行開始アドレスに設定して、以下
づ０クラムカウシタの値を順茨カウントアツプして行き
、づＯタラムカリンタに記憶されたアドレスに書き込ま
れている命令ｉオペコード）をメ七りからＣＰＵ内に読
み込ん＋各命令を逐次実行して行くように構成されてい
茗。′ところでＣＰｏが実行する爺令のなかには、サブ
ルー讐ンを呼び出すときにづＯＪｊラムカウンタの伺容
をメｔりに退避させるＣＡＬＬ命令や、ＣＰＨのレジス
タの内容をメ七りに退避さぜるｐ’ｔｒＳＨ命゛令など
がある。ま７ｔＣＡＬＬ命令によ゛つてメ七りに退避し
たづＯジラムカウンタの内容を再びＣＰＵの内部に取り
込んで元のづ０ジラムの実行を再開するＲＥＴ命令や、
ＰＵＳＨ命令によってメ七りに退避したレジスタの内容
を再びＣＰＵの内部に取り込むためのＰＯＰ命令などが
ある。
ているかどうかを監視□し、ＣＰＵが異常な動作を示し
たときには即座にＣＰＵ１７）動作を停止させ得るよう
にしたＣ１）Ｕの動作監視システムに関するものである
。 ′従来のマイクロコンピュータはＣＰＵ
が実行するプＯジラムをＲＯＭまたはＲＡＭのようなメ
七りに予め記憶させておき、ＣＰＵ内部のづｏｌ）５ム
カウンタの初期値を実行開始アドレスに設定して、以下
づ０クラムカウシタの値を順茨カウントアツプして行き
、づＯタラムカリンタに記憶されたアドレスに書き込ま
れている命令ｉオペコード）をメ七りからＣＰＵ内に読
み込ん＋各命令を逐次実行して行くように構成されてい
茗。′ところでＣＰｏが実行する爺令のなかには、サブ
ルー讐ンを呼び出すときにづＯＪｊラムカウンタの伺容
をメｔりに退避させるＣＡＬＬ命令や、ＣＰＨのレジス
タの内容をメ七りに退避さぜるｐ’ｔｒＳＨ命゛令など
がある。ま７ｔＣＡＬＬ命令によ゛つてメ七りに退避し
たづＯジラムカウンタの内容を再びＣＰＵの内部に取り
込んで元のづ０ジラムの実行を再開するＲＥＴ命令や、
ＰＵＳＨ命令によってメ七りに退避したレジスタの内容
を再びＣＰＵの内部に取り込むためのＰＯＰ命令などが
ある。
このようにＣＰＵ内部のデータを一時的に退避させると
きに使用されるメｔりの領域をスタック領域と称し、か
かるスタック領域のアドレスはＣＰＵ内部のＳ′Ｐレジ
スタ（スタックポインタレジスタ）に記憶されている。
きに使用されるメｔりの領域をスタック領域と称し、か
かるスタック領域のアドレスはＣＰＵ内部のＳ′Ｐレジ
スタ（スタックポインタレジスタ）に記憶されている。
今、第１図に示すづ０ジラムを例にとってスタック領域
の概念について説明すると、まずＳＰレジスタに１６進
数の９ＦＦＦ’！に入力することにより、第２図に示す
ようにスタックポインタはメ七りの９ＦＦＦ番地に設定
される。この状態でＢレジスタに数値−％Ｃレジスタに
数値九を代入して、ＰＵＳＨ命令によってレジスタペア
Ｂｃを退避させると０、メモリの９ Ｆ Ｆ Ｆ’□番
地と９ ＦＦ’Ｅ番地にＢレジスタおよびＣレジスタの
内容が記憶される。ま几このＰＵＳＨ命令の実行によっ
てＳＰレジスタの値は２だけカウントタウンされて９Ｆ
ＦＤ番地となる。次にＣＡＬＬ命令によってサブルーチ
ン５ｔＪＢ Ｉｆ呼び出すと、ＣＰＵ内部のづ０ジラム
カウンタ＜ Ｐｃｔ／ジスタ）の内容がメ七りの９ＦＦ
Ｄ番地と９ＦＦＣ番地に退避し、代わりにづ０ジラムカ
ウンタの値はりづルーチン５ＵＢ１の実行開始アドレス
に設定される。またこのＣＡＬＬ命令の実行によってＳ
Ｐレジスタの値は２だけカウントタウンされて９ＦＦＢ
番地となる。
の概念について説明すると、まずＳＰレジスタに１６進
数の９ＦＦＦ’！に入力することにより、第２図に示す
ようにスタックポインタはメ七りの９ＦＦＦ番地に設定
される。この状態でＢレジスタに数値−％Ｃレジスタに
数値九を代入して、ＰＵＳＨ命令によってレジスタペア
Ｂｃを退避させると０、メモリの９ Ｆ Ｆ Ｆ’□番
地と９ ＦＦ’Ｅ番地にＢレジスタおよびＣレジスタの
内容が記憶される。ま几このＰＵＳＨ命令の実行によっ
てＳＰレジスタの値は２だけカウントタウンされて９Ｆ
ＦＤ番地となる。次にＣＡＬＬ命令によってサブルーチ
ン５ｔＪＢ Ｉｆ呼び出すと、ＣＰＵ内部のづ０ジラム
カウンタ＜ Ｐｃｔ／ジスタ）の内容がメ七りの９ＦＦ
Ｄ番地と９ＦＦＣ番地に退避し、代わりにづ０ジラムカ
ウンタの値はりづルーチン５ＵＢ１の実行開始アドレス
に設定される。またこのＣＡＬＬ命令の実行によってＳ
Ｐレジスタの値は２だけカウントタウンされて９ＦＦＢ
番地となる。
しかしてサブルーチン５ＵＢＩの最後には必ずＲＥＴ命
令（リターン命令）が設けられておシ、とのＲＥＴ命令
を実行すると、ＣＰＵはＳＰレジスタの値（９ＦＦＢ番
地）を参照して、９ＦＦＣ番地と９ＦＦＤ番地に退避さ
れていた値をづ０ジラムカリンクに入力し、元のづ０ジ
ラムの実行を再開するものである。またとのＲＥＴ命令
の実行によってＳＰレジスタの値は２だけカウントアツ
プされて９ＦＦＤ’１′地となる。次にＰＯＰ命令を実
行して退避されていたレジスタペアＢＣの内容を呼び出
すと、ＣＰＵはＳＰレジスタの値（９ＦＦＤ誉地）を参
照して、９ＦＦＥ番地と９ＦＦＦ番地に退避されてい卒
内容をレジスタペアＢＣに入力するものである。したが
ってサブルーチン５ＵＢ１においてＢレジスタやＣレジ
スタの値が変更されていても、ＰＯＰ命令の実行によっ
てＢレジスタおよびＣレジスタの内容はサブルーチン５
ＵＢ１を呼び出す前の値に戻るものである。またかかる
ＰＯＰ命令の実行によってＳＰレジスタの値は２だけカ
ウントアツプされ、初期値９ Ｆ、 Ｆ Ｆ番地に戻る
もやである。
令（リターン命令）が設けられておシ、とのＲＥＴ命令
を実行すると、ＣＰＵはＳＰレジスタの値（９ＦＦＢ番
地）を参照して、９ＦＦＣ番地と９ＦＦＤ番地に退避さ
れていた値をづ０ジラムカリンクに入力し、元のづ０ジ
ラムの実行を再開するものである。またとのＲＥＴ命令
の実行によってＳＰレジスタの値は２だけカウントアツ
プされて９ＦＦＤ’１′地となる。次にＰＯＰ命令を実
行して退避されていたレジスタペアＢＣの内容を呼び出
すと、ＣＰＵはＳＰレジスタの値（９ＦＦＤ誉地）を参
照して、９ＦＦＥ番地と９ＦＦＦ番地に退避されてい卒
内容をレジスタペアＢＣに入力するものである。したが
ってサブルーチン５ＵＢ１においてＢレジスタやＣレジ
スタの値が変更されていても、ＰＯＰ命令の実行によっ
てＢレジスタおよびＣレジスタの内容はサブルーチン５
ＵＢ１を呼び出す前の値に戻るものである。またかかる
ＰＯＰ命令の実行によってＳＰレジスタの値は２だけカ
ウントアツプされ、初期値９ Ｆ、 Ｆ Ｆ番地に戻る
もやである。
このようにＣＡＬＬ命令とＲＥＴ命令、およびＰＵＳＨ
命令とＰＯＰ命令は必ず対応して使用されるものである
から、ＳＰレジスタの値が初期の設定値よりも大きくな
不ことはなく、もしもそのよう々事態が発生した場合に
は、プロクラムにバグがあることになる。また上述のよ
うにスタック領域はＣＰＵ内部のデータを一時的に退避
させる几めに使用され、るものであるから、その大きさ
は１０バイト〜３０バイト程度であり、あまり極端に大
きくなることはない。したがってスタック領域が異常に
大きくなったような場合にもｊｏジラムにバグがあるこ
とになる。
命令とＰＯＰ命令は必ず対応して使用されるものである
から、ＳＰレジスタの値が初期の設定値よりも大きくな
不ことはなく、もしもそのよう々事態が発生した場合に
は、プロクラムにバグがあることになる。また上述のよ
うにスタック領域はＣＰＵ内部のデータを一時的に退避
させる几めに使用され、るものであるから、その大きさ
は１０バイト〜３０バイト程度であり、あまり極端に大
きくなることはない。したがってスタック領域が異常に
大きくなったような場合にもｊｏジラムにバグがあるこ
とになる。
本発明は上述のような点に鑑みて為されたものであｐ、
ＣＰＵによるスタック領域の使用状態に異常がある場合
には即座にＣＰｔ１停止させ得るようにし７＝ｊＣＰＵ
の動作監視システムを提供することを目的とするもので
ある。
ＣＰＵによるスタック領域の使用状態に異常がある場合
には即座にＣＰｔ１停止させ得るようにし７＝ｊＣＰＵ
の動作監視システムを提供することを目的とするもので
ある。
以下本発明の構成を図示実施例について説明する。第１
図は本発明の一実施例の１０９９図であシ、ＣＰ Ｕ
ｉｌ＋にはアドレスバス（２）、データバス（３）、お
よびコントロールバス（４）が接続されており、各バス
（２） ｆ３１ ［４１にはＲＯＭ （Ｉｓ）およびＲ
ＡＭ＋６）のようなメ七り、ならびに外部機器（８）と
のゲータの入出力を行なうＩ１０ボート（７）が接続さ
れている。（９）はスタック領域の使用状態を監視する
スタック領域監視回路であり、第４図に示すようにデー
タバス（３）に接続され次セーブ命令検出回路ｔ１０１
．０−ド命令検出回路（１１） 、セット命令検出回路
θ匂、およびこれらの各命令検出回路（１０）〜（ｌ匂
の出力によシ駆動される可逆力リンクＨなどを有してい
る。セーブ命令検出回路（ｌＯ）はＣＡＬＬ命令やＰＵ
ＳＨ命令のようにＣＰ Ｕ （１）内部のデータをスタ
ック領域にセーブ（退避ともいう）する命令がデータバ
ス（３）上に存在することを検出する回路である。また
〇−ド命令検出回路（＋１１はＲＥＴ命令やＰＯＰ命令
のよ・うにスタック領域に一時的に℃−プされていたデ
ータを再びＣＰＵ内部のレジスタにＯ−ドする命令がデ
ータバス（３）上に存在することを検出する回路である
。さらにセット命令検出回路（１匂は、ＣＰＵ ｆｉｌ
のＳＰレジスタにスタックポインタの初期値をセットす
る命令が１データバス（３）上に存在することを検出す
る回路である。これらの各検出回路（ｌＯ）〜（ｌ匂は
検出すべき命令の機械語コード（例えばＲＥＴ命令の場
合には１１００１００１の８ビツトのデータ）とデータ
バス（３）上のデータとを比較するコンパレータによっ
て構成されているものである。各検出回路（１０）〜（
１２）の出力はそれぞれアンド回路ａ＜〜（Ｉｍの一方
の入力に接−ｊれている。アンド回路Ｈ〜α６）の他方
の入力には、ＣＰＵＩＩ）がメ七りから命令を読み出す
ときに出力するオペコードフェッチ信号が接続されてい
る。、しかしてアンド回路（＋４）の出力は可逆カウン
タ（喝のクリア入力に接続されており、シタがってＣＰ
Ｕ ｆｉｌのＳＰレジスタにスタックポインタの初期
値を設定すると、可逆カウンタθ萄のカウント値はＯと
なる。またアンド回路０５）および（ｌ匂の出力はそれ
ぞれ可逆カウンターのカウントアツプ入力およびカウン
トアツプ入力に接続されており、シ危がってＣＰ Ｕ
（１１がスタック領域にデータｉｔ−プすると、可逆カ
ウンタＨは１だけカウントアツプされるものであり、反
対にＣＰ Ｕ ｆｉｌがスタック領域からデータを０−
ドすると、可逆カウンターは１だけカウントアツプされ
る。（１カはオア回路であり、可逆カウンタ（＋３）の
オーバーフロー出力ま次はアンターフロー出力が１にな
ったときには出力が１となるものである。
図は本発明の一実施例の１０９９図であシ、ＣＰ Ｕ
ｉｌ＋にはアドレスバス（２）、データバス（３）、お
よびコントロールバス（４）が接続されており、各バス
（２） ｆ３１ ［４１にはＲＯＭ （Ｉｓ）およびＲ
ＡＭ＋６）のようなメ七り、ならびに外部機器（８）と
のゲータの入出力を行なうＩ１０ボート（７）が接続さ
れている。（９）はスタック領域の使用状態を監視する
スタック領域監視回路であり、第４図に示すようにデー
タバス（３）に接続され次セーブ命令検出回路ｔ１０１
．０−ド命令検出回路（１１） 、セット命令検出回路
θ匂、およびこれらの各命令検出回路（１０）〜（ｌ匂
の出力によシ駆動される可逆力リンクＨなどを有してい
る。セーブ命令検出回路（ｌＯ）はＣＡＬＬ命令やＰＵ
ＳＨ命令のようにＣＰ Ｕ （１）内部のデータをスタ
ック領域にセーブ（退避ともいう）する命令がデータバ
ス（３）上に存在することを検出する回路である。また
〇−ド命令検出回路（＋１１はＲＥＴ命令やＰＯＰ命令
のよ・うにスタック領域に一時的に℃−プされていたデ
ータを再びＣＰＵ内部のレジスタにＯ−ドする命令がデ
ータバス（３）上に存在することを検出する回路である
。さらにセット命令検出回路（１匂は、ＣＰＵ ｆｉｌ
のＳＰレジスタにスタックポインタの初期値をセットす
る命令が１データバス（３）上に存在することを検出す
る回路である。これらの各検出回路（ｌＯ）〜（ｌ匂は
検出すべき命令の機械語コード（例えばＲＥＴ命令の場
合には１１００１００１の８ビツトのデータ）とデータ
バス（３）上のデータとを比較するコンパレータによっ
て構成されているものである。各検出回路（１０）〜（
１２）の出力はそれぞれアンド回路ａ＜〜（Ｉｍの一方
の入力に接−ｊれている。アンド回路Ｈ〜α６）の他方
の入力には、ＣＰＵＩＩ）がメ七りから命令を読み出す
ときに出力するオペコードフェッチ信号が接続されてい
る。、しかしてアンド回路（＋４）の出力は可逆カウン
タ（喝のクリア入力に接続されており、シタがってＣＰ
Ｕ ｆｉｌのＳＰレジスタにスタックポインタの初期
値を設定すると、可逆カウンタθ萄のカウント値はＯと
なる。またアンド回路０５）および（ｌ匂の出力はそれ
ぞれ可逆カウンターのカウントアツプ入力およびカウン
トアツプ入力に接続されており、シ危がってＣＰ Ｕ
（１１がスタック領域にデータｉｔ−プすると、可逆カ
ウンタＨは１だけカウントアツプされるものであり、反
対にＣＰ Ｕ ｆｉｌがスタック領域からデータを０−
ドすると、可逆カウンターは１だけカウントアツプされ
る。（１カはオア回路であり、可逆カウンタ（＋３）の
オーバーフロー出力ま次はアンターフロー出力が１にな
ったときには出力が１となるものである。
可逆カウンタ（１９）のオーハーフｏ−１ｆｊ力が１に
なるのはスタック領域が異常に大きくなった場合であり
、反対にアンタニフ〇−出力゛が１になるのはＣＰ Ｕ
ｆｉｌがスタック領域にセーブした回数よりも〇−ド
した回数の方が多い場合である。このような場合には、
インバータ（国を介してクリアづ）Ｏツブ（１９）のＱ
出力がセットされ、ＣＰＵ（１＋に対して動作停止命令
が送出されると共に警報器□□□が作動するものである
。第５図は以上の動作を）Ｏ−チャート化して示したも
のである。力お、クリアづフ０ツづ（１９）の他方の入
力には停止解除信号が入力されており、ＣＰＵ（１１を
リセットしたときには、停止解除信号がクリアづ）Ｏツ
ーＪＯ９）に入力され、Ｑ出力をリセットするようにな
っている。
なるのはスタック領域が異常に大きくなった場合であり
、反対にアンタニフ〇−出力゛が１になるのはＣＰ Ｕ
ｆｉｌがスタック領域にセーブした回数よりも〇−ド
した回数の方が多い場合である。このような場合には、
インバータ（国を介してクリアづ）Ｏツブ（１９）のＱ
出力がセットされ、ＣＰＵ（１＋に対して動作停止命令
が送出されると共に警報器□□□が作動するものである
。第５図は以上の動作を）Ｏ−チャート化して示したも
のである。力お、クリアづフ０ツづ（１９）の他方の入
力には停止解除信号が入力されており、ＣＰＵ（１１を
リセットしたときには、停止解除信号がクリアづ）Ｏツ
ーＪＯ９）に入力され、Ｑ出力をリセットするようにな
っている。
第６図はＣＰ Ｕ ［ｌＨの外部接続端子の一例を示す
ものであり、８ヒツトＣＰＵの場合、データバス（３）
に接続される８個のデータ端子Ｄ ｏ” Ｄ７とアドレ
スバス（２）に接続される１６個のアドレス端子Ａｏ〜
ＡＩＳの他、コントロールバス（４）に接続される各種
の制御端子、および電源端子ｖＴ）Ｄ、ＧＮＤとクロッ
ク入力端子φとを具備している。コント０−ルバス（４
）に接続される制御端子のうち、Ｍ工はＣＰＵ ｆｉｌ
がメモリから命令を取り込むときに１を出力する端子で
あり、上述したオペコードフェッチ信号はこの端子ＭＩ
から出力されるものである。ＭＲＥＱはＣＰ Ｕ ［１
１がメモリをアダセスするときに、またｌ０ＲＱはＣＰ
Ｕ ［１１がＩ１０ボート（７）をアクセスするとき
にそれぞれ１を出力する端子である。またＲＤはＣＰ
Ｕ ｆｉｌがメ七りやＩ１０ボート（７）からデータを
読み取るときに、ＷＲはＣＰ Ｕ ｆｉｌがメ℃りやＩ
１０ポート（７）にデータを書き出すときに１を出力す
る端子である。ＲＦＳＨはタイナミックＲＡＭのリフレ
Ｉリシュタイミンｌ）を決めるための端子である。次に
ＨＡＬＴはＣＰ Ｕ ｆｉｌがづ０ジラム停止命令を′
実行しているときに１を出力する端子であり、ＷＡＩＴ
はＣＰ Ｕ ｆｉｌによるづＯジラムの実行を一時的に
待たせる信号１を入力する端子である。したがって上述
したＣ Ｐ Ｕ （ｘｌへの動作停止信号はこのＷＡＩ
Ｔ端子−入力されるものである。なお、ＩＮＴおよびＮ
ＭＩは割り込みを行なう友めの入力端子、ＢＵＳＲＱお
よびＢＵＳＡＫはＣＰ Ｕ （ｔ）のバス制御用の入出
力端子である０ さらに第３図においてＲＯＭ Ｆ５）はＣＰ Ｕ ｔｌ
ｌのＲＤ端子から信号が送られてきたときにアドレスバ
ス（２）により指定され次アドレスに記憶されているデ
ータをデータバス（３）に送出する読み出し専用のメ七
りであり、またＲ Ａ Ｍ ＋６１は上記ＲＯＭ＋５）
と同様のデータ読出し機能を有する他、ＣＰＵｆｌｌの
ＷＲ端子から信号が送られてきたときにアドレスバス（
２）により指定されたアドレスにデータバス（３）上の
データを書き込む機能をも有する読出書込両用のメ七り
であり、上述のスタック領域はこのＲＡＭ（６）内に設
けられるものである。さらにＩ１０ボート（７）は外部
機器（８）からデータを入力し友り、外部機器（８）に
制御データを出力し危りする入出力装置である。
ものであり、８ヒツトＣＰＵの場合、データバス（３）
に接続される８個のデータ端子Ｄ ｏ” Ｄ７とアドレ
スバス（２）に接続される１６個のアドレス端子Ａｏ〜
ＡＩＳの他、コントロールバス（４）に接続される各種
の制御端子、および電源端子ｖＴ）Ｄ、ＧＮＤとクロッ
ク入力端子φとを具備している。コント０−ルバス（４
）に接続される制御端子のうち、Ｍ工はＣＰＵ ｆｉｌ
がメモリから命令を取り込むときに１を出力する端子で
あり、上述したオペコードフェッチ信号はこの端子ＭＩ
から出力されるものである。ＭＲＥＱはＣＰ Ｕ ［１
１がメモリをアダセスするときに、またｌ０ＲＱはＣＰ
Ｕ ［１１がＩ１０ボート（７）をアクセスするとき
にそれぞれ１を出力する端子である。またＲＤはＣＰ
Ｕ ｆｉｌがメ七りやＩ１０ボート（７）からデータを
読み取るときに、ＷＲはＣＰ Ｕ ｆｉｌがメ℃りやＩ
１０ポート（７）にデータを書き出すときに１を出力す
る端子である。ＲＦＳＨはタイナミックＲＡＭのリフレ
Ｉリシュタイミンｌ）を決めるための端子である。次に
ＨＡＬＴはＣＰ Ｕ ｆｉｌがづ０ジラム停止命令を′
実行しているときに１を出力する端子であり、ＷＡＩＴ
はＣＰ Ｕ ｆｉｌによるづＯジラムの実行を一時的に
待たせる信号１を入力する端子である。したがって上述
したＣ Ｐ Ｕ （ｘｌへの動作停止信号はこのＷＡＩ
Ｔ端子−入力されるものである。なお、ＩＮＴおよびＮ
ＭＩは割り込みを行なう友めの入力端子、ＢＵＳＲＱお
よびＢＵＳＡＫはＣＰ Ｕ （ｔ）のバス制御用の入出
力端子である０ さらに第３図においてＲＯＭ Ｆ５）はＣＰ Ｕ ｔｌ
ｌのＲＤ端子から信号が送られてきたときにアドレスバ
ス（２）により指定され次アドレスに記憶されているデ
ータをデータバス（３）に送出する読み出し専用のメ七
りであり、またＲ Ａ Ｍ ＋６１は上記ＲＯＭ＋５）
と同様のデータ読出し機能を有する他、ＣＰＵｆｌｌの
ＷＲ端子から信号が送られてきたときにアドレスバス（
２）により指定されたアドレスにデータバス（３）上の
データを書き込む機能をも有する読出書込両用のメ七り
であり、上述のスタック領域はこのＲＡＭ（６）内に設
けられるものである。さらにＩ１０ボート（７）は外部
機器（８）からデータを入力し友り、外部機器（８）に
制御データを出力し危りする入出力装置である。
本発明は以上のように構成されておシ、ＣＰＵからスタ
ック領域へのデータのセーブを検出するセーブ検出手段
と、スタック領域からＣＰＵへのデータの０−ドを検出
するＯ−ド検出手段と、スタックポインタの初期設定を
検出するセット検出手段と、セット検出手段の出力をク
リア入力とし、セーブ検出手段の出力をカウントアツプ
入力とし、ロード検出手段の出力をカウントタウン入力
とする可逆カウンタと、可逆カウンタのオーバーフロー
出力およびアシターフロー出力を入力とするオア回路と
、オア回路の出力によりＣＰＵに対して動作停止命令を
送出する回路とを備え几ものであるから、スタック領域
が異常に大きくなった場合には可逆カウンタからオーバ
ーフロー出力が得られる友めにＣＰＵの動作？即座に停
止させることができ、またＣＰＵがスタック領域にセー
ブした回数よりもＯ−ドし次回数の方が多くなつ几場合
には可逆カウンタからアンターフロー出力が得られるた
めに、この場合にもＣＰＵの動作を即座に停止させるこ
とができるものであり、結局、スタック領域の使用状態
に異常があるときにはＣＰＵを直ちに停止させることが
できるので、ＣＰＵによって制御される外部機器等に異
常な動作が生じることを防止することができるという利
点を有するものである。なお実施例の説明において述べ
たようにＣＰＵに、送出される動作停止信号により警報
器を動作させるようにしておけば、ＣＰＵの動作が停止
したことを早期に発見することができるので頗る好都合
なものである。
ック領域へのデータのセーブを検出するセーブ検出手段
と、スタック領域からＣＰＵへのデータの０−ドを検出
するＯ−ド検出手段と、スタックポインタの初期設定を
検出するセット検出手段と、セット検出手段の出力をク
リア入力とし、セーブ検出手段の出力をカウントアツプ
入力とし、ロード検出手段の出力をカウントタウン入力
とする可逆カウンタと、可逆カウンタのオーバーフロー
出力およびアシターフロー出力を入力とするオア回路と
、オア回路の出力によりＣＰＵに対して動作停止命令を
送出する回路とを備え几ものであるから、スタック領域
が異常に大きくなった場合には可逆カウンタからオーバ
ーフロー出力が得られる友めにＣＰＵの動作？即座に停
止させることができ、またＣＰＵがスタック領域にセー
ブした回数よりもＯ−ドし次回数の方が多くなつ几場合
には可逆カウンタからアンターフロー出力が得られるた
めに、この場合にもＣＰＵの動作を即座に停止させるこ
とができるものであり、結局、スタック領域の使用状態
に異常があるときにはＣＰＵを直ちに停止させることが
できるので、ＣＰＵによって制御される外部機器等に異
常な動作が生じることを防止することができるという利
点を有するものである。なお実施例の説明において述べ
たようにＣＰＵに、送出される動作停止信号により警報
器を動作させるようにしておけば、ＣＰＵの動作が停止
したことを早期に発見することができるので頗る好都合
なものである。
第１図はスタック領域の概念を説明するためのフローチ
ャート、第２図はメモリのスタック領域を示す図、第３
図は本発明の一実施例のブロック図、第４図は同上の要
部ブロック図、第５図は同上の動作を示すフローチャー
ト、第６図は同上に用いるＣＰＵの外部接続端子を示す
図である。 ｆｉｌはＣｐＵｉｅｌはＲＡ Ｍ ％ ＋１０１はセー
ブ命令検出回路、’（”）は０−ド命令検出回路、（１
２１はセット命令検出回路、（＋３１は可逆カウンタ、
α褐〜輛はアンド回路、（１７）はオア回路、（’９）
はフリツプフロツプである代理人 弁理士 石 １）
長 七 第６図 区 特許庁長官殿 １、事件の表示 昭和５７年特許願第８１８５３号 ２、発 明 の名称 ＣＰＵの動作監視システム ３、補正をする者 事件との関係 特許出願人 任 所 大阪府門真市大字門真１０４８番地名 称
（５８３）松下電工株式会社 代表者小 林 郁 ４、代理人 電話大阪（０６） ３４５−７７７７ （代表）５、補
正命令の日付
ャート、第２図はメモリのスタック領域を示す図、第３
図は本発明の一実施例のブロック図、第４図は同上の要
部ブロック図、第５図は同上の動作を示すフローチャー
ト、第６図は同上に用いるＣＰＵの外部接続端子を示す
図である。 ｆｉｌはＣｐＵｉｅｌはＲＡ Ｍ ％ ＋１０１はセー
ブ命令検出回路、’（”）は０−ド命令検出回路、（１
２１はセット命令検出回路、（＋３１は可逆カウンタ、
α褐〜輛はアンド回路、（１７）はオア回路、（’９）
はフリツプフロツプである代理人 弁理士 石 １）
長 七 第６図 区 特許庁長官殿 １、事件の表示 昭和５７年特許願第８１８５３号 ２、発 明 の名称 ＣＰＵの動作監視システム ３、補正をする者 事件との関係 特許出願人 任 所 大阪府門真市大字門真１０４８番地名 称
（５８３）松下電工株式会社 代表者小 林 郁 ４、代理人 電話大阪（０６） ３４５−７７７７ （代表）５、補
正命令の日付
Claims (1)
- ｆｌｌｃＰＵと、ＣＰＵが実行するづ０ジラムを記憶せ
るメ℃りと、ＣＰＵ内部のデータを一時的に記憶するス
タック領域を有するＲＡＭと、ＣＰＵからスタック領域
へのデータのセーブを検出するセーブ検出手段と、スタ
ック領域からＣＰＵへのデータのＯ−ドを検出する０−
ド検出手段と、スタックポイシタの初期設定を検出する
セット検出手段と、セット検出手段の出力をクリア入力
とし、セーブ検出手段の出力をカウントアツプ入力とし
、Ｏ−ド検出手段の出力をカウントタウン入力とする可
逆カウンタと、可逆カウンタのオーバーフロー出力およ
びアシターフ出力比力金入力とするオア回路と、オア回
路の出力によりＣＰＵに対して動作停止命令を送出する
回路とを備えて成ることを特徴とするＣＰＵの動作監視
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081853A JPS58200355A (ja) | 1982-05-15 | 1982-05-15 | Ｃｐｕの動作監視システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081853A JPS58200355A (ja) | 1982-05-15 | 1982-05-15 | Ｃｐｕの動作監視システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200355A true JPS58200355A (ja) | 1983-11-21 |
Family
ID=13758041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081853A Pending JPS58200355A (ja) | 1982-05-15 | 1982-05-15 | Ｃｐｕの動作監視システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310027A (ja) * | 1987-06-11 | 1988-12-19 | Toshiba Corp | 半導体集積回路 |
-
1982
- 1982-05-15 JP JP57081853A patent/JPS58200355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310027A (ja) * | 1987-06-11 | 1988-12-19 | Toshiba Corp | 半導体集積回路 |
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