JPS62197847A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので例えば
、マイクロコンピュータ機能を持つ半導体集積回路装置
に利用して有効な技術に関するものである。

〔従来の技術〕

１チツプのマイクロコンピュータとしてタイマー回路を
内蔵したものが公知である。このような１チツプのマイ
クロコンピュータに関しては、例えば■日立製作所昭和
５８年９月発行ｒ日立マイクロコンピュータデータブッ
ク　８ビツトシングルチツプ」がある。

〔発明が解決しようとする問題点〕

上記タイマー回路は、そのタイマー出力信号を例えば１
ショットパルス信号にするのか、ハイレベル又はロウレ
ベルの信号を出力させるかを指定するコントロールレジ
スタと、その分周比とを設定するカウンタ用のレジスフ
とがある。上記コントロールレジスタは、初期状態のと
き一度設定すると以後その変更を必要としない、したが
って、このようなコントロールレジスタにあっては、プ
ログラムの暴走によってその内容が破壊されたり、ある
いはプログラムミスによる誤書き込みが行われないよう
にする必要がある。

そこで、本願発明者は上記のように初期状態のときのみ
書き込みが行われるコントロールレジスタの誤書き込み
に対する保護回路を考えた。

この発明の目的は、新規な書き込め保護機能を備えた記
憶回路を具備する半導体集積回路装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち１だ表的なものの概
要を筒単に説明すれば、下記の通りである。

すなわち、アドレス指定と１き込み制御信号とから第１
回目のライトストローブ信号が発生されたことを第１の
記ｔＵｔ回路により記憶し、この記憶情報に従って第２
回目板葺のライトストローブ信号の伝達を禁止させるよ
うにするものである。

〔作　用〕

上記した手段によれば、第１回目のライトストローブ信
号しか伝達しないから、プログラムミスやプログラム暴
走による誤書き込みを防止することができる。

〔実施例〕

第１図には、この発明に係る１チツプマイクロコンピユ
ータの一実施例のブロック図が示されている。同図にお
いて、破線で示した半導体集積回路装置は、全体として
１チツプマイクロコンピュータＭ　ＣＵを構成しており
、公知の半導体集積回路装置の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成プロ・７りが代表として例示的に示
されている。

Ａはアキユムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードｌノジスタ、ＳＰはスタックポ
インタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ
−Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理ユ
ニットである。

これらのマイクロプロセッサＣＰＵの構成は、公知でふ
るので、その詳細な説明を省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送双方向レジスタを含んでいる。ま
た、記号ｌで示されているのは、入力専用ボートである
。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマー回１洛は、カウンタＣ０ＵＮＴ、プリスケ
ーラＰＲ及びコントローラＣ０ＮＴとによって構成され
る。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラム又はデー
タが書込まれている。特に制限されないが、この実施例
のＲＯＭは、マスクＲＯＭが用いられる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢ　ＩＪ　Ｓには、データバスとアドレスバスと
が含まれるものである。また、制御信号線やタイミング
信号線は省略されている。

この実施例のマイクロコンピュータにおいては、タイマ
ー回路の初期状態の設定保護のため、次の論理制御回路
ＬＧＣが設けられる。この論理制御回路ＬＧＣは、図示
しないが、上記バスＢＵＳを介して供給されろアドレス
信号と、書き込み制御信号を受けて、後述するような２
つのライトストローブ信号ｗ１及びＷ２を発生させる。

第１のストローブ信号Ｗ１は、上記タイマー回路を構成
するコントローラＣ０ＮＴに対する初期設定のために用
いられる。第２のライトストローブ信号Ｗ２は、上記タ
イマー回路を構成するカウンタＣ０ＵＴに供給される。

第２図には、上記論理制御回路ＬＧＣの一実施例の回路
図が示されている。

この実施例では、特に制限されないか、６８系のマイク
ロプロセッ等のように同期バスインターフェイスにむけ
られている。

ノンオーバーうツブにされた２相のクロック信号Ａ、　
Ｂのうち、第１相目のクロック信号Ａは、アンド（ＡＮ
Ｄ）ゲート口路Ｇ１の一方の入力に供給される。このゲ
ート回路Ｇ１の他方の入力には、アドレス信号ＡＤＤと
８き込み制御信号Ｗを受けるデコーダ回路ＤＣＲにより
形成されたライトストローブ信号が供給される。これに
より、アンドゲート回路Ｇ１からは、上記クロック信号
Ａに同期したライトストローブ信号Ｎ１か出力される。

この信号Ｎｌは、一方におい゛Ｃ，，Ｒ３型フリップフ
ロップ回路Ｉ”　Ｆ　１のセント端子Ｓに供給される。

上記フリップフロップ回路ＦＦＩのリセット端子Ｒには
、電源投入やシステムリセット状態のときに発生される
リセット信号Ｒ３が供給される。

上記フリップフロップ回路ＦＦＩの出力端子Ｑから得ら
れる出力信号Ｎ２は、Ｄ型フリップフロップ回路ＦＦ２
の入力端子りに供給される。このフリップフロップ回路
ＦＦ２のクロック端子Ｃには、第２相目のクロック信号
Ｂが供給される。このフリップフロップ回路ＦＦ２の出
力端子Ｑから得られる出力信号Ｎ３は、アンドゲート回
路Ｇ３とノア（ＮＯＲ）ゲート回路Ｇ２の制御端子に供
給される。

上記ライトストローブ信号Ｎ１は、他方において、上記
アンドゲート回路Ｇ３に供給され、反転されてノアゲー
ト回路Ｇ２に供給される。

上記ノアゲート回路Ｇ２の出力から、第１のライトスト
ローブ信号Ｗ１が出力され、アンドゲート回路Ｇ３の出
力から第２のライトストローブ信号Ｗ２が出力される。

この実施例回路の動作を第３図に示したタイミング図を
参照して次に説明する。

初期状態において、上記フリップフロップ回路ＦＦＩは
、リセット信号Ｒ３によってリセット状態にされる。

クロック信号への立ち下がりに同期して、デコーダ回路
Ｌ）ＣＲの出力信号がハイレベルにされると、言い換え
るならば、タイマー回路に割り当てられたアドレス及び
書き込みが指示されると、デコーダ出力ＤＣＲがハイレ
ベルにされる。この信号は、次のクロック信号Ａのハイ
レベルに同期して、アンドゲート回路Ｇ１から出力され
る。すなわち、第１回目のライトストローブ信号Ｎ１は
、上記クロック信号へに同期して発生される。

この信号Ｎ１は、ノアゲート回路Ｇ２を介してライトス
１−ローブイ君号Ｗ１として出力される。これにより、
第１回目のライトサイクル１ｓｔにおいては上記第１図
に示したコントローラＣＯＮ　Ｔの初期設定、例えばタ
イマー出力信号形式等の初期設定が行一つれる。

上記第１回目のライトストローブ信号Ｎ１のハイレベル
によって、フリップフロップ回路ＦＦＩはセント状態に
される。これにより、その出力Ｎ２は、ロウレベルから
ハイレベルにされる。したがって、第２相目のクロック
信号Ｂがハイレベルからロウレベルに変化するタイミン
グに同期して、フリップフロップ回路ＦＦ２の出力信号
Ｎ３はロウレベルからハイレベルに変化する。この信号
Ｎ３のハイレベルに応じて上記ノアゲート回路Ｇ２は、
その出力信号がロウレベルに固定される。言い換えるな
らば、第２回目以降のライトストローブ信号Ｎ１の到来
にかかわらず、第１のライトストローブ信号Ｗ１の発生
が禁止される。これにより、上記初期設定以降において
は上記コントローラＣ０ＮＴの書き込みが禁止状態にさ
れる。

上記フリップフロップ回路ＦＦ２の出力信号Ｎ３のハイ
レベルにされた後において、第２回目のライトイープル
信号Ｎ２が発生すると、これに応じて第２のライトスト
ローブ信号Ｗ２が発生する。

したがって、第２回目のライトサイクル２ｎｄにおいて
は、タイマー回路を構成するカウンタＣ０ＵＴの設定が
行われことになる。

なお、以後、上記アドレス設定と書き込み信号を発生さ
せると、上記第２のライトストローブ信号Ｗ２のみが発
生され、そのカウンタＣ０ＵＴ側の設定変更のみが行わ
れる。

この実施例では、上記初期設定時のみ第１のライトスト
ローブ信号Ｗｌは発生しないから、プログラムミスやプ
ログラム暴走によって、上記タイマー回路のコントロー
ルレジスタの内容が破壊されてしまうことが防止できる
。また、同じアドレス空間に、上記コントローラＣ０Ｎ
ＴとカウンタＣ０ＵＴとの２つを配置できるものとなる
。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）アドレス指定と書き込み制御信号とから第１回目
のライトストローブ信号が発生されたことを記憶し、こ
の記憶情報に従って第２回目以降のライトストローブ信
号の伝達を禁止させるようにすることによって、初期状
態のときのみその設定が行われるコントロールレジスタ
には、上記第１回目のライトストローブ信号しか伝達し
ないから、プログラムミスやプログラム暴走による誤書
き込みを防止することができるという効果が得られる。

（２）上記＋１）により、信鎖性の向上を図ることがで
きるという効果が得られる。

（３）上記記憶情報に従った第２回目以降のライトスト
ローブ信号を伝達させるゲート回路を設けるこ°　とに
より、同じアドレス菟間に任意に書き換えを行うことの
できるレジスタを配置することができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、８０系のマイ
クロプロセッサ等のヨウに非同期バスインターフェンス
においても、適当なりロック信号により、ライトストロ
ーブ信号の同門化を行うことによって、上記類似の回路
を用いて、第１回目とそれ以降に発生する２種類のライ
トストローブ信号を発生させることができる。また、制
御されるレジスタは、上記タイマー回路の他、初期状態
のときのみにその設定が行われるものであれば何であっ
てもよい、また、それと同じアドレス空間に置かれ、第
２回目以降のライトストローブ信号によって、その書き
込みが行われるレジスタも同様である。

また、上記最初のライトイネーブル信号の到来を記憶す
る記憶回路は、及びその記憶情報によって、最初のライ
トストローブ信号のみを伝達し、あるいは第２回目以降
のライトスト１コープ信号のみを伝達するゲート回路は
、種々の実施形態を採ることができるものである。

以上の説明では主として木発明者によってなされた発明
をその背景となった利用分野である１チツプマイクロコ
ンピユータに適用した場合について説明したが、それに
限定されるものではなく、例えば、各種ゲーム、いわゆ
るＩＣカード等のようにマイクロコンピュータ機能を持
つ各種半導体集積回路装置に広べ利用できるものである
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アドレス指定と書き込み１Ｉｊ１′４ｈｉ
５信号とから第１回目のライトストローブ信号が発生さ
れたことを記憶し、この記憶情報に従って第２回目以降
のライトストローブ信号の伝達を禁止させるようにする
ことによって、初期状態のときのみその設定が行われる
レジスフには、上記第１回目のライトストローブ信号し
か伝達しないから、プログラムミスやプログラム暴走に
よる誤書き込みを防止できる。

【図面の簡単な説明】

第１図は、この発明が適用された１チツプマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
論理制御回路の一実施例を示す回路図、 第３図は、その動作の一例を説明するためのタイミング
図である。 ＣＰＵ・・マイクロプロとツサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰＵコントローラ、ＡＬＵ・・算術論理ユニット、Ａ
・・アキュムレータ、Ｘ・・インデックスレジスタ、Ｃ
Ｃ・・コンディションコードレジスタ、ＳＰ・・スタッ
クポインタ、ＰＣＩ。 ＰＣＬ・・プログラムカウンタ、ＲＡＭ・・ランダム・
アクセス・メモリ、ＲＯＭ・・リード・オンリー・メモ
リ、Ｉｌｏ・・入出力ボート、■・・入力専用ボート、
Ｏ２０・・発振回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ０Ｎ
Ｔ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵＳ・
・バス、ＬＧＣ・・論理制御回路、Ｄ　Ｃ，Ｒ・・デコ
ーダ回路、ＦＦｌ、ＦＦ２・・フリップフロップ回路、
Ｇ１−Ｇ３・・ゲート回路 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、アドレス指定と書き込み制御信号とから第１回目の
   ライトストローブ信号が発生されたことを記憶する第１
   の記憶回路と、上記第１の記憶回路の記憶情報に従って
   上記第２回目以降のライトストローブ信号の伝達を禁止
   する第１のゲート回路と、上記第１のゲート回路を通し
   たライトストローブ信号によってその書き込みが行われ
   る第２の記憶回路とを具備することを特徴とする半導体
   集積回路装置。 ２、上記第１の記憶回路の記憶情報は、上記第１回目の
   ライトストローブ信号の伝達を禁止し、第２回目以降の
   ライトストローブ信号を伝達させる第２のゲート回路に
   伝えられるとともに、この第２のゲート回路を通したラ
   イトストローブ信号によってその書き込みが行われる第
   ３の記憶回路が設けられるものであることを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記第１の記憶回路は、第１相目のクロック信号に
   よって制御されるゲート回路を通したライトストローブ
   信号によって、そのセットが行われるＲＳ型フリップフ
   ロップ回路ＦＦ１と、このフリップフロップ回路ＦＦ１
   の出力信号を第２相目のクロック信号により取り込むＤ
   型フリップフロップ回路ＦＦ２からなり、このフリップ
   フロップ回路ＦＦ２の出力から上記１回目のライトスト
   ローブ信号と第２回目以降のライトストローブ信号の振
   り分けを行う制御信号が形成されるものであることを特
   徴とする特許請求の範囲第１又は第２項記載の半導体集
   積回路装置。 ４、上記半導体集積回路装置はマイクロコンピュータ機
   能を持つものであり、上記第２の記憶回路はタイマー制
   御用のレジスタ、上記第３の記憶回路は、タイマー用の
   カウンタ用のレジスタであることを特徴とする特許請求
   の範囲第２又は第３項記載の半導体集積回路装置。