JPS634343A

JPS634343A - 評価用マイクロコンピユ−タ

Info

Publication number: JPS634343A
Application number: JP61148576A
Authority: JP
Inventors: Eiji Baba; 英司馬場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-24
Filing date: 1986-06-24
Publication date: 1988-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は評価用マイクロコンピュータに関し、特に類似
のアーキテクチャを持ったマイクロコンピュータファミ
リ全体で共通的に用いられる評価用マイクロコンピュー
タに関する。

〔従来の技術〕

従来、この種の評価用マイクロコンピュータ（以下、エ
バチップと称する）は評価しようとしている類似のアー
キテクチャを持ったマイクロコンピュータファミリ（以
下、ターゲット・マイコンファミリと称する）の有する
全ての機能をエバチップに持たせ、評価を行なう為にエ
バチップの内部の情報を外部に出力する機能や外部から
命令を読込む機能を有する構造となっていた。

し発明が解決しようとする問題点〕上述した従来のエバチップは、マイクロコンピュータフ
ァミリの有する機能を全て持っている為に評価対象であ
るマイクロコンピュータには存在しない機能を使用しよ
うとする時に評価時には問題なくプログラムが実行され
たとしても、評価対象のマイクロコンピュータでは互換
性の問題が発生することが考えられる。例えばあるボー
トが評価対象のマイクロコンピュータでは入力専用であ
り、エバチップは入力／出力どちらにも使用可能な場合
に、評価対象のマイクロコンピュータ（以下、データ・
ソトチップと称する）では前記ボートの入出力のモード
を指定するビットに対応すると・ソトに０を書いても１
を書いても入力ボートのままであっても、エバチップで
はデータによっては出力ボートになることがある。この
場合には外部回路の出力とエバチップの出力同士が接続
されてしまいエバチップ又は外部回路を破壊することが
考えられるといった欠点がある。特にモードを指定する
データの特定のビットのみに差がある場合には書込まれ
るデータパターン自体が書き込まれて安定したのをｉｆ
ｉ認してからでないと正しいデータかを判定できないし
、判定できた時にはモードは変化してしまってタイミン
グ的に異常モードにはいることを禁止できない欠点があ
る。

本発明の目的は、簡単な構成で上記欠点をなくし互換性
含湿ち評価の能率を上げることのできる評価用マイクロ
コンピュータを提供することにある。

〔問題点を解決するための手段〕

本発明の評価用マイクロコンピュータの構成は、類似の
アーキテクチャを有する複数の異なるマイクロコンピュ
ータよりなるマイクロコンピュータファミリに属し、前
記マイクロコンピュータファミリの持つ全ての１７０機
能を持つ評価用マイクロコンピュータにおいて、マイク
ロコンピュータ毎に差があるＩ１０機能を指定するモー
ドレジスタの特定ビットへの書込み含禁止する禁止信号
を入力し、この禁止信号により禁止されなかった前記モ
ードレジスタのビットへの書込制御信号を発生するモー
ドレジスタ制御回路を有すること３特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図を利用した評価システムの一例を示すブロック図であ
る。

１は本発明によるエバチップ、２は内部データバス、３
は内部アドレスバス、４はプログラムカウンタ、５はア
ドレスバスバッファ、６は外部アドレスバス、７は外部
データバス、８はデータバスバッファ、９はインストラ
クションレジスタ、１０はインストラクションデコーダ
、１１はＡＬＵ、１２はＡＬＵに入力するデータを一時
的に保持しておくレジスタ、１３はＡＬＵでの演算結果
を示すフラグ、１４はプログラムにおいてデータの保持
やポインタとして用いられる汎用レジスタ群、１５はデ
ータ含ストアしておく為のデータメモリ、１６はターゲ
ットマイコンファミリが持っている最大の入出力機能を
持った入出力ポート群、１７はボートの動作モードと指
定する為のボートモードレジスタ、１８はモードを指定
する為の動作モードしジスタ、２０は外部とのやりとり
を行なう為の制御入出力信号、２１は必要とする制御信
号念発生する制御回路、２２は細がなタイミングを作る
為のタイミング信号、２３はタイミング信号を発生する
タイミング回路、２４は本発明により付加されたモード
レジスタへの書込禁止信号、２５はモードレジスタへの
書込みを制御するモードレジスタ制御回路、２６はモー
ドレジスタへの書込みを指示するモードレジスタ制御信
号、２７は動作モードレジスタの各と・ソトに対して書
込みを指示する動作モードレジスタ書込信号、２８は同
じくボー１−モードレジスタ書込信号である。

第２図においてエバチップ１からの入出力信号（禁止信
号２４をのぞく）はエミュレーションバス２０１に接続
され、エミュレーションメモリ２０５から命令コードを
読んだりコミュニケーションメモリ２０７にアクセスす
る為に使用されると伴にブレーク回路２０６でブレーク
条件の判定に使用されたり、トレースメモリ２０８で記
憶される。禁止信号発生回路２００はエミュレーション
バス２０１のレジスタ選択信号なチエ・ツクしてエバチ
・ツブ１にエバチップモードレジスタ書込禁止信号２４
を発生し、この信号によりエバチップ１は指示されたビ
ット以外に対して書込みを行なう。

スーパーバイザＣＰＵ２０９はスーパーバイザベス２１
０を介して上記の各回路及びワークメモリ２１１及びＩ
、１０インターフエイスを制御する。

エバチップ１はプログラムカウンタ４から内部アドレス
バス３に出力されるプログラムアドレスをアドレス情報
バ・・Ｉノア５を介して外部アドレスバス６に出力して
、外付けのエミュレーションメモリ２０５から命令コー
ドを外部データバス７、データバスバッファ８、内部デ
ータバス２を介してインストラクションレジスタ９に読
込む。読込まれた命令はインストラクションデコーダ１
０においてデコードされ、エバチップ１は必要に応じて
レジスタ１２を介してＡＬＵＩＩにより演算を行なった
り、フラグ１３を参照したり、データメモリ１５や汎用
レジスタ群１４をアクセスしたり、入出力ボート群１６
からデータの入出力を行なったり、ポートモードレジス
タ１７や動作モードレジスタ１８にモードを設定する。

これらの動作はタイミング信号２２によりタイミング回
路２３が発生するタイミング信号２２′に同期して制御
回路２１が制御している制御入出力信号２０またはモー
ドレジスタ制御信号２６やその他の制御信号（ここでは
省略）により制御される。

今ターゲットチップにより異なる機能を有するボートに
関するモードをボートモードレジスタ１７に設定するこ
とを考える。ターゲラトチ・ツブには本来ないがエバチ
ップに対しては意味のあるビットを操作しようとした場
合に外部アドレスバス６にはどのモードレジスタを選択
するかの情報が出力されるので、禁止信号発生回路２０
０は外部において各モードレジスタ毎に使えないビット
情報を持ち、選択されたモードレジスタのどのビットに
ついて書込みを禁止するかの情報をモードレジスタへの
書込禁止信号２４に入力することで、モードレジスタ制
御回路２５においてモードレジスタ制御信号２６にマス
クをかけてターゲラ１−チップには本来ないビットにつ
いてはボートモードレジスタ書込信号２８の対応するビ
ットをアクティブにせずターゲットチップと同じ動作と
させることができる。

以上の動作タイミングを第３図に示す。どのモードレジ
スタかを示す信号１０１によりモードレジスタ書込信号
１０６がアクティブとなると書込タイミング信号１０５
はマスクされモードレジスタ書込パルス１０７はアクテ
ィブとならない。（実線）このようにどのモードレジス
タかを示す信号に対して書込タイミングにデイレイ１０
８を設けることによりマスクが可能となる。

〔発明の効果〕

以上説明したように本発明はモードレジスタの特定ビッ
トへの書込みを禁止する入力を持つことによりターゲッ
トチップにない機能の指定を禁止し誤動作による問題を
防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例のプロ・ツク図、第２図は第
１図を利用した評価システムの一実施例を示すブロック
図、第３図は第２図の動作タイミングである。１・・・エバチ・・ノブ、２・・・内部データバス、３
・・・内部アドレスバス、４・・プログラムカウンタ、
５・・・アドレスバスバッファ、６・・・外部アドレス
バス、７・・・外部データバス、８・・・データメモリ
・７フア、９・・・インストラクションレジスタ、ＩＯ
・・・インストラクションデコーダ、１１・・・ＡＬＵ
、１２・・・レジスタ、１３・・・フラグ、１４・・・
汎用レジスタ群、１５・・・データメモリ、１６・・・
入出力ボート群、１７・・・ポートモードレジスタ、１
８・・・動作モードレジスタ、２０・−・制御入出力信
号、２１・・・制御回路、２２．２２′・・・タイミン
グ信号、２３・・・タイミング回路、２４・・・モード
レジスタへの書込禁止信号、２５・・・モードレジスタ
制御回路、２６・・・モードレジスタ制御信号、２７・
・・動作モードレジスタ書込信号、２８・・・ポートモ
ードレジスタ書込信号、１００・・・アドレス情報、１
０１・・・どのモードレジスタかを示す情報、１０２・
・・次の命令アドレス、１０３・・・データ情報、１０
４・・・書込データ、１０５・・・書込タイミング信号
、１０６・・・モードレジスタ書込禁止信号、１０７・
・・モードレジスタ書込パルス、１０８・−・デイレイ
、２００・・・禁止信号発生回路、２０１・・・エミュ
レーションバス、２０２　、、、り−ゲットインターフ
エイス信号、２０３・・・評価ターゲットシステム、２
０５・・・エミュレーションメモリ、２０６・・・ブレ
ーク回路、２０７・・・コミュニケーションメモリ、２
０８・・−トレーサメモリ、２０９・・・スーパーバイ
ザＣＰＵ、２１０・・・スーパーバイザバス、２１１・
・・ワークメモリ、２１２・・・Ｉ躬／　面め２′国め３　関

Claims

【特許請求の範囲】

類似のアーキテクチャを有する複数の異なるマイクロコ
ンピュータより成るマイクロコンピュータファミリに属
し、このマイクロコンピュータファミリの持つ全てのＩ
／Ｏ機能を持つ評価用マイクロコンピュータにおいて、
マイクロコンピュータ毎に差があるＩ／Ｏ機能を指定す
るモードレジスタの特定ビットへの書込みを禁止する禁
止信号を入力し、この禁止信号により禁止されなかった
前記モードレジスタのビットへの書込制御信号を発生す
るモードレジスタ制御回路を有することを特徴とする評
価用マイクロコンピュータ。