JPS634343A - 評価用マイクロコンピユ−タ - Google Patents
評価用マイクロコンピユ−タInfo
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- JPS634343A JPS634343A JP61148576A JP14857686A JPS634343A JP S634343 A JPS634343 A JP S634343A JP 61148576 A JP61148576 A JP 61148576A JP 14857686 A JP14857686 A JP 14857686A JP S634343 A JPS634343 A JP S634343A
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- Japan
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- signal
- microcomputer
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- chip
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- 238000011156 evaluation Methods 0.000 title claims abstract description 22
- 230000006870 function Effects 0.000 claims description 13
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は評価用マイクロコンピュータに関し、特に類似
のアーキテクチャを持ったマイクロコンピュータファミ
リ全体で共通的に用いられる評価用マイクロコンピュー
タに関する。
のアーキテクチャを持ったマイクロコンピュータファミ
リ全体で共通的に用いられる評価用マイクロコンピュー
タに関する。
従来、この種の評価用マイクロコンピュータ(以下、エ
バチップと称する)は評価しようとしている類似のアー
キテクチャを持ったマイクロコンピュータファミリ(以
下、ターゲット・マイコンファミリと称する)の有する
全ての機能をエバチップに持たせ、評価を行なう為にエ
バチップの内部の情報を外部に出力する機能や外部から
命令を読込む機能を有する構造となっていた。
バチップと称する)は評価しようとしている類似のアー
キテクチャを持ったマイクロコンピュータファミリ(以
下、ターゲット・マイコンファミリと称する)の有する
全ての機能をエバチップに持たせ、評価を行なう為にエ
バチップの内部の情報を外部に出力する機能や外部から
命令を読込む機能を有する構造となっていた。
し発明が解決しようとする問題点〕
上述した従来のエバチップは、マイクロコンピュータフ
ァミリの有する機能を全て持っている為に評価対象であ
るマイクロコンピュータには存在しない機能を使用しよ
うとする時に評価時には問題なくプログラムが実行され
たとしても、評価対象のマイクロコンピュータでは互換
性の問題が発生することが考えられる。例えばあるボー
トが評価対象のマイクロコンピュータでは入力専用であ
り、エバチップは入力/出力どちらにも使用可能な場合
に、評価対象のマイクロコンピュータ(以下、データ・
ソトチップと称する)では前記ボートの入出力のモード
を指定するビットに対応すると・ソトに0を書いても1
を書いても入力ボートのままであっても、エバチップで
はデータによっては出力ボートになることがある。この
場合には外部回路の出力とエバチップの出力同士が接続
されてしまいエバチップ又は外部回路を破壊することが
考えられるといった欠点がある。特にモードを指定する
データの特定のビットのみに差がある場合には書込まれ
るデータパターン自体が書き込まれて安定したのをif
i認してからでないと正しいデータかを判定できないし
、判定できた時にはモードは変化してしまってタイミン
グ的に異常モードにはいることを禁止できない欠点があ
る。
ァミリの有する機能を全て持っている為に評価対象であ
るマイクロコンピュータには存在しない機能を使用しよ
うとする時に評価時には問題なくプログラムが実行され
たとしても、評価対象のマイクロコンピュータでは互換
性の問題が発生することが考えられる。例えばあるボー
トが評価対象のマイクロコンピュータでは入力専用であ
り、エバチップは入力/出力どちらにも使用可能な場合
に、評価対象のマイクロコンピュータ(以下、データ・
ソトチップと称する)では前記ボートの入出力のモード
を指定するビットに対応すると・ソトに0を書いても1
を書いても入力ボートのままであっても、エバチップで
はデータによっては出力ボートになることがある。この
場合には外部回路の出力とエバチップの出力同士が接続
されてしまいエバチップ又は外部回路を破壊することが
考えられるといった欠点がある。特にモードを指定する
データの特定のビットのみに差がある場合には書込まれ
るデータパターン自体が書き込まれて安定したのをif
i認してからでないと正しいデータかを判定できないし
、判定できた時にはモードは変化してしまってタイミン
グ的に異常モードにはいることを禁止できない欠点があ
る。
本発明の目的は、簡単な構成で上記欠点をなくし互換性
含湿ち評価の能率を上げることのできる評価用マイクロ
コンピュータを提供することにある。
含湿ち評価の能率を上げることのできる評価用マイクロ
コンピュータを提供することにある。
本発明の評価用マイクロコンピュータの構成は、類似の
アーキテクチャを有する複数の異なるマイクロコンピュ
ータよりなるマイクロコンピュータファミリに属し、前
記マイクロコンピュータファミリの持つ全ての170機
能を持つ評価用マイクロコンピュータにおいて、マイク
ロコンピュータ毎に差があるI10機能を指定するモー
ドレジスタの特定ビットへの書込み含禁止する禁止信号
を入力し、この禁止信号により禁止されなかった前記モ
ードレジスタのビットへの書込制御信号を発生するモー
ドレジスタ制御回路を有すること3特徴とする。
アーキテクチャを有する複数の異なるマイクロコンピュ
ータよりなるマイクロコンピュータファミリに属し、前
記マイクロコンピュータファミリの持つ全ての170機
能を持つ評価用マイクロコンピュータにおいて、マイク
ロコンピュータ毎に差があるI10機能を指定するモー
ドレジスタの特定ビットへの書込み含禁止する禁止信号
を入力し、この禁止信号により禁止されなかった前記モ
ードレジスタのビットへの書込制御信号を発生するモー
ドレジスタ制御回路を有すること3特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図、第2図は第1
図を利用した評価システムの一例を示すブロック図であ
る。
図を利用した評価システムの一例を示すブロック図であ
る。
1は本発明によるエバチップ、2は内部データバス、3
は内部アドレスバス、4はプログラムカウンタ、5はア
ドレスバスバッファ、6は外部アドレスバス、7は外部
データバス、8はデータバスバッファ、9はインストラ
クションレジスタ、10はインストラクションデコーダ
、11はALU、12はALUに入力するデータを一時
的に保持しておくレジスタ、13はALUでの演算結果
を示すフラグ、14はプログラムにおいてデータの保持
やポインタとして用いられる汎用レジスタ群、15はデ
ータ含ストアしておく為のデータメモリ、16はターゲ
ットマイコンファミリが持っている最大の入出力機能を
持った入出力ポート群、17はボートの動作モードと指
定する為のボートモードレジスタ、18はモードを指定
する為の動作モードしジスタ、20は外部とのやりとり
を行なう為の制御入出力信号、21は必要とする制御信
号念発生する制御回路、22は細がなタイミングを作る
為のタイミング信号、23はタイミング信号を発生する
タイミング回路、24は本発明により付加されたモード
レジスタへの書込禁止信号、25はモードレジスタへの
書込みを制御するモードレジスタ制御回路、26はモー
ドレジスタへの書込みを指示するモードレジスタ制御信
号、27は動作モードレジスタの各と・ソトに対して書
込みを指示する動作モードレジスタ書込信号、28は同
じくボー1−モードレジスタ書込信号である。
は内部アドレスバス、4はプログラムカウンタ、5はア
ドレスバスバッファ、6は外部アドレスバス、7は外部
データバス、8はデータバスバッファ、9はインストラ
クションレジスタ、10はインストラクションデコーダ
、11はALU、12はALUに入力するデータを一時
的に保持しておくレジスタ、13はALUでの演算結果
を示すフラグ、14はプログラムにおいてデータの保持
やポインタとして用いられる汎用レジスタ群、15はデ
ータ含ストアしておく為のデータメモリ、16はターゲ
ットマイコンファミリが持っている最大の入出力機能を
持った入出力ポート群、17はボートの動作モードと指
定する為のボートモードレジスタ、18はモードを指定
する為の動作モードしジスタ、20は外部とのやりとり
を行なう為の制御入出力信号、21は必要とする制御信
号念発生する制御回路、22は細がなタイミングを作る
為のタイミング信号、23はタイミング信号を発生する
タイミング回路、24は本発明により付加されたモード
レジスタへの書込禁止信号、25はモードレジスタへの
書込みを制御するモードレジスタ制御回路、26はモー
ドレジスタへの書込みを指示するモードレジスタ制御信
号、27は動作モードレジスタの各と・ソトに対して書
込みを指示する動作モードレジスタ書込信号、28は同
じくボー1−モードレジスタ書込信号である。
第2図においてエバチップ1からの入出力信号(禁止信
号24をのぞく)はエミュレーションバス201に接続
され、エミュレーションメモリ205から命令コードを
読んだりコミュニケーションメモリ207にアクセスす
る為に使用されると伴にブレーク回路206でブレーク
条件の判定に使用されたり、トレースメモリ208で記
憶される。禁止信号発生回路200はエミュレーション
バス201のレジスタ選択信号なチエ・ツクしてエバチ
・ツブ1にエバチップモードレジスタ書込禁止信号24
を発生し、この信号によりエバチップ1は指示されたビ
ット以外に対して書込みを行なう。
号24をのぞく)はエミュレーションバス201に接続
され、エミュレーションメモリ205から命令コードを
読んだりコミュニケーションメモリ207にアクセスす
る為に使用されると伴にブレーク回路206でブレーク
条件の判定に使用されたり、トレースメモリ208で記
憶される。禁止信号発生回路200はエミュレーション
バス201のレジスタ選択信号なチエ・ツクしてエバチ
・ツブ1にエバチップモードレジスタ書込禁止信号24
を発生し、この信号によりエバチップ1は指示されたビ
ット以外に対して書込みを行なう。
スーパーバイザCPU209はスーパーバイザベス21
0を介して上記の各回路及びワークメモリ211及びI
、10インターフエイスを制御する。
0を介して上記の各回路及びワークメモリ211及びI
、10インターフエイスを制御する。
エバチップ1はプログラムカウンタ4から内部アドレス
バス3に出力されるプログラムアドレスをアドレス情報
バ・・Iノア5を介して外部アドレスバス6に出力して
、外付けのエミュレーションメモリ205から命令コー
ドを外部データバス7、データバスバッファ8、内部デ
ータバス2を介してインストラクションレジスタ9に読
込む。読込まれた命令はインストラクションデコーダ1
0においてデコードされ、エバチップ1は必要に応じて
レジスタ12を介してALUIIにより演算を行なった
り、フラグ13を参照したり、データメモリ15や汎用
レジスタ群14をアクセスしたり、入出力ボート群16
からデータの入出力を行なったり、ポートモードレジス
タ17や動作モードレジスタ18にモードを設定する。
バス3に出力されるプログラムアドレスをアドレス情報
バ・・Iノア5を介して外部アドレスバス6に出力して
、外付けのエミュレーションメモリ205から命令コー
ドを外部データバス7、データバスバッファ8、内部デ
ータバス2を介してインストラクションレジスタ9に読
込む。読込まれた命令はインストラクションデコーダ1
0においてデコードされ、エバチップ1は必要に応じて
レジスタ12を介してALUIIにより演算を行なった
り、フラグ13を参照したり、データメモリ15や汎用
レジスタ群14をアクセスしたり、入出力ボート群16
からデータの入出力を行なったり、ポートモードレジス
タ17や動作モードレジスタ18にモードを設定する。
これらの動作はタイミング信号22によりタイミング回
路23が発生するタイミング信号22′に同期して制御
回路21が制御している制御入出力信号20またはモー
ドレジスタ制御信号26やその他の制御信号(ここでは
省略)により制御される。
路23が発生するタイミング信号22′に同期して制御
回路21が制御している制御入出力信号20またはモー
ドレジスタ制御信号26やその他の制御信号(ここでは
省略)により制御される。
今ターゲットチップにより異なる機能を有するボートに
関するモードをボートモードレジスタ17に設定するこ
とを考える。ターゲラトチ・ツブには本来ないがエバチ
ップに対しては意味のあるビットを操作しようとした場
合に外部アドレスバス6にはどのモードレジスタを選択
するかの情報が出力されるので、禁止信号発生回路20
0は外部において各モードレジスタ毎に使えないビット
情報を持ち、選択されたモードレジスタのどのビットに
ついて書込みを禁止するかの情報をモードレジスタへの
書込禁止信号24に入力することで、モードレジスタ制
御回路25においてモードレジスタ制御信号26にマス
クをかけてターゲラ1−チップには本来ないビットにつ
いてはボートモードレジスタ書込信号28の対応するビ
ットをアクティブにせずターゲットチップと同じ動作と
させることができる。
関するモードをボートモードレジスタ17に設定するこ
とを考える。ターゲラトチ・ツブには本来ないがエバチ
ップに対しては意味のあるビットを操作しようとした場
合に外部アドレスバス6にはどのモードレジスタを選択
するかの情報が出力されるので、禁止信号発生回路20
0は外部において各モードレジスタ毎に使えないビット
情報を持ち、選択されたモードレジスタのどのビットに
ついて書込みを禁止するかの情報をモードレジスタへの
書込禁止信号24に入力することで、モードレジスタ制
御回路25においてモードレジスタ制御信号26にマス
クをかけてターゲラ1−チップには本来ないビットにつ
いてはボートモードレジスタ書込信号28の対応するビ
ットをアクティブにせずターゲットチップと同じ動作と
させることができる。
以上の動作タイミングを第3図に示す。どのモードレジ
スタかを示す信号101によりモードレジスタ書込信号
106がアクティブとなると書込タイミング信号105
はマスクされモードレジスタ書込パルス107はアクテ
ィブとならない。(実線)このようにどのモードレジス
タかを示す信号に対して書込タイミングにデイレイ10
8を設けることによりマスクが可能となる。
スタかを示す信号101によりモードレジスタ書込信号
106がアクティブとなると書込タイミング信号105
はマスクされモードレジスタ書込パルス107はアクテ
ィブとならない。(実線)このようにどのモードレジス
タかを示す信号に対して書込タイミングにデイレイ10
8を設けることによりマスクが可能となる。
以上説明したように本発明はモードレジスタの特定ビッ
トへの書込みを禁止する入力を持つことによりターゲッ
トチップにない機能の指定を禁止し誤動作による問題を
防止できる。
トへの書込みを禁止する入力を持つことによりターゲッ
トチップにない機能の指定を禁止し誤動作による問題を
防止できる。
第1図は本発明の一実施例のプロ・ツク図、第2図は第
1図を利用した評価システムの一実施例を示すブロック
図、第3図は第2図の動作タイミングである。 1・・・エバチ・・ノブ、2・・・内部データバス、3
・・・内部アドレスバス、4・・プログラムカウンタ、
5・・・アドレスバスバッファ、6・・・外部アドレス
バス、7・・・外部データバス、8・・・データメモリ
・7フア、9・・・インストラクションレジスタ、IO
・・・インストラクションデコーダ、11・・・ALU
、12・・・レジスタ、13・・・フラグ、14・・・
汎用レジスタ群、15・・・データメモリ、16・・・
入出力ボート群、17・・・ポートモードレジスタ、1
8・・・動作モードレジスタ、20・−・制御入出力信
号、21・・・制御回路、22.22′・・・タイミン
グ信号、23・・・タイミング回路、24・・・モード
レジスタへの書込禁止信号、25・・・モードレジスタ
制御回路、26・・・モードレジスタ制御信号、27・
・・動作モードレジスタ書込信号、28・・・ポートモ
ードレジスタ書込信号、100・・・アドレス情報、1
01・・・どのモードレジスタかを示す情報、102・
・・次の命令アドレス、103・・・データ情報、10
4・・・書込データ、105・・・書込タイミング信号
、106・・・モードレジスタ書込禁止信号、107・
・・モードレジスタ書込パルス、108・−・デイレイ
、200・・・禁止信号発生回路、201・・・エミュ
レーションバス、202 、、、り−ゲットインターフ
エイス信号、203・・・評価ターゲットシステム、2
05・・・エミュレーションメモリ、206・・・ブレ
ーク回路、207・・・コミュニケーションメモリ、2
08・・−トレーサメモリ、209・・・スーパーバイ
ザCPU、210・・・スーパーバイザバス、211・
・・ワークメモリ、212・・・I躬/ 面 め2′国 め3 関
1図を利用した評価システムの一実施例を示すブロック
図、第3図は第2図の動作タイミングである。 1・・・エバチ・・ノブ、2・・・内部データバス、3
・・・内部アドレスバス、4・・プログラムカウンタ、
5・・・アドレスバスバッファ、6・・・外部アドレス
バス、7・・・外部データバス、8・・・データメモリ
・7フア、9・・・インストラクションレジスタ、IO
・・・インストラクションデコーダ、11・・・ALU
、12・・・レジスタ、13・・・フラグ、14・・・
汎用レジスタ群、15・・・データメモリ、16・・・
入出力ボート群、17・・・ポートモードレジスタ、1
8・・・動作モードレジスタ、20・−・制御入出力信
号、21・・・制御回路、22.22′・・・タイミン
グ信号、23・・・タイミング回路、24・・・モード
レジスタへの書込禁止信号、25・・・モードレジスタ
制御回路、26・・・モードレジスタ制御信号、27・
・・動作モードレジスタ書込信号、28・・・ポートモ
ードレジスタ書込信号、100・・・アドレス情報、1
01・・・どのモードレジスタかを示す情報、102・
・・次の命令アドレス、103・・・データ情報、10
4・・・書込データ、105・・・書込タイミング信号
、106・・・モードレジスタ書込禁止信号、107・
・・モードレジスタ書込パルス、108・−・デイレイ
、200・・・禁止信号発生回路、201・・・エミュ
レーションバス、202 、、、り−ゲットインターフ
エイス信号、203・・・評価ターゲットシステム、2
05・・・エミュレーションメモリ、206・・・ブレ
ーク回路、207・・・コミュニケーションメモリ、2
08・・−トレーサメモリ、209・・・スーパーバイ
ザCPU、210・・・スーパーバイザバス、211・
・・ワークメモリ、212・・・I躬/ 面 め2′国 め3 関
Claims (1)
- 類似のアーキテクチャを有する複数の異なるマイクロコ
ンピュータより成るマイクロコンピュータファミリに属
し、このマイクロコンピュータファミリの持つ全てのI
/O機能を持つ評価用マイクロコンピュータにおいて、
マイクロコンピュータ毎に差があるI/O機能を指定す
るモードレジスタの特定ビットへの書込みを禁止する禁
止信号を入力し、この禁止信号により禁止されなかった
前記モードレジスタのビットへの書込制御信号を発生す
るモードレジスタ制御回路を有することを特徴とする評
価用マイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61148576A JPS634343A (ja) | 1986-06-24 | 1986-06-24 | 評価用マイクロコンピユ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61148576A JPS634343A (ja) | 1986-06-24 | 1986-06-24 | 評価用マイクロコンピユ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS634343A true JPS634343A (ja) | 1988-01-09 |
Family
ID=15455832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61148576A Pending JPS634343A (ja) | 1986-06-24 | 1986-06-24 | 評価用マイクロコンピユ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS634343A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03141637A (ja) * | 1989-10-26 | 1991-06-17 | Toshiba Ceramics Co Ltd | ウェハボート用の搬送治具 |
WO2017142650A1 (en) * | 2016-02-15 | 2017-08-24 | Qualcomm Incorporated | Systems and methods for individually configuring dynamic random access memories sharing a common command access bus |
-
1986
- 1986-06-24 JP JP61148576A patent/JPS634343A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03141637A (ja) * | 1989-10-26 | 1991-06-17 | Toshiba Ceramics Co Ltd | ウェハボート用の搬送治具 |
WO2017142650A1 (en) * | 2016-02-15 | 2017-08-24 | Qualcomm Incorporated | Systems and methods for individually configuring dynamic random access memories sharing a common command access bus |
WO2017142651A1 (en) * | 2016-02-15 | 2017-08-24 | Qualcomm Incorporated | Systems and methods for individually configuring dynamic random access memories sharing a common command access bus |
CN108604213A (zh) * | 2016-02-15 | 2018-09-28 | 高通股份有限公司 | 用于个别地配置共享公共命令存取总线的动态随机存取存储器的系统和方法 |
CN108604213B (zh) * | 2016-02-15 | 2021-03-16 | 高通股份有限公司 | 用于个别地配置共享公共命令存取总线的动态随机存取存储器的系统和方法 |
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