JPH05181752A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH05181752A JPH05181752A JP3360026A JP36002691A JPH05181752A JP H05181752 A JPH05181752 A JP H05181752A JP 3360026 A JP3360026 A JP 3360026A JP 36002691 A JP36002691 A JP 36002691A JP H05181752 A JPH05181752 A JP H05181752A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- ram
- flag
- write
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 プログラム中で、書き込みを行ってはいけな
いＲＡＭ領域（例えばサブ・ルーチン中のスタック・メ
モリ等）に間違って書き込んでしまうことを防止して誤
動作の発生を防止する。 【構成】 ＲＡＭ１は、リードバッファ３、ライトバッ
ファ４を介してデータバス５と接続され、デコーダ２に
よりメモリセルが選択される。デコーダ２の出力線のう
ち、書き込みを禁止すべきＲＡＭ領域を係る線について
は、ライト許可／禁止フラグ６の設定値により選択され
るのを阻止できるようになされている。
いＲＡＭ領域（例えばサブ・ルーチン中のスタック・メ
モリ等）に間違って書き込んでしまうことを防止して誤
動作の発生を防止する。 【構成】 ＲＡＭ１は、リードバッファ３、ライトバッ
ファ４を介してデータバス５と接続され、デコーダ２に
よりメモリセルが選択される。デコーダ２の出力線のう
ち、書き込みを禁止すべきＲＡＭ領域を係る線について
は、ライト許可／禁止フラグ６の設定値により選択され
るのを阻止できるようになされている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に書き込み禁止手段を備えたＲＡＭを有する
マイクロコンピュータに関する。
に関し、特に書き込み禁止手段を備えたＲＡＭを有する
マイクロコンピュータに関する。
【０００２】
【従来の技術】図３は、従来のマイクロコンピュータの
ＲＡＭ部分のブロック図である。同図において、１は複
数のメモリセルを有するＲＡＭ、２はアドレス信号ＭＡ
をデコードするデコーダ、３はメモリ・リード信号ＭＲ
が入力されるリードバッファ、４はメモリ・ライト信号
ＭＷが入力されるライトバッファ、５はデータバスであ
る。
ＲＡＭ部分のブロック図である。同図において、１は複
数のメモリセルを有するＲＡＭ、２はアドレス信号ＭＡ
をデコードするデコーダ、３はメモリ・リード信号ＭＲ
が入力されるリードバッファ、４はメモリ・ライト信号
ＭＷが入力されるライトバッファ、５はデータバスであ
る。
【０００３】図３の回路において、メモリ・リード信号
ＭＲが“１”になると、リードバッファ３が活性化さ
れ、デコーダ２によって選択されたメモリセルのデータ
がデータバス５上へ読み出される。
ＭＲが“１”になると、リードバッファ３が活性化さ
れ、デコーダ２によって選択されたメモリセルのデータ
がデータバス５上へ読み出される。
【０００４】また、メモリ・ライト信号ＭＷが“１”に
なると、ライトバッファ４が活性化され、データバス５
上のデータが、ＲＡＭ１のデコーダ２により選択された
メモリセルに書き込まれる。
なると、ライトバッファ４が活性化され、データバス５
上のデータが、ＲＡＭ１のデコーダ２により選択された
メモリセルに書き込まれる。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータでは、ＲＡＭについて部分的に書き込み
を禁止する手段を持っていなかった。そのため、ＲＡＭ
の一部の領域をスタックメモリとして用いた場合、特に
スタックの深いところまで情報が積み込まれた場合に、
通常のメモリの読み出し・書き込み動作において誤って
スタックメモリ内のデータを破壊してしまうことがあっ
た。
ロコンピュータでは、ＲＡＭについて部分的に書き込み
を禁止する手段を持っていなかった。そのため、ＲＡＭ
の一部の領域をスタックメモリとして用いた場合、特に
スタックの深いところまで情報が積み込まれた場合に、
通常のメモリの読み出し・書き込み動作において誤って
スタックメモリ内のデータを破壊してしまうことがあっ
た。
【０００６】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、随時書き込み・読み出しが可能なＲＡＭと、
前記ＲＡＭの特定の番地に対し書き込みの許可・禁止を
指示するフラグとを備え、フラグの値を適宜設定できる
ようになされたものである。
ュータは、随時書き込み・読み出しが可能なＲＡＭと、
前記ＲＡＭの特定の番地に対し書き込みの許可・禁止を
指示するフラグとを備え、フラグの値を適宜設定できる
ようになされたものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、１は複数のメモリセルを
有するＲＡＭ、２はアドレス信号ＭＡをデコードするデ
コーダ、３はメモリ・リード信号ＭＲが入力されるリー
ドバッファ、４はメモリ・ライト信号ＭＷが入力される
ライトバッファ、５はデータバス、６は書き込みを許可
するときには“１”が、また書き込みを禁止するときに
は“０”が設定されるライト許可／禁止フラグ、７はＡ
ＮＤゲートである。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、１は複数のメモリセルを
有するＲＡＭ、２はアドレス信号ＭＡをデコードするデ
コーダ、３はメモリ・リード信号ＭＲが入力されるリー
ドバッファ、４はメモリ・ライト信号ＭＷが入力される
ライトバッファ、５はデータバス、６は書き込みを許可
するときには“１”が、また書き込みを禁止するときに
は“０”が設定されるライト許可／禁止フラグ、７はＡ
ＮＤゲートである。
【０００８】次に、本実施例回路の動作について説明す
る。ＲＡＭについて書き込み禁止を行う必要がない場合
にはライト許可／禁止フラグ６の格納値をソフトにて
“１”に設定する。これによりＲＡＭは、従来例の場合
と同様に、すべての領域に対して書き込みが可能な状態
となる。ライト許可／禁止フラグが“０”に設定される
と、ＡＮＤゲート７に接続されているメモリセルについ
ては、書き込みが禁止され、メモリ・ライト信号ＭＷが
“１”になっても書き込みは行われない。
る。ＲＡＭについて書き込み禁止を行う必要がない場合
にはライト許可／禁止フラグ６の格納値をソフトにて
“１”に設定する。これによりＲＡＭは、従来例の場合
と同様に、すべての領域に対して書き込みが可能な状態
となる。ライト許可／禁止フラグが“０”に設定される
と、ＡＮＤゲート７に接続されているメモリセルについ
ては、書き込みが禁止され、メモリ・ライト信号ＭＷが
“１”になっても書き込みは行われない。
【０００９】以上のように、本実施例では、通常のＲＡ
Ｍの書き込み動作中において、データの書き換えを行う
べきでないメモリセルについては、フラグを禁止（即ち
“０”）に設定することにより、書き換えが行われない
ようにすることができる。
Ｍの書き込み動作中において、データの書き換えを行う
べきでないメモリセルについては、フラグを禁止（即ち
“０”）に設定することにより、書き換えが行われない
ようにすることができる。
【００１０】図２は、本発明の第２の実施例を示すブロ
ック図である。本実施例では、図１の実施例に対して、
ライト許可／禁止フラグ６の出力が入力されるインバー
タ８と、デコーダ２の出力信号とインバータ８の出力信
号とが入力されるＮＡＮＤゲート９とが追加され、そし
て、メモリ・ライト信号ＭＷは、ＮＡＮＤゲート９の出
力信号で制御されるＡＮＤゲート７を介してライトバッ
ファ４に入力されるように変更されている。
ック図である。本実施例では、図１の実施例に対して、
ライト許可／禁止フラグ６の出力が入力されるインバー
タ８と、デコーダ２の出力信号とインバータ８の出力信
号とが入力されるＮＡＮＤゲート９とが追加され、そし
て、メモリ・ライト信号ＭＷは、ＮＡＮＤゲート９の出
力信号で制御されるＡＮＤゲート７を介してライトバッ
ファ４に入力されるように変更されている。
【００１１】本実施例においても、ライト許可／禁止フ
ラグ６に“１”が設定されたときには、ＮＡＮＤゲート
９の出力は常に“１”になるので、メモリ・ライト信号
ＭＷがライトバッファ４に伝達されて書き込みが可能と
なり、また、フラグ６に“０”が設定されたときには、
ＮＡＮＤゲート９に接続されているワード線によって選
択されるメモリセルには書き込みが行われない。
ラグ６に“１”が設定されたときには、ＮＡＮＤゲート
９の出力は常に“１”になるので、メモリ・ライト信号
ＭＷがライトバッファ４に伝達されて書き込みが可能と
なり、また、フラグ６に“０”が設定されたときには、
ＮＡＮＤゲート９に接続されているワード線によって選
択されるメモリセルには書き込みが行われない。
【００１２】以上の実施例では、ライト許可／禁止フラ
グが１個だけしか設けられていなかったが、これを複数
個設けるようにすることができる。また、１個のフラグ
により複数本のワード線やビット線をコントロールする
ようにすることもできる。また、書き込みを禁止するメ
モリ単位はビット単位でもよいしバイト単位であっても
よく、そのサイズには特に限定はない。
グが１個だけしか設けられていなかったが、これを複数
個設けるようにすることができる。また、１個のフラグ
により複数本のワード線やビット線をコントロールする
ようにすることもできる。また、書き込みを禁止するメ
モリ単位はビット単位でもよいしバイト単位であっても
よく、そのサイズには特に限定はない。
【００１３】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、ＲＡＭの特定の領域に対する書き込み
を許可／禁止するフラグを内蔵し、ソフトウェアにより
その領域に対する書き込みの許可／禁止を選択すること
ができるようにしたものであるので、本発明によれば、
データ値を変更することが許されていないＲＡＭ領域
（例えばサブ・ルーチン実行中のスタックメモリ等）を
書き込み禁止とすることができるようになり、間違って
書き込んでしまった際に起る誤動作を防止することがで
きる。
コンピュータは、ＲＡＭの特定の領域に対する書き込み
を許可／禁止するフラグを内蔵し、ソフトウェアにより
その領域に対する書き込みの許可／禁止を選択すること
ができるようにしたものであるので、本発明によれば、
データ値を変更することが許されていないＲＡＭ領域
（例えばサブ・ルーチン実行中のスタックメモリ等）を
書き込み禁止とすることができるようになり、間違って
書き込んでしまった際に起る誤動作を防止することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図。
【図２】本発明の第２の実施例のブロック図。
【図３】従来技術のブロック図。
【符号の説明】 １…ＲＡＭ、 ２…デコーダ、 ３…リードバッフ
ァ、 ４…ライトバッファ、 ５…データバス、
６…ライト許可／禁止フラグ、 ７…ＡＮＤゲー
ト、 ８…インバータ、 ９…ＮＡＮＤゲート。
ァ、 ４…ライトバッファ、 ５…データバス、
６…ライト許可／禁止フラグ、 ７…ＡＮＤゲー
ト、 ８…インバータ、 ９…ＮＡＮＤゲート。
Claims (1)
- 【請求項１】 随時書き込み・読み出しが可能なＲＡＭ
と、前記ＲＡＭの特定の番地に対し書き込みの許可・禁
止を指示するフラグとを備え、フラグの値を適宜設定で
きるようになされているマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360026A JPH05181752A (ja) | 1991-12-27 | 1991-12-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360026A JPH05181752A (ja) | 1991-12-27 | 1991-12-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181752A true JPH05181752A (ja) | 1993-07-23 |
Family
ID=18467518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360026A Pending JPH05181752A (ja) | 1991-12-27 | 1991-12-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181752A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075948A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | Ｒａｍのアドレス方式 |
| JPS63650A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体メモリ |
| JPH02245846A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | メモリプロテクト回路 |
-
1991
- 1991-12-27 JP JP3360026A patent/JPH05181752A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075948A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | Ｒａｍのアドレス方式 |
| JPS63650A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体メモリ |
| JPH02245846A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | メモリプロテクト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |