KR102119312B1 - 메모리 디바이스 및 다수 검출기 - Google Patents

Abstract

본 발명은, 메모리 디바이스 및 다수 검출기를 제공한다. 다수 검출기는, 인상 회로와, 제1 스위치와, 제2 스위치와, 복수의 제1 트랜지스터와, 복수의 제2 트랜지스터와, 검출 증폭 회로를 포함한다. 인상 회로는, 검출 기간 전에, 제어 신호에 기초하여, 제1 노드 및 제2 노드에 제1 전압을 제공한다. 제1 스위치와, 제2 스위치는, 각각 검출 기간에서, 제어 신호에 기초하여, 제2 전압을 제1 노드 및 제2 노드에 제공한다. 제1 트랜지스터의 제어단은 각각 데이터 신호의 복수의 값 가운데 1개를 수신한다. 제2 트랜지스터의 제어단은 각각 이들 값 가운데 하나의 반전치를 수신한다. 검출 증폭 회로는, 검출 기간에서, 제1 노드 및 제2 노드의 사이의 전압차에 기초하여, 이들 값에서 다수를 차지하는 값을 지시하는 검출 결과를 생성한다.

Description

메모리 디바이스 및 다수 검출기{MEMORY APPARATUS AND MAJORITY DETECTOR THEREOF}

본 발명은 메모리 디바이스 및 다수 검출기와 관련되고, 특히, 데이터 버스 반전 기능(Data　Bus　Inｖersion,　DBI)을 가지는 메모리 디바이스 및 다수 검출기에 관한 것이다.

DRAM의 기술 분야에 있어서, 데이터 신호를 전송하는 인터페이스는, 기준 접지 전압에 종단 되고(terminated), 따라서, 전송되는 데이터 신호의 논리 하이레벨의 비트수는 많을 수록, 발생하는 소비 전력은 커진다. 소비 전력을 저감하기 위해서, 주지의 다이나믹 메모리는, 데이터 버스 반전(Data　Bus　Inｖersion,　DBI) 기술을 이용하여, 논리 하이레벨의 비트수가 다수를 차지할 때(예를 들면, 하나의 바이트(Byte)의 8개의 값의 반이상이 1일 때), 데이터 신호의 각 비트의 논리 레벨을 반전시켜 전송한다.

논리 하이레벨의 비트수가 다수를 차지하는지 아닌지에 대한 검출 동작에 있어, 주지 기술이 제공하는 것은, 다수 검출기에 많은 트랜지스터에 의해, 큰 배치 면적을 차지할 필요가 있고, 메모리 디바이스의 소비 전력이 많고, 동작 효율은 저감되고, 한편, 생산 코스트는 증가한다. 따라서, 이를 고려하여 다수 검출기의 소비 전력, 필요한 트랜지스터 수 및 배치 면적을 저감하는지는, 본 분야의 설계자의 중요 과제이다.

본 발명은, 데이터 신호의 다수를 차지하는 값을 지시하기 위한 메모리 디바이스 및 검출기를 제공한다. 메모리 디바이스의 데이터 버스 반전 회로는, 다수 검출기에 의해 발생하는 검출 결과에 기초하여, 반전 데이터 신호를 출력한다.

본 발명의 다수 검출기는, 인상 회로와, 제1 스위치와, 제2 스위치와, 복수의 제1 트랜지스터와, 복수의 제2 트랜지스터와, 검출 증폭 회로를 포함한다. 인상 회로는, 검출 기간 전에, 제어 신호에 기초하여, 제1 노드 및 제2 노드에 제1 전압을 제공하도록 배치된다. 제1 스위치는, 제2 전압 및 제1 노드의 사이에 결합되고, 검출 기간에서, 제어 신호에 기초하여, 제1 전압 보다 큰 제2 전압을 상기 제1 노드에 제공하도록 배치된다. 제1 트랜지스터는, 제1 노드 및 제3 노드의 사이에 결합되고, 그 제어단이 각각 데이터 신호의 복수의 값 가운데 1개를 수신하고, 제3 노드는, 검출 기간에서, 제1 전압 보다 작은 제3 전압에 결합된다. 제2 트랜지스터는, 제2 노드 및 제3 노드의 사이에 결합되고, 그 제어단이 각각 상기 복수 가운데 하나의 반전치를 수신한다. 검출 증폭 회로는, 제1 노드 및 제2 노드에 결합되고, 검출 기간에서, 제1 노드 및 제2 노드의 사이의 전압차에 기초하여, 상기 복수의 값에 있어 다수를 차지하는 값을 지시하는 검출 결과를 생성한다.

본 발명의 메모리 디바이스는, 복수의 전술의 다수 검출기와, 전술의 다수 검출기가 생성한 해당 검출 결과에 기초하여, 상기 복수의 값의 반전치에 의해 구성되는 반전 데이터 신호를 출력하는 데이터 버스 반전 회로를 포함한다.

상술에 기초하여, 본 발명이 제공하는 다수 검출기는, 제1 노드 및 제3 노드의 사이에 결합되는 복수의 제1 트랜지스터와, 제2 노드 및 제3 노드의 사이에 결합되는 복수의 제2 트랜지스터를 갖추고, 인상 회로에 의해, 제1 노드 및 제2 노드의 검출 기간 전에서, 제2 전압 보다 작은 제1 검출 전압으로 인상되고, 검출 기간에서, 제1 노드와 제2 노드는, 제2 전압에 결합되고, 제3 노드는 제1 전압 보다 작은 제3 전압에 결합되고, 검출 증폭 회로에 의해, 제1 노드 및 제2 노드의 사이의 전압차에 근거하여 검출 결과를 생성한다. 이와 같이, 대량의 트랜지스터를 사용할 필요가 없는 전제 아래, 다수 검출기가 필요로 하는 소비 전력을 효과적으로 저감 할 수 있어, 다수 검출기의 검출 속도를 빠르게 하고, 메모리 디바이스의 동작 효율을 향상시킨다.

본 발명의 상술한 특징과 이점을 더욱 명확화하기 위해서, 이하에서, 실시예를 예시하여 도면과 함께 상세한 내용을 설명한다.

도 1은 본 발명의 실시예의 다수 검출기의 모식도를 도시한다.
도 2는 본 발명의 실시예의 검출 증폭 회로를 도시하는 실시 방식의 모식도이다.
도 3은 본 발명의 실시예의 검출기의 읽기 조작 기간의 각 신호의 타이밍도를 도시한다.
도 4는 본 발명의 다른 실시예의 다수 검출기의 모식도를 도시한다.
도 5는 본 발명의 도 4의 실시예의 검출 증폭 회로를 도시하는 실시 방식의 회로도이다.
도 6A 및 도 6B는 본 발명의 다른 실시예의 메모리 디바이스의 모식도를 각각 도시한다.

도 1을 참조하면, 도 1은 본 발명의 실시예의 검출기의 모식도를 도시한다. 다수 검출기(majority detector)(100)는 데이터 버스 반전 회로(data bus inverter circuit)를 가지는 메모리 디바이스에 설치되어도 무방하고, 검출 결과를 데이터 버스 반전 회로에 제공하는 것에 적합한다. 메모리 디바이스는, DRAM이라도 무방하고, 예를 들면, 저소비 전력 DDR4　SDRAM(Low　Power　Double-Data-Rate　Fourth　Generation　Synchronous　Dynamic　Random　Access　Memory,　LPDDR4)이다. 다수 검출기(100)는, 제1 트랜지스터 QN1~QN8과, 인버터 INV1~INV8과, 제2 트랜지스터 QN9~QN16과, 인상 회로(pull-up circuit)(130)와, 검출 증폭 회로(140)와, 제1 스위치 QP1과, 제2 스위치 QP2와, 제3 스위치 QN18과, 제3 트랜지스터 QN17을 포함한다. 제1 트랜지스터 QN1~QN8의 제1단은 제1 노드 SB에 공통 결합되고, 제2단은 제3 노드 SN에 공통 결합되고, 제어단은 각각 데이터 신호 IDQi의 복수의 값 IDQ0i~IDQ7i 가운데 1개를 수신한다. 또, 제2 트랜지스터 QN9~QN16의 제1단은 제2 노드 ST에 공통 결합되고, 제2단은 제3 노드 SN에 공통 결합되고, 제어단은 각각 인버터 INV1~INV8의 출력단에 결합된다. 인버터 INV1~INV8의 입력단은, 데이터 신호 IDQi의 복수의 값IDQ0i~IDQ7i를 수신하고, 출력단은, 이들 값 IDQ0i~IDQ7i의 반전치를 생성한다.

이들 값IDQ0i~IDQ7i가, 논리 하이레벨(1)인 수에 기초하여, 제1 트랜지스터 QN1~QN8이 도통되는 수를 결정하고, 제3 노드 SN 및 제1 노드 SB의 사이의 등가 임피던스를 결정할 수 있다. 동일하게, 이들 값IDQ0i~IDQ7i가, 논리 로레벨(0)인 수에 기초하여, 제2 트랜지스터 QN9~QN16이 도통되는 수를 결정하고, 제3 노드 SN 및 제2 노드 ST의 사이의 등가 임피던스를 결정할 수 있다.

인상 회로(130)는, 검출 기간 전에, 제어 신호 DE0B에 기초하여, 제1 노드 SB 및 제2 노드 ST의 전압을 제1 전압으로 인상하도록 배치된다. 제1 스위치 QP1은 제2 전압 및 제1 노드 SB의 사이에 결합되고, 제2 스위치 QP2는 제2 전압 및 제2 노드 ST의 사이에 결합된다. 제1 스위치 QP1과, 제2 스위치 QP2는 검출 기간에 배치되고, 제어 신호 DE0B에 근거하여 동시에 도통되어, 제1 노드 SB 및 제2 노드 ST의 전압을 제1 전압으로부터 제2 전압으로 인상시킨다.　제1 전압은 제2 전압 보다 작다. 본 발명의 실시예에서, 제1 전압은, 제2 전압의 반이어도 괜찮다. 제2 전압은 조작 전압 VDD여도 무방하고, 제1 전압은, 조작 전압의 반HFVDD여도 괜찮다. 본 발명은, 인상 회로(130)에 의해, 검출 기간의 제2 전압으로 인상하는 데에 필요한 시간을 저감하여, 검출 속도를 향상시킨다. 게다가, 제1 노드 SB 및 제2 노드 ST는, 비검출 기간에서, 제1 전압으로 유지하는 것만으로 있는 것으로부터, 메모리 디바이스의 소비 전력을 저감할 수 있다.

인상 회로(130)는 트랜지스터 QN19~QN21을 포함하고, 그 제어단은, 모두 제어 신호 DE0B를 수신한다. 트랜지스터 QN19는 제1 노드 SB 및 제1 전압의 사이에 결합된다. 트랜지스터 QN20은 제2 노드 ST 및 제1 전압의 사이에 직렬 접속된다. 트랜지스터 QN21은 제1 노드 SB 및 제2 노드 ST의 사이에 직렬 접속된다.

트랜지스터 QN19~QN21은 모두 N형 트랜지스터이며, 제1 스위치 QP1 및 제2 스위치 QP2는 모두 P형 트랜지스터이다. 트랜지스터 QN19~QN21, 제1 스위치 QP1 및 제2 스위치 QP2는 같은 제어 신호 DE0B에 의해 제어되고, 트랜지스터 QN19~QN21은 도통할 때, 제1 스위치 QP1 및 제2 스위치 QP2는 절단 된다. 반대로, 트랜지스터 QN19~QN21은 절단될 때, 제1 스위치 QP1 및 제2 스위치 QP2는 도통된다. 이것에 의해, 제1 스위치 QP1 및 제2 스위치 QP2의 전압의 인상 동작, 및 인상 회로(130)의 전압 인상 동작은, 동시에 일어나지 않는다.

검출 증폭 회로(140)는 제1 노드 SB 및 제2 노드 ST에 결합되고, 검출 기간에서, 제1 노드 SB 및 제2 노드 ST의 사이의 전압차에 기초하여, 검출 결과 A0i를 생성하고, 검출 결과 A0i는 이들 값IDQ0i~IDQ7i의 다수를 차지하는 값을 지시한다. 데이터 버스 반전 회로는, 검출 결과 A0i를 수신하여, 검출 결과 A0i에 기초하여, 이들 값IDQ0i~IDQ7i의 반전치에 의해 구성되는 반전 데이터 신호를 출력하는지 아닌지 결정할 수 있다. 검출 증폭 회로(140)의 동작시간은 인에이블 신호 DE1 및 DE2에 근거해 결정된다.

제3 스위치 QN18는 제3 노드 SN 및 제3 전압의 사이에 결합되고, 검출 기간에서, 도통되도록 배치된다. 실시예에서, 제3 스위치 QN18은, 제어 신호 DE0B의 반전 신호에 의해 제어된다. 본 실시예에서, 인버터 INV9는 제어 신호 DE0B를 수신하고, 제어 신호 DE0B의 반전 신호를 제3 스위치 QN18의 제어단에 제공한다. 제3 전압은 제1 전압 보다 작고, 본 실시예의 제3 전압은, 기준 접지 전압 VSS이라도 괜찮다.

제3 스위치 QN17이 제2 트랜지스터 QN16의 1개로 병렬에 설치된다. 제1 트랜지스터 QN1~QN8, 제2 트랜지스터 QN9~QN16, 제3 트랜지스터 QN17은, 모두 같은 N형 트랜지스터여도 괜찮다. 제3 트랜지스터 QN17의 제어단은 조작 전압 VDD를 수신하고, 항상 도통하고 있어, 검출 기간에서, 제2 트랜지스터 QN9~QN16이, 제3 전압에 결합되는 우회도로(Bypass) 경로를 제공하도록 배치된다. 이것에 의해, 이들 값IDQ0i~IDQ7i가, 논리 하이레벨(1)인 수가 반을 차지할 때, 제2 노드 ST의 전압강하는, 제1 노드 SB의 전압강하 보다 크고, 즉, 제1 노드 SB의 전압은, 제2 노드 ST의 전압 보다 높고, 검출 증폭 회로(140)에 논리 로레벨로 동일한 검출 결과 A0i를 생성시킨다.

본 실시예에서, 트랜지스터 QN1~QN17의 전류 구동 능력은 같아도 무방하고, 제3 스위치 QN18를 구성하는 N형 트랜지스터는 상대적으로 큰 전류 구동 능력을 가져도 괜찮다.

본 실시예의 미도시의 변형 실시예에 근거하면, 다수 검출기에 제3 트랜지스터 QN17을 설치하지 않고, 제2 트랜지스터의 전류 구동 능력은, 제1 트랜지스터의 전류 구동 능력 보다 크다. 예를 들면, 제2 트랜지스터의 전류 구동 능력은, 제1 트랜지스터의 전류 구동 능력의 1.2배여도 괜찮다. 이것에 의해, 데이터 신호의 이들 값 IDQ1i~IDQ7i의 4개의 값이 논리 하이레벨일 때, 제1 노드 SB의 전압은 제2 노드 ST의 전압 보다 높고, 검출 증폭 회로(140)에, 논리 로레벨로 동일한 검출 결과 A0i를 생성시킬 수 있다.

도 2는, 본 발명의 실시예의 검출 증폭 회로를 도시하는 모식도이다. 검출 증폭 회로(140)는, 전송 회로(210)와, 비교 증폭 회로(220)와, 래치 회로(230)를 포함한다. 전송 회로(210)는, 트랜지스터 QP3, QN22로 구성되는 제1 전송 게이트와, 트랜지스터 QP4, QN23로 구성되는 제2 전송 게이트와, 인버터 IVN10 및 IVN11을 포함한다. 인버터 IVN10 및 IVN11은 서로 직렬 접속되고, 인에이블 신호 DE1에 기초하여, 트랜지스터 QP3, QN22, QP4, QN23의 제어 신호를 생성한다. 제1 전송 게이트 및 제2 전송 게이트는 동시에 도통되어도 괜찮고, 또는 동시에 절단 되어도 괜찮다. 제1 전송 게이트 및 제2 전송 게이트는 검출 기간에서 모두 도통되도록 배치되고, 제1 노드 SB 및 제2 노드 ST의 전압은 비교 증폭 회로(220)의 2개의 입력단에 전송된다.

비교 증폭 회로(220)는 2개의 교차 결합 트랜지스터 쌍을 포함한다. 트랜지스터 QP6, QP7은 교차 결합(cross　coupled) 접속에 의해 제1 교차 결합 트랜지스터 쌍을 형성하고, 트랜지스터 QN24, QN25는 교차 결합 접속에 의해 제2 교차 결합 트랜지스터 쌍을 형성한다. 트랜지스터 QP6은 조작 전압 VDD 및 제1 노드 SB의 사이에 결합되고, 트랜지스터 QP7은 조작 전압 VDD 및 제2 노드 ST의 사이에 결합되고, 도통된 제4 스위치 QP5에 의해 조작 전압 VDD를 수신한다. 트랜지스터 QN24는 기준 접지 전압 VSS 및 제1 노드 SB의 사이에 결합되고, 트랜지스터 QN25는 기준 접지 전압 VSS 및 제2 노드 ST의 사이에 결합되고, 도통된 제５ 스위치 QN26에 의해 기준 접지 전압 VSS에 결합된다.

본 실시예서, 제4 스위치 QP5의 제어단은, 인버터 INV10의 출력에 결합되고, 인에이블 신호 DE1의 반전 신호에 의해 제어되고, 제５ 스위치 QN26은 인에이블 신호 DE1에 의해 제어된다. 이와 같이, 인에이블 신호 DE1은 논리 하이레벨일 때, 제4 스위치 QP5 및 제５ 스위치 QN26은 모두 도통되고, 제1 노드 SB 및 제2 노드 ST의 사이의 전압차는, 비교 증폭 회로(220)를 통해 비교 및 증폭되어, 검출치를 생성한다.

비교 증폭 회로(220)는 생성하는 검출치는 래치 회로(230)에 전송된다. 본 실시예에서, 래치 회로(230)는, 논리 게이트 NAND1 및 NOR1로 구성되는 논리 회로와, 트랜지스터 QP8 및 QN27로 구성되는 인버터 회로와, 인버터 INV13, INV14로 구성되는 래치를 포함한다. 논리 게이트 NAND1은 NAND 게이트(NAND　gate)이고, 검출치 및 인에이블 신호 DE2를 수신하고, 연산 결과를 생성하여 트랜지스터 QP8의 제어 신호로 한다. 논리 게이트 NOR1은 NOR 게이트(NOR　gate)이고, 검출치 및 인에이블 신호 DE2의 반전 신호(인버터 INV12에 의해 생성된다)를 수신하고, 연산 결과를 생성하여 트랜지스터 QN27의 제어 신호로 한다. 논리 회로에 의해, 인에이블 신호 DE2는 논리 하이레벨일 때, 인버터 회로는 검출치와 같은 논리 레벨의 검출 결과 A0i를 생성할 수 있다.

인버터 INV14의 입력단은 검출 결과 A0i를 수신하고, 인버터 INV14의 출력단은 인버터 INV13의 입력단에 결합되고, 인버터 INV13의 출력단은 인버터 INV14의 입력단에 결합된다. 이와 같이, 검출 결과 A0i는 래치에 효과적으로 래치 된다.

이하, 도 1및 도 3을 참조하면, 도 3은 본 발명의 실시예의 다수 검출기의 읽기 조작 기간의 각 신호의 타이밍도를 도시한다. 도 3에서, 클록 신호 CLK는 기본 클록 신호이다. 타이밍 T1의 전에서, 다수 검출기(100)의 프리챠지 기간을 포함하고, 이 때, 제어 신호 DE0B는, 논리 하이레벨이며, 인상 회로(130)의 트랜지스터 QN19~QN21을 도통시켜, 제1 스위치 QP1과 제2 스위치 QP2는 절단하여, 제1 노드 SB 및 제2 노드 ST를 제1 전압으로 인상한다. 타이밍 T1에서, 다수 검출기(100)는 검출 기간에 들어가고, 이 때, 제어 신호 DE0B는 논리 로레벨이며, 제1 스위치 QP1, 제2 스위치 QP2 및 제3 스위치 QN18를 도통시키고, 인상 회로(130)의 트랜지스터 QN19~QN21을 절단하고, 제1 노드 SB 및 제2 노드 ST를 제1 전압으로부터 제2 전압으로 인상한다. 데이터 신호 IDQji의 복수의 값은, 각각 복수의 제1 트랜지스터의 제어단에 전송되고, 이들 값의 반전치는 각각 복수의 제2 트랜지스터의 제어단에 전송된다. 이들 값의 반전치가 논리 하이레벨인 수에 기초하여, 이들 제1 트랜지스터 및 이들 제2 트랜지스터의 도통되는 수를 결정하고, 제1 노드 SB 및 제2 노드 ST의 전압이 인하되는 정도를 결정한다. 본 실시예에서, 이들 값IDQ0i~IDQ7i의 논리 하이레벨인 수가 5이상일 때, 제1 노드 SB의 전압은 제2 노드 ST의 전압 보다 낮다. 반대로, 이들 값IDQ0i~IDQ7i의 논리 하이레벨인 수가 5 미만일 때, 제1 노드 SB의 전압은 제2 노드 ST의 전압 보다 높다. 타이밍 T2에서, 인에이블 신호 DE1은 논리 하이레벨이며, 검출 증폭 회로(140)는 시동되어, 제1 노드 SB 및 제2 노드 ST의 사이의 전압차를 비교 및 증폭하고, 검출치를 생성한다. 타이밍 T3때, 검출 증폭 회로(140)는 검출 결과 A0i를 출력한다. 본 실시예에서, 이들 값IDQ0i~IDQ7i의 논리 하이레벨인 수가 5이상일 때, 검출 결과 A0i는 논리 하이레벨이다. 반대로, 이들 값IDQ0i~IDQ7i의 논리 하이레벨인 수가 5 미만일 때, 검출 결과 A0i는 논리 로레벨이다.

검출 결과 A0i에 기초하여, 메모리 디바이스는, 출력하기 위한 데이터 신호 DQj를 생성하기 위해서, 데이터 버스 반전 회로를 시동하는지 아닌지 결정할 수 있다. 검출 결과 A0i가 논리 하이레벨로 동일할 때, 데이터 버스 반전 회로는 시동하고, 데이터 신호의 이들 값IDQji를 반전하여, 출력하기 위한 데이터 신호 DQj를 생성할 수 있다. 또, 논리 하이레벨의 데이터 마스킹 반전(Data　mask　inｖersion) 신호 DMI를 생성할 수도 있다. 반대로, 검출 결과 A0i가 논리 로레벨로 동일할 때, 데이터 버스 반전 회로는 시동하지 않고, 데이터 신호의 이들 값IDQji에 동일한 데이터 신호 DQj를 출력해, 논리 로레벨의 데이터 마스킹 반전 신호 DMI를 생성한다.

주의해야 할 것으로서, 메모리 디바이스의 데이터 전송 인터페이스의 종점이 기준 접지 전압 VSS에 접속되는 것으로부터, 논리 하이레벨의 값을 출력할 때에만, 전류를 소비한다. 본 실시예에서, 8 비트(8개의 값)의 데이터 신호를 예로 하면, 입력된 데이터 신호의 5개 이상의 값이 논리 하이레벨일 때, 메모리 디바이스의 데이터 버스 반전 회로는, 시동되어, 입력된 데이터 신호의 이들 값의 반전치를 출력하는 데이터 신호로 한다. 이것에 의해, 전류의 소비를 저감할 수 있다. 이 때, 데이터 마스킹 반전 신호 DMI는, 데이터 신호의 논리 레벨의 반전의 발생의 유무에 대한 정보를 통지한다.

도 4를 참조하면, 도 4는 본 발명의 다른 실시예의 다수 검출기의 모식도를 도시한다. 다수 검출기(400)와 다수 검출기(100)의 같은 또는 상이한 부분은 같은 부호로 나타내고, 여기에서는 반복하지 않는다. 검출 본 실시예의 다수 검출기(400)와 전술의 실시예의 다수 검출기(100)와 다른 부분을 이하에 설명한다. 본 실시예의 다수 검출기(400)의 검출 증폭 회로(440)는 인에이블 신호 DSAP, DSAN 및 DE2를 수신하고, 인에이블 신호 DSAP, DSAN 및 DE2에 근거하여 시동되고, 이것에 의해 제1 노드 SB 및 제2 노드 ST의 사이의 전압차를 검출하고, 검출 결과 A0i를 생성하는 것이다. 도 6B에 나타낸 바와 같이, 인에이블 신호 DSAP, DSAN은 전술의 실시예의 인에이블 신호 DE1에 근거해 생성된다. 인에이블 신호 DE1이 유효하게 되는 시간 구간에 대응하여, 인에이블 신호 DSAP, DSAN은 각각 조작 전압 및 기준 접지 전압을 검출 증폭 회로(440)에 제공하여, 검출 증폭 회로(440)를 정상적으로 동작시킨다. 이러한 설치 방식에 의해, 검출 증폭 회로(440)에서 필요한 트랜지스터 카운트를 저감시키고, 회로의 코스트를 내릴 수 있다.

변형 실시예에서, 트랜지스터 QN17은 생략 할 수 있고, 한편, 제2 트랜지스터 QN9~QN16의 전류 구동 능력은, 제1 트랜지스터 QN1~QN8의 전류 구동 능력 보다 크다. 이와 같이 하는 것으로, 검출 기간에서, 데이터 신호의 8개의 값 IDQ0i~IDQ7i 가운데, 4개가 논리 하이레벨일 때, 제2 노드 ST의 전압을, 제1 노드 SB의 전압 보다 근소하게 낮게 하여, 검출 증폭 회로(440)에, 논리 로레벨로 동일한 검출 결과 A0i를 생성시킬 수 있다.

도 4의 검출 증폭 회로(440)의 실시 상세한 것에 대하여, 도 5에 도시하는 검출 증폭 회로의 모식도를 참조하면, 도 5에서, 검출 증폭 회로(440)는, 인버터 INV51과, 인버터 INV52와, 비교 증폭 회로(510)와, 래치 회로(520)를 포함한다. 도 2의 비교 증폭 회로 220에 대해, 비교 증폭 회로(510)는, 교차 결합 접속하는 트랜지스터 QP51, QP52와, 교차 결합 접속하는 트랜지스터 QN51, QN52 만을 포함한다. 트랜지스터 QP51, QP52는 인에이블 신호 DSAP를 직접 수신하고, 트랜지스터 QN51, QN52는 인에이블 신호 DSAN를 직접 결합하고, 검출 기간에서, 인에이블 신호 DSAP는 조작 전압 VDD에 동등하고, 한편, 인에이블 신호 DSAN은 기준 접지 전압 VSS에 동등하고, 이것에 의해, 비교 증폭 회로(510)을 시동한다. 이와 관련하여, 비교 증폭 회로(510)는 무효가 되어 동작을 실행하지 않을 때, 인에이블 신호 DSAP 및 DSAN 중 적어도 하나는 고임피던스(high　impedance) 신호여도 괜찮다. 래치 회로(520)는 전술의 실시예의 래치 회로(230)와 유사하고, 여기에서는 반복하지 않는다. 인버터 INV51은, 인에이블 신호 DE2를 수신하고, 인버터 INV52는, 인버터 INV51의 출력을 수신하고, 논리 게이트 NAND1은, 검출치와 인버터 INV52의 출력을 수신하고, 연산 결과를 생성하고, 트랜지스터 QN8의 제어 신호로 한다.

이하, 도 6A 및 도 6B를 참조하면, 도 6A 및 도 6B는 본 발명의 다른 실시예의 메모리 디바이스의 모식도를 각각 도시한다. 도 6에서, 메모리 디바이스(601)은 복수의 다수 검출기 611~61 N을 포함한다. 다수 검출기 611~61 N은 인에이블 신호 DE1, DE2 및 제어 신호 DE0B를 공통하여 수신하고, 각각 데이터 신호 IDQj1~IDQj16을 수신하여, 각각 검출 결과 A01~A016을 생성한다. 본 실시예에서, 메모리 디바이스(601)는 16개의 다수 검출기 611~61 N이 배치되어도 무방하고, 메모리 디바이스(601)의 조작은 버스트 모드(burst　mode)에 두어, 16조의 8 비트의 데이터 신호의 0, 1의 상태를 동시에 판단할 수 있다.

당연하지만, 상술의 설명으로부터 알 수 있듯이, 메모리 디바이스(601)에 설치된 다수 검출기의 개수는, 메모리 디바이스(601)가 제공하는 버스트 모드의 설정에 근거하여 변경해도 무방하고, 고정된 제한은 없다.

한편, 본 발명의 실시예의 다수 검출기 611~61 N은, 본 발명의 도 1의 실시예의 다수 검출기(100)에 의해 실시되어도 괜찮다.

도 6B에서, 메모리 디바이스(602)는, 복수의 다수 검출기 621~62 N과, 트랜지스터 QP61, QN61과, 인버터 INV61을 포함한다. 다수 검출기 621~62 N은 인에이블 신호 DE1, DSAP, DSAN, DE2 및 제어 신호 DE0B를 공통하여 수신하고, 각각 데이터 신호 IDQj1~IDQj16을 수신하여, 각각 검출 결과 A01~A016을 생성한다. 본 실시예에서, 트랜지스터 QP61은 조작 전압 VDD 및 인에이블 신호 DE1의 반전 신호를 수신한다. 트랜지스터 QP61은 인에이블 신호 DE1의 반전 신호에 기초하여, 도통 또는 절단되고, 트랜지스터 QP61이 도통 상태하에서는, 다수 검출기 621~62 N은, 조작 전압 VDD에 동일한 인에이블 신호 DSAP를 수신한다. 인버터 INV61은 인에이블 신호 DE1을 수신하여, 인에이블 신호 DE1의 반전 신호를 트랜지스터 QP61의 제어단에 출력한다. 트랜지스터 QN61은 인에이블 신호 DE1에 기초하여, 도통 또는 절단되고, 트랜지스터 QN61이 도통 상태하에서는, 다수 검출기 621~62 N은, 기준 접지 전압 VSS에 동일한 인에이블 신호 DSAN에 결합된다.

본 실시예에서, 트랜지스터 QN61은 N형 트랜지스터이며, 트랜지스터 QP61은 P형 트랜지스터이다. 따라서, 트랜지스터 QN61 및 QP61은 동시에 도통되어도 괜찮다(또는 절단되어도 괜찮다). 인에이블 신호 DSAP, DSAN이 각각 조작 전압 VDD 및 기준 접지 전압 VSS에 동등할 때, 다수 검출기 621~62 N은 유효하게 되어 제1 노드 SB 및 제2 노드 ST의 사이의 전압차를 검출하고, 반대로, 인에이블 신호 DSAP, DSAN이 모두 고임피던스 상태일 때, 다수 검출기 621~62 N은 무효가 된다.

상술한 것처럼, 본 발명의 다수 검출기는, 제1 노드 및 제3 노드의 사이에 결합되는 복수의 제1 트랜지스터와, 제2 노드 및 제3 노드의 사이에 결합되는 복수의 제2 트랜지스터를 구비하고, 인상 회로에 의해, 제1 노드 및 제2 노드의 검출 기간 전에서, 제2 전압 보다 작은 제1 전압으로 인상될 수 있다. 이것에 의해, 검출 기간에서, 제1 노드 및 제2 노드를 제2 전압으로 인상하는 시간을 가속한다. 검출 기간에서, 제3 노드는 제1 전압 보다 작은 제3 전압에 결합되고, 제1 노드와, 제2 노드를, 데이터 신호 및 반전 데이터 신호에 기초하여, 대응하는 정도의 전압 효과를 각각 발생시키고, 제1 노드 및 제2 노드의 전압차를 검출하기 때문에, 데이터 신호의 다수를 차지하는 값을 지시한다. 이와 같이, 대량의 트랜지스터를 사용할 필요가 없는 전제하에, 다수 검출기가 필요로 하는 소비 전력을 효과적으로 저감 할 수 있고, 검출 속도를 빠르게 하고, 메모리 디바이스의 전체적인 효율을 향상시킨다.

본문은 이상의 실시예와 같게 나타내지만, 본 발명을 한정하기 위한 것은 아니고, 당업자가 본 발명의 정신의 범위로부터 일탈하지 않는 범위에서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 특허청구의 범위에서 한정한 것을 기준으로 한다.

본 발명이 제공하는 다수 검출기는, 배치 면적이 작고, 소비 전력이 낮고, 검출 속도가 빠르고, 메모리 디바이스 전체의 효율이, 효과적으로 향상한다.

100, 611~61 N, 621~62 N：다수 검출기
130：인상 회로
140：검출 증폭 회로
210：전송 회로
220：비교 증폭 회로
230：래치 회로
601, 602：메모리 디바이스
NAND1, NOR1：논리 게이트
QP1：제1 스위치
QP2：제2 스위치
QN1~QN27, QP3~QP8, QN51~QN52, QP51~QP52：트랜지스터
IDQ0i~IDQ7i, IDQj1~IDQj16, IDQij, DQj：데이터 신호
SN：제3 노드
SB：제1 노드
ST：제2 노드
INV1~INV14, INV51~INV52, INV61：인버터
A0i, A01~A016：검출 결과
DE0B：제어 신호
DE1, DE2, DEAN, DEAP：인에이블 신호
HFVDD：조작 전압의 반
VDD：조작 전압
VSS：기준 접지 전압
T1~T4：타이밍
CLK：클록 신호
DMI：데이터 마스킹 역방향 신호

Claims (14)

1. 검출 기간 전에, 제어 신호에 기초하여, 제1 노드 및 제2 노드에 제1 전압을 제공하도록 배치되는 인상 회로와,
   제2 전압 및 상기 제1 노드의 사이에 결합되고, 상기 검출 기간에서, 상기 제어 신호에 기초하여, 상기 제1 전압 보다 큰 상기 제2 전압을 상기 제1 노드에 제공하도록 배치되는 제1 스위치와,
   상기 제2 전압 및 상기 제2 노드의 사이에 결합되고, 상기 검출 기간에서, 상기 제어 신호에 기초하여, 상기 제2 전압을 상기 제2 노드에 제공하도록 배치되는 제2 스위치와,
   상기 제1 노드 및 제3 노드의 사이에 결합되고, 그 제어단이 각각 데이터 신호의 복수의 값 가운데 1개를 수신하고, 상기 제3 노드는, 상기 검출 기간에서, 상기 제1 전압 보다 작은 제3 전압에 결합되는 복수의 제1 트랜지스터와,
   상기 제2 노드 및 상기 제3 노드의 사이에 결합되고, 그 제어단이 각각 상기 복수의 값 가운데 하나의 반전치를 수신하는 복수의 제2 트랜지스터와,
   상기 제1 노드 및 상기 제2 노드에 결합되고, 상기 검출 기간에서, 상기 제1 노드 및 상기 제2 노드의 사이의 전압차에 기초하여, 상기 복수의 값에서 다수를 차지하는 값을 지시하는 검출 결과를 생성하는 검출 증폭 회로
   를 포함하는 다수 검출기.
2. 제1항에 있어서,
   상기 제3 노드 및 상기 제3 전압의 사이에 결합되고, 상기 검출 기간에서, 도통되도록 배치되는 제3 스위치
   를 더 포함하고,
   상기 복수의 제1 트랜지스터 및 상기 복수의 제2 트랜지스터는 모두 같은 N형 트랜지스터로 구성되고, 상기 제3 스위치의 전류 구동 능력은, 상기 복수의 제1 트랜지스터 및 상기 복수의 제2 트랜지스터 중 어느 하나의 전류 구동 능력 보다 큰
   다수 검출기.
3. 제1항 또는 제2항에 있어서,
   상기 제2 노드 및 상기 제3 노드의 사이에서, 상기 복수의 제2 트랜지스터 가운데 1개와 병렬 결합되고, 그 제어단이 조작 전압을 수신하는 제3 트랜지스터
   를 더 포함하는 다수 검출기.
4. 제3항에 있어서,
   상기 인상 회로는,
   상기 제1 전압 및 상기 제1 노드의 사이에 결합되고, 그 제어단이 상기 제어 신호를 수신하는 제4 트랜지스터와,
   상기 제1 전압 및 상기 제2 노드의 사이에 결합되고, 그 제어단이 상기 제어 신호를 수신하는 제5 트랜지스터와,
   상기 제1 노드 및 상기 제2 노드의 사이에 결합되고, 그 제어단이 상기 제어 신호를 수신하는 제6 트랜지스터
   를 포함하고,
   상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 모두 N형 트랜지스터이며, 상기 제1 스위치 및 상기 제2 스위치는 P형 트랜지스터인
   다수 검출기.
5. 제2항에 있어서,
   상기 검출 증폭 회로는,
   상기 제1 노드 및 상기 제2 노드의 사이의 상기 전압차를 비교 및 증폭하여, 검출치를 생성하는 비교 증폭 회로와,
   상기 비교 증폭 회로에 결합되고, 상기 검출치를 수신하고, 래치하여 상기 검출 결과를 생성하는 래치 회로
   를 포함하는 다수 검출기.
6. 제5항에 있어서,
   상기 검출 증폭 회로는,
   제1 인에이블 신호를 수신하고, 상기 제1 인에이블 신호에 기초하여, 상기 제1 노드 및 상기 제2 노드의 전압을 상기 비교 증폭 회로에 전송하는지 아닌지를 결정하는 전송 회로
   를 더 포함하는 다수 검출기.
7. 제6항에 있어서,
   상기 제1 노드 및 상기 비교 증폭 회로의 제1 입력단의 사이에 결합되고, 상기 제1 인에이블 신호에 기초하여, 도통 또는 절단되는 제1 전송 게이트와,
   상기 제2 노드 및 상기 비교 증폭 회로의 제2 입력단의 사이에 결합되고, 상기 제1 인에이블 신호에 기초하여, 도통 또는 절단되는 제2 전송 게이트
   를 포함하고,
   상기 검출 기간에서, 상기 제1 전송 게이트 및 상기 제2 전송 게이트가 동시에 도통되고, 상기 제1 노드 및 상기 제2 노드의 전압을 상기 비교 증폭 회로에 전송하는
   다수 검출기.
8. 제6항에 있어서,
   상기 비교 증폭 회로는,
   일방은 조작 전압 및 상기 제1 노드의 사이에 결합되고, 타방은 상기 조작 전압 및 상기 제2 노드의 사이에 결합되는 제1 교차 결합 트랜지스터 쌍과,
   일방은 기준 접지 전압 및 상기 제1 노드의 사이에 결합되고, 타방은 상기 기준 접지 전압 및 상기 제2 노드의 사이에 결합되는 제2 교차 결합 트랜지스터 쌍
   을 포함하는 다수 검출기.
9. 제8항에 있어서,
   상기 비교 증폭 회로는,
   상기 제1 교차 결합 트랜지스터 쌍이 상기 조작 전압의 경로에 직렬 접속되고, 상기 제1 인에이블 신호에 기초하여, 도통 또는 절단되는 제4 스위치와,
   상기 제2 교차 결합 트랜지스터 쌍이 상기 기준 접지 전압의 경로에 직렬 접속되고, 상기 제1 인에이블 신호에 기초하여, 도통 또는 절단되는 제５ 스위치
   를 더 포함하고,
   상기 제4 스위치 및 상기 제５ 스위치의 도통 또는 절단 상태는 동일한
   다수 검출기.
10. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 래치 회로는,
    상기 비교 증폭 회로에 결합되고, 상기 검출치 및 제2 인에이블 신호를 수신하여, 연산 결과를 생성하는 논리 회로와,
    그 제어단이 상기 논리 회로에 결합되고, 상기 연산 결과를 수신하고, 상기 검출 결과를 생성하는 인버터 회로와,
    상기 인버터 회로의 출력단에 결합되고, 상기 검출 결과를 래치하는 래치
    를 포함하는 다수 검출기.
11. 제1항 또는 제2항에 있어서,
    상기 제1 전압은 상기 제2 전압의 반인
    다수 검출기.
12. 제1항에 있어서,
    상기 제2 전압은 조작 전압이고, 상기 제3 전압은, 기준 접지 전압인
    다수 검출기.
13. 제1항에 있어서,
    각 상기 제2 트랜지스터의 전류 구동 능력은, 각 상기 제1 트랜지스터의 전류 구동 능력 보다 큰
    다수 검출기.
14. 복수의 청구항 1에 기재된 다수 검출기와,
    상기 복수의 다수 검출기의 각각에 의해 생성된 상기 검출 결과에 기초하여, 상기 복수의 값의 반전치에 의해 구성되는 반전 데이터 신호를 출력하는 데이터 버스 반전 회로
    를 포함하는 메모리 디바이스.

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