TWI671745B - 記憶體裝置及其多數偵測器 - Google Patents

Abstract

本發明提出記憶體裝置及其多數偵測器。多數偵測器包括上拉電路、第一開關、第二開關、多數個第一電晶體、多數個第二電晶體以及感測放大電路。上拉電路在一感測期間之前根據一控制信號提供第一電壓至第一節點與第二節點。第一開關與第二開關分別在感測期間根據控制信號提供第二電壓至第一節點及第二節點。第一電晶體的控制端分別接收資料信號的多個值的其中一者。第二電晶體的控制端分別接收該些值的其中一者的反向值。感測放大電路在感測期間依據第一節點以及第二節點間的電壓差來產生感測結果，且感測結果指出該些值中佔多數的值。

Description

記憶體裝置及其多數偵測器

本發明是有關於一種記憶體裝置及其多數偵測器，且特別是有關於一種關於具有資料匯流排反向功能（Data Bus Inversion, DBI）的記憶體裝置及其多數偵測器。

在動態記憶體的技術領域中，基於傳輸資料信號的介面會被終端（terminated）於參考接地電壓，因此，若所傳輸的一資料信號中邏輯高準位的位元數越多，所產生的電力消耗會越大。為了減低電力消耗，一種習知的動態記憶體採用了資料匯流排反向（Data Bus Inversion, DBI）技術，以在當邏輯高準位的位元數佔多數時(例如當一個位元組（Byte）的8個值中超過一半是1時)，使資料信號的各位元的邏輯準位反向以進行傳輸。

在判斷邏輯高準位的位元數是否佔多數的偵測動作中，習知技術所提出的多數偵測器常需要較多的電晶體而佔有較大的佈局面積，進而使記憶體裝置的電力消耗較多，工作效能降低，且增加生產成本。因此，如何降低多數偵測器的功耗、所需的電晶體數量及佈局面積，為本領域設計者的重要課題。

本發明提供一種記憶體裝置以及其多數偵測器，用以指出資料信號中佔多數的值。記憶體裝置的資料匯流排反向電路根據多數偵測器所產生的感測結果輸出反向資料信號。

本發明的多數偵測器包括上拉電路、第一開關、第二開關、多數個第一電晶體、多數個第二電晶體以及感測放大電路。上拉電路被配置為在一感測期間之前根據一控制信號提供第一電壓至第一節點與一第二節點。第一開關耦接在第二電壓與第一節點之間，且被配置為在感測期間根據控制信號提供第二電壓至第一節點，且第二電壓大於第一電壓。第二開關耦接在第二電壓與第二節點之間，且被配置為在感測期間根據控制信號提供第二電壓至第二節點。第一電晶體耦接在第一節點與第三節點之間，且第一電晶體的控制端分別接收資料信號的多個值的其中一者，其中第三節點在感測期間係耦接至第三電壓，且第三電壓小於第一電壓。第二電晶體耦接在第二節點與第三節點之間。第二電晶體的控制端分別接收該些值的其中一者的反向值。感測放大電路耦接第一節點以及第二節點，且在感測期間依據第一節點以及第二節點間的電壓差來產生感測結果，且感測結果指出該些值中佔多數的值。

本發明的記憶體裝置包括多數個如前述的多數偵測器以及資料匯流排反向電路，資料匯流排反向電路根據前述的多數偵測器所產生的該感測結果輸出由該些值的反向值所構成的一反向資料信號。

基於上述，本發明所提出的多數偵測器包括耦接在第一節點與第三節點之間的多數個第一電晶體與耦接在第二節點與第三節點之間的多數個第二電晶體，藉由上拉電路，使第一節點與第二節點在感測期間之前被拉高至小於第二電壓的第一電壓，並在感測期間將第一節點與第二節點耦接至第二電壓且將第三節點耦接至小於第一電壓的第三電壓，再藉由感測放大電路依據第一節點與第二節點間的電壓差來產生感測結果。如此一來，在不需使用大量的電晶體的前提下，可減低多數偵測器所需的功率消耗，並加快多數偵測器的偵測速度，有效提昇記憶體裝置的工作效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，其繪示本發明一實施例的多數偵測器的示意圖。多數偵測器100可設置在具有資料匯流排反向電路的記憶體裝置中，並適用以提供感測結果至資料匯流排反向電路。其中，記憶體裝置可以為動態隨機存取記憶體裝置，例如為第四代低電壓雙倍資料率同步動態隨機存取記憶體（Low Power Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory, LPDDR4）。多數偵測器100包括第一電晶體QN1~QN8、反向器INV1~INV8、第二電晶體QN9~QN16、上拉電路130、感測放大電路140、第一開關QP1、第二開關QP2、第三開關QN18以及第三電晶體QN17。第一電晶體QN1~QN8的第一端共同耦接至第一節點SB，第二端共同耦接至第三節點SN，且控制端分別接收資料信號IDQji的多個值IDQ0i~IDQ7i的其中一者。另外，第二電晶體QN9~QN16的第一端共同耦接至第二節點ST，第二端共同耦接至第三節點SN，且控制端分別耦接至反向器INV1~INV8的輸出端。反向器INV1~INV8的輸入端接收資料信號IDQji的多個值IDQ0i~IDQ7i，且輸出端產生這些值IDQ0i~IDQ7i的反向值。

依據這些值IDQ0i~IDQ7i中為邏輯高準位（1）的數量，可以決定第一電晶體QN1~QN8被導通的數量，進而決定第三節點SN以及第一節點SB間的等效阻抗。同樣的，依據這些值IDQ0i~IDQ7i中為邏輯低準位（0）的數量，可以決定第二電晶體QN9~QN16被導通的數量，進而決定第三節點SN以及第二節點ST間的等效阻抗。

上拉電路130被配置為在感測期間之前，依據控制信號DE0B以將第一節點SB以及第二節點ST上的電壓上拉至第一電壓。第一開關QP1耦接在第二電壓以及第一節點SB間，第二開關QP2則耦接在第二電壓以及第二節點ST間。第一開關QP1與第二開關QP2被配置為在感測期間依據控制信號DE0B而同時被導通，使第一節點SB以及第二節點ST上的電壓自第一電壓被上拉至第二電壓。第一電壓小於第二電壓。在本發明一實施例中，第一電壓可以為第二電壓的一半。第二電壓可為操作電壓VDD，第一電壓可為操作電壓的一半HFVDD。本發明藉由上拉電路130，可降低感測期間上拉至第二電壓所需的時間，從而提升感測速度。再者，由於第一節點SB以及第二節點ST在非感測期間僅需維持在第一電壓，可減低記憶體裝置的電力消耗。

上拉電路130包括電晶體QN19~QN21，其控制端均接收控制信號DE0B。電晶體QN19串接在第一節點SB及第一電壓間，電晶體QN20串接在第二節點ST及第一電壓間，電晶體QN21則串接在第一節點SB以及第二節點ST間。

電晶體QN19~QN21皆為N型電晶體，而第一開關QP1以及第二開關QP2則皆為P型電晶體。基於電晶體QN19~QN21、第一開關QP1以及第二開關QP2受控於相同的控制信號DE0B，當電晶體QN19~QN21導通時，第一開關QP1及第二開關QP2被斷開；相對的，當電晶體QN19~QN21被斷開時，第一開關QP1及第二開關QP2被導通。藉此，第一開關QP1及第二開關QP2的電壓上拉動作，與上拉電路130的電壓上拉動作不同時發生。

感測放大電路140耦接第一節點SB以及第二節點ST，並在感測期間依據第一節點SB以及第二節點ST間的電壓差來產生感測結果A0i，且感測結果A0i指出這些值IDQ1i~IDQ7i中佔多數的值。資料匯流排反向電路可接收感測結果A0i，並依據感測結果A0i決定是否輸出由這些值IDQ1i~IDQ7i的反向值所構成的一反向資料信號。感測放大電路140的動作時間則依據致能信號DE1以及DE2來決定。

第三開關QN18耦接在第三節點SN及第三電壓間，且被配置為在感測期間被導通。於一實施例中，第三開關QN18受控於控制信號DE0B的反向信號。在本實施例中，反向器INV9接收控制信號DE0B，並提供控制信號DE0B的反向信號至第三開關QN18的控制端。第三電壓小於第一電壓，於本實施例中第三電壓可為參考接地電壓VSS。

第三電晶體QN17與第二電晶體的一者QN16相並聯。第一電晶體QN1~QN8、第二電晶體QN9~QN16與第三電晶體QN17可皆為相同的N型電晶體。第三電晶體QN17的控制端接收操作電壓VDD而恆為導通，其被配置為在感測期間為第二電晶體QN9~QN16提供耦接至第三電壓的旁路（bypass）路徑。藉此，當這些值IDQ1i~IDQ7i中為邏輯高準位（1）的數量佔一半時，第二節點ST的壓降幅度大於第一節點SB的壓降幅度，也就是第一節點SB上的電壓高於第二節點ST上的電壓，使感測放大電路140產生等於邏輯低準位的感測結果A0i。

在本實施例中，電晶體QN1~QN17的電流驅動能力可以是相同的，而構成第三開關QN18的N型電晶體則具有相對大的電流驅動能力。

於基於本實施例的一未繪示出的變化實施例中，多數偵測器中未設置第三電晶體QN17，且第二電晶體的電流驅動能力大於第一電晶體的電流驅動能力。例如，第二電晶體的電流驅動能力可為第一電晶體的電流驅動能力的1.2倍。藉此，當資料信號的這些值IDQ1i~IDQ7i中有4個值為邏輯高準位時，第一節點SB上的電壓仍可以高於第二節點ST上的電壓，使感測放大電路140產生等於邏輯低準位的感測結果A0i。

圖2係繪示本發明一實施例的感測放大電路的示意圖。感測放大電路140包括傳輸電路210、比較及放大電路220以及閂鎖電路230。傳輸電路210包括由電晶體QP3、QN22所構成的第一傳輸閘、由電晶體QP4、QN23所構成的第二傳輸閘以及反向器INV10及INV11。反向器INV10及INV11相互串接，並依據致能信號DE1來產生電晶體QP3、QN22、QP4、QN23的控制信號。其中，第一傳輸閘及第二傳輸閘可以同時被導通，或也可以同時被斷開。第一傳輸閘及第二傳輸閘被配置為在感測期間皆被導通，使第一節點SB以及第二節點ST上的電壓可被傳送至比較及放大電路220的二輸入端。

比較及放大電路220包括兩個交叉耦合電晶體對。其中，電晶體QP6、QP7透過交叉耦合（cross coupled）的連接方式形成第一交叉耦合電晶體對，電晶體QN24、QN25則透過交叉耦合的連接方式形成第二交叉耦合電晶體對。電晶體QP6耦接在操作電壓VDD與第一節點SB間，電晶體QP7耦接在操作電壓VDD與第二節點ST間，並透過導通的第四開關QP5接收操作電壓VDD。電晶體QN24耦接在參考接地電壓VSS與第一節點SB間，電晶體QN25耦接在參考接地電壓VSS與第二節點ST間，並透過導通的第五開關QN26以耦接至參考接地電壓VSS。

於本實施例中，第四開關QP5的控制端耦接反向器INV10的輸出，從而受控於致能信號DE1的反向信號，第五開關QN26受控於致能信號DE1。如此，在致能信號DE1為邏輯高準位時，第四開關QP5及第五開關QN26均被導通，第一節點SB以及第二節點ST間的電壓差值經由比較及放大電路220被比較出並放大，以產生感測值。

比較及放大電路220所產生的感測值被傳送至閂鎖電路230。於本實施例中，閂鎖電路230包括由邏輯閘NAND1以及NOR1所建構的邏輯電路、由電晶體QP8以及QN27所建構的反向器電路以及由反向器INV13、INV14所建構的閘鎖器。邏輯閘NAND1為反及閘（NAND gate），接收感測值以及致能信號DE2，並產生一運算結果以作為電晶體QP8的控制信號。邏輯閘NOR1為反或閘（NOR gate），接收感測值以及致能信號DE2的反向信號（由反向器INV12產生），並產生一運算結果以作為電晶體QN27的控制信號。透過邏輯電路，在致能信號DE2為邏輯高準位時，反向器電路可產生與感測值相同邏輯準位的感測結果A0i。

反向器INV14的輸入端接收感測結果A0i，反向器INV14的輸出端耦接至反向器INV13的輸入端，反向器INV13的輸出端則耦接至反向器INV14的輸入端。如此一來，感測結果A0i可被有效地閂鎖在閘鎖器中。

以下請參照圖1以及圖3，其中圖3繪示本發明一實施例的多數偵測器在讀取操作期間的各信號的時序圖。在圖3中，時脈信號CLK為基礎時脈信號。在時間點T1之前包括多數偵測器100的預充電期間，此時控制信號DE0B為邏輯高準位，使上拉電路130中的電晶體QN19~QN21被導通，且第一開關QP1與第二開關QP2為斷開，以將第一節點SB以及第二節點ST拉高至第一電壓。在時間點T1時，多數偵測器100進入感測期間，此時控制信號DE0B為邏輯低準位，使第一開關QP1、第二開關QP2及第三開關QN18被導通，且上拉電路130中的電晶體QN19~QN21為斷開，以將第一節點SB以及第二節點ST自第一電壓拉高至第二電壓。資料信號IDQji的多個值被分別傳送至多個第一電晶體的控制端，且這些值的反向值分別被傳送至多個第二電晶體的控制端。根據這些值中為邏輯高準位的數量，決定這些第一電晶體與這些第二電晶體被導通的數量，進而決定第一節點SB與第二節點ST上的電壓被下拉的程度。於本實施例中，當這些值IDQ1i~IDQ7i中為邏輯高準位的數量大於等於5時，第一節點SB上的電壓低於第二節點ST上的電壓。相反地，當這些值IDQ1i~IDQ7i中為邏輯高準位的數量小於5時，第一節點SB上的電壓高於第二節點ST上的電壓。在時間點T2時，致能信號DE1為邏輯高準位，感測放大電路140被啟動以比較並放大第一節點SB以及第二節點ST間的電壓差，並產生感測值。在時間點T3時，感測放大電路140閂鎖感測結果A0i。在時間點T4時，感測放大電路140輸出感測結果A0i。於本實施例中，當這些值IDQ1i~IDQ7i中為邏輯高準位的數量大於等於5時，感測結果A0i為邏輯高準位。相反地，當這些值IDQ1i~IDQ7i中為邏輯高準位的數量小於5時，感測結果A0i為邏輯低準位。

根據感測結果A0i，記憶體裝置可決定是否啟用資料匯流排反向電路，以產生用以輸出的資料信號DQj。在當偵測結果A0i等於邏輯高準位時，資料匯流排反向電路被啟用以將資料信號的這些值IDQji進行反向以產生用以輸出的資料信號DQj。此外，邏輯高準位的資料遮罩反向(Data mask inversion)信號DMI亦被產生。相對的，在當偵測結果A0i等於邏輯低準位時，資料匯流排反向電路不被啟用，並輸出等於資料信號的這些值IDQji的資料信號DQj，且產生邏輯低準位的資料遮罩反向信號DMI。

在此請注意，基於記憶體裝置中的資料傳輸介面的終端是連接到參考接地電壓VSS，因此，只有在輸出邏輯高準位的值時會消耗電流。本實施例中，以具有八個位元(值)的資料信號為範例，當所輸入的資料信號中有大於等於5個的值為邏輯高準位時，記憶體裝置的資料匯流排反向電路可被啟用，使所輸入的資料信號的這些值的反向值作為輸出的資料信號。藉此，輸出的資料信號中邏輯高準位的值少於一半，可減少電流消耗。此時，資料遮罩反向信號DMI用以通知有無發生資料信號的邏輯準位反向。

請參照圖4，圖4繪示本發明另一實施例的多數偵測器的示意圖。多數偵測器400與多數偵測器100相同或相似的部份係以相同的符號標示，在此便不再贅述。本實施例的多數偵測器400與前述實施例的多數偵測器100相異的部份說明如下。本實施例的多數偵測器400的感測放大電路440接收致能信號DSAP、DSAN以及DE2，並依據致能信號DSAP、DSAN以及DE2而被啟動，以感測第一節點SB及第二節點ST間的電壓差，並產生感測結果A0i。其中，如圖6B所示，致能信號DSAP、DSAN是依據前述實施例中的致能信號DE1所產生。對應致能信號DE1被致能的時間區間，致能信號DSAP、DSAN分別提供操作電壓以及參考接地電壓至感測放大電路440，使感測放大電路440可以正常運作。透過這樣的設置方式，可以使感測放大電路440中所需的電晶體數量減少，降低電路的成本。

在一變化實施例中，電晶體QN17可以被省略，且第二電晶體QN9~QN16的電流驅動能力大於第一電晶體QN1~QN8的電流驅動能力。藉此，在感測期間，當資料信號的8個值IDQ0i~IDQ7i中有4個值為邏輯高準位時，第二節點ST上的電壓可以略低於第一節點SB上的電壓，使感測放大電路440產生等於邏輯低準位的感測結果A0i。

關於圖4的感測放大電路440的實施細節，請參照圖5繪示的感測放大電路的示意圖。在圖5中，感測放大電路440包括反向器INV51、反向器INV52、比較及放大電路510及閂鎖電路520。相較於圖2的比較及放大電路210，比較及放大電路510僅包括交叉耦合連接的電晶體QP51、QP52以及交叉耦合連接的電晶體QN51、QN52。其中，電晶體QP51、QP52直接接收致能信號DSAP，電晶體QN51、QN52則直接耦接至致能信號DSAN，在感測期間，致能信號DSAP等於操作電壓VDD，且致能信號DSAN等於參考接地電壓VSS，藉以啟動比較及放大電路510。附帶一提的，當比較及放大電路510被禁能而不執行動作時，致能信號DSAP以及DSAN的至少一者可以為高阻抗（high impedance）信號。閂鎖電路520與前述實施例中的閂鎖電路230相類似，在此恕不多贅述。其中，反向器INV51接收致能信號DE2，且反向器INV52接收反向器INV51的輸出，邏輯閘NAND1接收感測值與反向器INV52的輸出，並產生一運算結果以作為電晶體QN8的控制信號。

以下請參照圖6A以及圖6B，圖6A以及圖6B分別繪示本發明不同實施例的記憶體裝置的示意圖。在圖6A中，記憶體裝置601包括多個多數偵測器611~61N。多數偵測器611~61N共同接收致能信號DE1、DE2以及控制信號DE0B，分別接收資料信號IDQj1~IDQj16，並分別產生偵測結果A01~A016。在本實施例中，記憶體裝置601可配置16個多數偵測器611~61N，並在記憶體裝置601操作在突發模式（burst mode）下，可同時針對16組的8位元資料信號的0、1狀態進行判斷。

當然，由上述的說明可以得知，設置於記憶體裝置601中的多數偵測器的個數可以依據記憶體裝置601所提供的突發模式的設定來進行變更，並沒有固定的限制。

在另一方面，本發明實施例中的多數偵測器611~61N，可依據本發明圖1實施例的多數偵測器100來實施。

在圖6B中，記憶體裝置602包括多數偵測器621~62N、電晶體QP61、QN61以及反向器INV61。多數偵測器621~62N共同接收致能信號DE1、DSAP、DSAN、DE2以及控制信號DE0B，分別接收資料信號IDQj1~IDQj16，並分別產生偵測結果A01~A016。在本實施例中，電晶體QP61接收操作電壓VDD以及致能信號DE1的反向信號。電晶體QP61依據致能信號DE1的反向信號以被導通或被斷開，在電晶體QP61為導通的狀態下，多數偵測器621~62N接收等於操作電壓VDD的致能信號DSAP。反向器INV61接收致能信號DE1，以輸出致能信號DE1的反向信號至電晶體QP61的控制端。電晶體QN61依據致能信號DE1被導通或被斷開，在電晶體QN61為導通的狀態下，多數偵測器621~62N耦接至等於參考接地電壓VSS的致能信號DSAN。

在本實施例中，電晶體QN61為N型電晶體，且電晶體QP61為P型電晶體。因此，電晶體QN61以及QP61可同時被導通（或被斷開）。當致能信號DSAP、DSAN分別等於操作電壓VDD以及參考接地電壓VSS時，多數偵測器621~62N可被致能以感測第一節點SB以及第二節點ST間的電壓差，相對的，當致能信號DSAP、DSAN皆為高阻抗狀態時，多數偵測器621~62N則被禁能。

綜上所述，本發明的多數偵測器包括耦接在第一節點與第三節點之間多個第一電晶體及耦接在第二節點與第三節點之間的多個第二電晶體，透過上拉電路，第一節點與第二節點在感測期間之前被拉高至小於第二電壓的第一電壓。藉此，加速了在感測期間將第一節點與第二節點拉高至第二電壓的時間。在感測期間，第三節點耦接至小於第一電壓的第三電壓，使第一節點以及第二節點依據資料信號以及反向資料信號分別發生對應程度的壓降，並透過感測第一節點以及第二節點間的電壓差，來指出資料信號中佔多數的值。如此一來，在不需使用大量的電晶體的前提下，可有效降低多數偵測器所需要的電力消耗，並增快偵測速度，提升記憶體裝置的整體效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、400、611~61N、621~62N‧‧‧多數偵測器

130‧‧‧上拉電路

140、440‧‧‧感測放大電路

210‧‧‧傳輸電路

220、510‧‧‧比較及放大電路

230、520‧‧‧閂鎖電路

601、602‧‧‧記憶體裝置

NAND1、NOR1‧‧‧邏輯閘

IDQij、DQj‧‧‧資料信號

QP1‧‧‧第一開關

QP2‧‧‧第二開關

QN1~QN27、QP3~QP8、QN51~QN52、QP51~QP52‧‧‧電晶體

QP61、QN61‧‧‧電晶體

IDQ0i~IDQ7i、IDQj1~IDQj16‧‧‧資料信號的值

SN‧‧‧第三節點

SB‧‧‧第一節點

ST‧‧‧第二節點

INV1~INV14、INV51~INV52、INV61‧‧‧反向器

A0i、A01~A016‧‧‧偵測結果

DE0B‧‧‧控制信號

DE1、DE2、DSAN、DSAP‧‧‧致能信號

HFVDD‧‧‧操作電壓的一半

VDD‧‧‧操作電壓

VSS‧‧‧參考接地電壓

T1~T4‧‧‧時間點

CLK‧‧‧時脈信號

DMI‧‧‧資料遮罩反向信號

圖1繪示本發明一實施例的多數偵測器的示意圖。 圖2繪示本發明一實施例的感測放大電路的示意圖。 圖3繪示本發明一實施例的偵測器在讀取操作期間的各信號的時序圖。 圖4繪示本發明另一實施例的多數偵測器的示意圖。 圖5繪示本發明圖4實施例的感測放大電路的示意圖。 圖6A以及圖6B分別繪示本發明不同實施例的記憶體裝置的示意圖。

Claims (14)

1. 一種多數偵測器，包括：一上拉電路，被配置為在一感測期間之前根據一控制信號提供一第一電壓至一第一節點與一第二節點；一第一開關，耦接在一第二電壓與該第一節點之間，且被配置為在該感測期間根據該控制信號提供該第二電壓至該第一節點，且該第二電壓大於該第一電壓；一第二開關，耦接在該第二電壓與該第二節點之間，且被配置為在該感測期間根據該控制信號提供該第二電壓至該第二節點；多數個第一電晶體，耦接在該第一節點與一第三節點之間，且該些第一電晶體的控制端分別接收一資料信號的多個值的其中一者，其中該第三節點在該感測期間係耦接至一第三電壓，且該第三電壓小於該第一電壓；多數個第二電晶體，耦接在該第二節點與該第三節點之間，該些第二電晶體的控制端分別接收該些值的其中一者的反向值；以及一感測放大電路，耦接該第一節點以及該第二節點，且在該感測期間依據該第一節點以及該第二節點間的一電壓差來產生一感測結果，且該感測結果指出該些值中佔多數的值。
2. 如申請專利範圍第1項所述的多數偵測器，更包括：一第三開關，耦接在該第三節點與該第三電壓之間，且被配置為在該感測期間被導通，其中該些第一電晶體與該些第二電晶體皆由相同的N型電晶體所構成，且該第三開關的電流驅動能力大於該些第一電晶體與該些第二電晶體的任一者的電流驅動能力。
3. 如申請專利範圍第1項所述的多數偵測器，更包括：一第三電晶體，與該些第二電晶體的其中一者並聯耦接在該第二節點與該第三節點之間，且該第三電晶體的控制端接收一操作電壓。
4. 如申請專利範圍第3項所述的多數偵測器，其中該上拉電路包括：一第四電晶體，耦接在該第一電壓與該第一節點間，且該第四電晶體的控制端接收該控制信號；一第五電晶體，耦接在該第一電壓與該第二節點間，且該第五電晶體的控制端接收該控制信號；以及一第六電晶體，耦接在該第一節點與該第二節點間，且該第六電晶體的控制端接收該控制信號，其中，該第四電晶體、該第五電晶體以及該第六電晶體皆為N型電晶體，且該第一開關與該第二開關為P型電晶體。
5. 如申請專利範圍第2項中所述的多數偵測器，其中該感測放大電路包括：一比較及放大電路，比較並放大該第一節點及該第二節點間的該電壓差，藉以產生一感測值；一閂鎖電路，耦接該比較及放大電路，接收並閂鎖該感測值以產生該感測結果。
6. 如申請專利範圍第5項所述的多數偵測器，其中該感測放大電路更包括：一傳輸電路，接收並依據一第一致能信號以決定是否傳輸該第一節點及該第二節點上的電壓至該比較及放大電路。
7. 如申請專利範圍第6項所述的多數偵測器，其中該傳輸電路包括：一第一傳輸閘，耦接在該第一端與該比較及放大電路的一第一輸入端間，依據該第一致能信號以被導通或斷開；以及一第二傳輸閘，耦接在該第二端與該比較及放大電路的一第二輸入端間，依據該第一致能信號以被導通或斷開，其中，在該感測期間該第一傳輸閘與該第二傳輸閘同時被導通，以將該第一節點及該第二節點上的電壓傳輸至該比較及放大電路。
8. 如申請專利範圍第6項所述的多數偵測器，其中該比較及放大電路包括：一第一交叉耦合電晶體對，該第一交叉耦合電晶體對的其中一者耦接在一操作電壓與該第一節點間，該第一交叉耦合電晶體對的另一者耦接在該操作電壓以及該第二節點間；以及一第二交叉耦合電晶體對，該第二交叉耦合電晶體對的其中一者耦接在一參考接地電壓與該第一節點之間，該第二交叉耦合電晶體對的另一者耦接在該參考接地電壓與該第二節點間。
9. 如申請專利範圍第8項所述的多數偵測器，其中該比較及放大電路更包括：一第四開關，串接在該第一交叉耦合電晶體對耦接至該操作電壓的路徑上，依據該第一致能信號以被導通或斷開；以及一第五開關，串接在該第二交叉耦合電晶體對耦接至該參考接地電壓的路徑上，依據該第一致能信號以被導通或斷開，其中，該第四開關以及該第五開關的導通或斷開狀態相同。
10. 如申請專利範圍第5項所述的多數偵測器，其中該閂鎖電路包括：一邏輯電路，耦接該比較及放大電路，接收該感測值以及一第二致能信號，並產生一運算結果；一反向器電路，其控制端耦接該邏輯電路，接收該運算結果並產生該感測結果；一閘鎖器，被配置為耦接至該反向器電路的輸出端以閂鎖該感測結果。
11. 如申請專利範圍第1項中所述的多數偵測器，其中該第一電壓為該第二電壓的一半。
12. 如申請專利範圍第1項所述的多數偵測器，其中該第二電壓為操作電壓，該第三電壓為參考接地電壓。
13. 如申請專利範圍第1項所述的多數偵測器，其中各該第二電晶體的電流驅動能力大於各該第一電晶體的電流驅動能力。
14. 一種記憶體裝置，包括：多數個如申請專利範圍第1項所述的多數偵測器；及資料匯流排反向電路，根據該些偵測器所產生的該感測結果輸出由該些值的反向值所構成的一反向資料信號。