KR20200007632A - 물리적으로 복제 방지 기능 (puf) 응용을 위한 평형 커플링 구조물 - Google Patents

물리적으로 복제 방지 기능 (puf) 응용을 위한 평형 커플링 구조물 Download PDF

Info

Publication number
KR20200007632A
KR20200007632A KR1020190006637A KR20190006637A KR20200007632A KR 20200007632 A KR20200007632 A KR 20200007632A KR 1020190006637 A KR1020190006637 A KR 1020190006637A KR 20190006637 A KR20190006637 A KR 20190006637A KR 20200007632 A KR20200007632 A KR 20200007632A
Authority
KR
South Korea
Prior art keywords
bit lines
logic
logic value
memory storage
bit line
Prior art date
Application number
KR1020190006637A
Other languages
English (en)
Other versions
KR102171622B1 (ko
Inventor
주이-체 차이
이-주 첸
쳉 훙 리
시-리엔 리누스 루
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200007632A publication Critical patent/KR20200007632A/ko
Application granted granted Critical
Publication of KR102171622B1 publication Critical patent/KR102171622B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

메모리 기억 장치는 반도체 제조 공정을 사용하여 제조된다. 흔히, 반도체 제조 공정 내에 존재하는 제조 변동들 및/또는 오정렬 허용 오차들은 메모리 기억 장치들이 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 상이하게 될 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 이들 메모리 기억 장치들 사이에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분의 차이들과 같은 작은 차이들을 유발할 수 있다. 이러한 작은 차이들은 2 개의 비트 라인이 동일하지 않은 상태에서 메모리 기억 장치 내의 비트 라인들을 물리적으로 고유하게 만들 수 있다. 결과적으로, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 기억 장치로부터 판독된 전자 데이터가 비트 라인들을 따라 상이한 속도로 전파하게 할 수 있다. 비트 라인들의 이러한 물리적인 고유성은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 방지 기능(PUF)을 구현하는데 이용될 수 있다.

Description

물리적으로 복제 방지 기능 (PUF) 응용을 위한 평형 커플링 구조물{BALANCED COUPLING STRUCTURE FOR PHYSICALLY UNCLONABLE FUNCTION (PUF) APPLICATION}
본 출원은 2018년 7월 13일자로 출원된 미국 가특허 출원 번호 제62/697,668호의 이익을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
집적 회로는 반도체 제조 공정을 사용하여 일 예시를 제공하기 위해 실리콘 결정과 같은 반도체 기판 상에 형성되는 전자 회로들의 집합을 나타낸다. 흔히, 반도체 제조 공정 내에 존재하는 제조 변동들 및/또는 오정렬 허용 오차들은 반도체 제조 공정에 의해 제조된 집적 회로들이 서로 상이하게 될 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 집적 회로들에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분의 차이와 같은 작은 차이들을 유발할 수 있다. 이러한 작은 차이들은 반도체 제조 공정의 공정 범위 내에서 유지되고, 일반적으로 집적 회로들의 적절한 기능에 영향을 주지는 않는다. 그러나, 이러한 작은 차이들은 2 개의 집적 회로들이 동일하지 않은 상태에서 각각의 집적 회로들을 물리적으로 고유하게 만든다. 물리 복제 방지 기능(physical unclonable functions, PUF)은 이러한 물리적 고유성을 사용하여 집적 회로들을 서로 구별한다. PUF는 도전과 그 대응 응답들 사이의 매핑이 집적 회로들을 제조하는데 사용되는 물리적 재료의 복잡하고 다양한 특성에 의존하는 도전 응답 메커니즘들을 나타낸다. 집적 회로들에 문제점이 제시되면, 집적 회로들은 이 집적 회로들 자체의 물리적 특성들에 의존하는 무작위 응답들을 생성한다.
메모리 기억 장치는 반도체 제조 공정을 사용하여 제조된다. 흔히, 반도체 제조 공정 내에 존재하는 제조 변동들 및/또는 오정렬 허용 오차들은 메모리 기억 장치들이 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 상이하게 될 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 이들 메모리 기억 장치들 사이에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분의 차이들과 같은 작은 차이들을 유발할 수 있다. 이러한 작은 차이들은 2 개의 비트 라인이 동일하지 않은 상태에서 메모리 기억 장치 내의 비트 라인들을 물리적으로 고유하게 만들 수 있다. 결과적으로, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 기억 장치로부터 판독된 전자 데이터가 비트 라인들을 따라 상이한 속도로 전파하게 할 수 있다. 비트 라인들의 이러한 물리적인 고유성은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 방지 기능(PUF)을 구현하는데 이용될 수 있다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 제1 메모리 기억 장치의 블록도를 도시한다.
도 2는 본 발명의 예시적인 실시예에 따른 제2 메모리 기억 장치의 블록도를 도시한다.
도 3은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제1 예시적인 감지 회로의 블록도를 도시한다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제2 예시적인 감지 회로의 블록도를 도시한다.
도 5는 본 발명의 예시적인 실시예에 따라 메모리 기억 장치 내에 구현될 수 있는 제3 예시적인 감지 회로의 블록도를 도시한다.
도 6은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제4 예시적인 감지 회로의 블록도를 도시한다.
도 7은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제5 예시적인 감지 회로의 블록도를 도시한다.
도 8은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제6 예시적인 감지 회로의 블록도를 도시한다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제7 예시적인 감지 회로의 블록도를 도시한다.
도 10은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제8 예시적인 감지 회로의 블록도를 도시한다.
도 11은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제9 예시적인 감지 회로의 블록도를 도시한다.
도 12는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제10 예시적인 감지 회로의 블록도를 도시한다.
도 13은 본 발명의 예시적인 실시예에 따른 예시적인 메모리 기억 장치에 대한 예시적인 동작들의 흐름도를 도시한다. 본 발명은 이러한 동작 설명으로 제한되지는 않는다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
개요
메모리 기억 장치는 반도체 제조 공정을 사용하여 제조된다. 흔히, 반도체 제조 공정 내에 존재하는 제조 변동들 및/또는 오정렬 허용 오차들은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 상이하게 될 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 이들 메모리 기억 장치들 사이에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분의 차이들과 같은 작은 차이들을 유발할 수 있다. 이러한 작은 차이들은 2 개의 비트 라인들이 동일하지 않은 상태에서 메모리 기억 장치 내의 비트 라인들을 물리적으로 고유하게 만들 수 있다. 결과적으로, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 기억 장치로부터 판독된 전자 데이터가 비트 라인들을 따라 상이한 속도로 전파하게 할 수 있다. 비트 라인들의 이러한 물리적인 고유성은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 방지 기능(PUF)을 구현하는데 이용될 수 있다.
예시적인 메모리 기억 장치
도 1은 본 발명의 예시적인 실시예에 따른 제1 메모리 기억 장치의 블록도를 도시한다. 메모리 기억 장치(100)는 반도체 제조 공정을 사용하여 제조될 수 있다. 흔히, 반도체 제조 공정 내에 존재하는 제조 변동들 및/또는 오정렬 허용 오차들은 메모리 기억 장치(100)가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치와 상이하게 할 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 이들 메모리 기억 장치들 사이에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분의 차이들과 같은 작은 차이들을 유발할 수 있다. 이러한 작은 차이들은 반도체 제조 공정의 공정 범위 내에서 유지되고, 일반적으로 이들 메모리 기억 장치들의 적절한 기능에 영향을 주지는 않는다. 그러나, 이러한 작은 차이들은 2 개의 메모리 기억 장치들이 동일하지 않은 상태에서 각각의 이들 메모리 기억 장치들을 물리적으로 고유하게 만든다. 물리 복제 방지 기능들(PUFs)은 이 물리적 고유성을 사용하여 메모리 기억 장치(100)를 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들과 구별한다. 도 1에 도시된 바와 같이, 메모리 기억 장치(100)는 메모리 어레이(102), 감지 회로(104), 및 감지 증폭기(106)를 포함한다. 또한, 도 1에 도시되지는 않았지만, 메모리 기억 장치(100)는 본 개시의 사상 및 범위를 벗어나지 않으면서 당업자들에게 명백할 수 있는 몇 가지 예시들을 제공하기 위해서 기록 드라이버, 행 어드레스 디코더, 및/또는 열 어드레스 디코더와 같은 다른 전자 회로를 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 어레이(102)는 m 열들 및 n 행들의 어레이로 구성된 메모리 셀들(112.1.1 내지 112.m.n)을 포함한다. 그러나, 메모리 셀들(112.1.1 내지 112.m.n)에 대한 다른 배치들이 본 발명의 사상 및 범위를 벗어나지 않으면서 가능하다. 도 1에 도시된 예시적인 실시예에서, 메모리 셀들(112.1.1 내지 112.m.n)은 워드 라인들(114.1 내지 114.n) 중 대응하는 대응하는 워드 라인들 및 비트 라인들(116.1 내지 116.m) 중 대응하는 비트 라인들(BLs)에 접속된다. 예시적인 실시예에서, 메모리 어레이(102)의 m 개의 열들 각각의 메모리 셀들(112.1.1 내지 112.m.n)은 비트 라인들(116.1 내지 116.m) 사이에서 공통의 비트 라인을 공유한다. 유사하게, 메모리 어레이(102)의 n 개의 행들 각각의 메모리 셀들(112.1.1 내지 112.m.n)은 워드 라인들(114.1 내지 114.n) 사이에서 공통 워드 라인을 공유한다. 예를 들어, 도 1에 도시된 바와 같이, 메모리 어레이(102)의 행 1의 메모리 셀들(112.1.1 내지 112.m.1)은 워드 라인(114.1)을 공유하고, 메모리 어레이(102)의 열 m의 메모리 셀들(112.m.1 내지 112.m.n)은 비트 라인(116.m)을 공유한다. 도 1에 도시된 예시적인 실시예에서, 메모리 어레이(102)는 전자 데이터를 유지하기 위해 전원을 필요로 하는 예시를 제공하는 랜덤 액세스 메모리(RAM) 기억 장치와 같은 휘발성 메모리 기억 장치, 또는 전원을 공급하지 않을 때에도 전자 데이터를 유지할 수 있는 예시를 제공하는 판독 전용 메모리(ROM) 기억 장치와 같은 비휘발성 메모리 기억 장치로서 구현될 수 있다. RAM 기억 장치는 몇 가지 예시들을 제공하기 위해 종종 플래시 메모리 구성으로서 칭하는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 및/또는 비휘발성 랜덤 액세스 메모리(NVRAM)로 구현될 수 있다. ROM 기억 장치는 몇 가지 예시들을 제공하기 위해 프로그램 가능한 판독 전용 메모리(PROM), 1 회 프로그램 가능한 ROM(OTP), 소거 가능한 프로그램 가능 판독 전용 메모리(EPROM) 및/또는 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM) 구성으로 구현될 수 있다.
동작 중에, 메모리 기억 장치(100)는 메모리 셀들(112.1.1 내지 112.m.n)로부터 전자 데이터를 판독하기 위해 워드 라인들(114.1 내지 114.n)의 다양한 조합들을 표명할 수 있다. 전술한 바와 같이, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 기억 장치(100) 내에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분들의 차이들과 같은 작은 차이들을 유발할 수 있다. 예를 들어, 이러한 작은 차이들은 비트 라인들(116.1 내지 116.m) 중 2 개의 비트 라인들이 동일하지 않은 상태에서 비트 라인들(116.1 내지 116.m)을 물리적으로 고유하게 만들 수 있다. 결과적으로, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 셀들(112.1.1 내지 112.m.n)로부터의 전자 데이터가 비트 라인들(116.1 내지 116.m)을 따라 상이한 속도로 전파하게 할 수 있다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 비트 라인들(116.1 내지 116.m) 중 제1 비트 라인과 관련된 기생 성분들을 비트 라인들(116.1 내지 116.m) 중 제2 비트 라인과 관련된 기생 성분보다 더 크게 할 수 있다. 이 예시에서, 제1 비트 라인은 제2 비트 라인보다 긴 전파 지연을 갖는 것으로서 특징 지워질 수 있어서, 제2 비트 라인 상의 전자 데이터보다 느린 제1 비트 라인을 방전시키는 제1 비트 라인 상의 전자 데이터는 제2 비트 라인을 방전시킨다. 이하에서 더 상세히 설명되는 바와 같이, 비트 라인들(116.1 내지 116.m)의 이러한 물리적 고유성은 메모리 기억 장치(100)가 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 방지 기능(PUF)을 구현하는데 이용될 수 있다.
도 1에 도시된 바와 같이, 감지 회로(104)는 감지 증폭기(SA) 인에이블 제어 신호(118)를 제공하기 위해 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 감지한다. SA 인에이블 제어 신호(118)는 감지 증폭기(106)가 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 판독하게 하는 트리거를 나타낸다. 예시적인 실시예에서, SA 인에이블 제어 신호(118)는 감지 증폭기(106)가 비트 라인들(116.1 내지 116.m) 중 적어도 하나가 그 정상 상태로 고정된 전자 데이터 이전에 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 판독하게 한다. 도 1에 도시된 예시적인 실시예에서, SA 인에이블 제어 신호(118)는 메모리 셀들(112.1.1 내지 112.m.n)로부터의 전자 데이터가 비트 라인들(116.1 내지 116.m)을 따라 전파함에 따라, 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이한다. 예시적인 실시예에서, 감지 회로(104)는 감지 증폭기(106)가 시간상 상이한 경우에 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 판독하게 하도록 SA 인에이블 제어 신호(118)의 상승 시간이라고도 칭하는 이 전이의 속도를 제어할 수 있다. 예를 들어, 감지 회로(104)는 감지 증폭기(106)가 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 일찍 판독하도록 이 전이의 속도를 증가시키거나 감지 증폭기(106)가 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 나중에 판독하도록 이 전이의 속도를 감소시킬 수 있다.
도 1에 도시된 예시적인 실시예에서, 감지 증폭기(106)는 SA 인에이블 제어 신호(118)에 응답하여 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 판독한다. 전술한 바와 같이, SA 인에이블 제어 신호(118)는 메모리 셀들(112.1.1 내지 112.m.n)로부터의 전자 데이터가 비트 라인들(116.1 내지 116.m)을 따라 전파함에 따라, 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이한다. 예시적인 실시예에서, 감지 증폭기(106)는 몇 가지 예시들을 제공하기 위해 p-형 금속 산화물 반도체 전계 효과(PMOS) 트랜지스터의 임계 전압 또는 n-형 금속 산화물 반도체 전계 효과(NMOS) 트랜지스터의 임계 전압과 같은 감지 임계 값보다 크거나 같은 SA 인에이블 제어 신호(118)에 응답하여 비트 라인들(116.1 내지 116.m) 상의 전자 데이터를 판독한다. 그 후, 감지 증폭기(106)는 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 중에서 더 느린 전파 시간을 갖는 비트 라인들을 논리 1과 같은 제1 논리 값이 되도록, 및 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 중에서 보다 빠른 전파 시간을 갖는 비트 라인들을 논리 0과 같은 제2 논리 값이 되도록 변환, 즉 판독한다. 예를 들어, 감지 증폭기(106)는 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 사이의 전압들의 차이를 결정한다. 이 예시에서, 제1 감지 증폭기(106)는 느린 방전 시간을 나타내는 보다 큰 전압을 갖는 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 중에서 비트 라인을 논리 1과 같은 제1 논리 값으로 변환, 즉 할당한다. 다른 예시로서, 감지 증폭기(106)는 더 빠른 방전 시간을 나타내는 더 작은 전압을 갖는 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 중에서 비트 라인을 논리 0와 같은 제2 논리 값으로 변환, 즉 할당한다. 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 상의 전자 데이터의 전파 시간은 메모리 기억 장치(100)와 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들 사이에서 상이할 수 있다. 이와 같이, 비트 라인들(116.1 내지 116.m)의 하나 이상의 그룹들 상의 전자 데이터에 대한 전파 시간은 메모리 기억 장치(100)가 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 불능 기능(PUF)을 구현하는데 이용될 수 있다.
제2의 예시적인 메모리 기억 장치
도 2는 본 발명의 예시적인 실시예에 따른 제2 메모리 기억 장치의 블록도를 도시한다. 도 2에 도시된 바와 같이, 메모리 기억 장치(200)는 메모리 셀(202), 메모리 셀(204), 사전 충전 회로(206), 감지 회로(208), 및 감지 증폭기(210)를 포함한다. 또한, 도 2에 도시되지는 않았지만, 메모리 기억 장치(200)는 본 개시의 사상 및 범위를 벗어나지 않으면서 당업자들에게 명백할 수 있는 몇 가지 예시들을 제공하기 위해서 기록 드라이버, 행 어드레스 디코더, 및/또는 열 어드레스 디코더와 같은 다른 전자 회로를 포함할 수 있다. 메모리 기억 장치(200)는 도 1에서 전술한 바와 같은 메모리 기억 장치(100)의 예시적인 실시예를 나타낼 수 있다. 이와 같이, 메모리 셀(202) 및 메모리 셀(204)은 도 1에서 전술한 바와 같이 메모리 셀들(112.1.1 내지 112.m.n) 중 2 개의 메모리 셀들의 예시적인 실시예들을 나타낼 수 있다. 유사하게, 감지 회로(208) 및 감지 증폭기(210)는 각각 도 1에서 전술한 바와 같이 감지 회로(104) 및 감지 증폭기(106)의 예시적인 실시예들을 나타낼 수 있다.
동작 중에, 사전 충전 회로(206)는 메모리 셀(202)과 관련된 비트 라인(216) 및 메모리 셀(204)과 관련된 비트 라인(218)을 사전 충전(pre-charge)으로 언급하여 논리 1과 같은 제1 논리 값으로 충전할 수 있다. 비트 라인(216) 및 비트 라인(218)의 이러한 충전은 전자 데이터가 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터로부터 판독되기 전에 발생하기 때문에 사전 충전으로 지칭된다. 메모리 셀(202) 및 메모리 셀(204)의 사전 충전 이후에, 메모리 기억 장치(200)는 메모리 셀(202) 및 메모리 셀(204)로부터 전자 데이터를 판독할 수 있다. 일부 상황에서, 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터는 논리 1과 같은 제1 논리 값에서 논리 0과 같은 제2 논리 값에 있도록 비트 라인(216) 및 비트 라인(218)을 각각 방전시킨다.
전술한 바와 같이, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 기억 장치(200) 내에 몇 가지 예시들을 제공하기 위해 도핑 농도, 산화막 두께, 채널 길이, 구조적 폭, 및/또는 기생 성분들의 차이들과 같은 작은 차이들을 유발할 수 있다. 예를 들어, 이러한 작은 차이들은 메모리 셀(202) 및 메모리 셀(204)을 물리적으로 고유하게 만들 수 있다. 결과적으로, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터가 비트 라인(216) 및 비트 라인(218)을 각각 논리 1과 같은 제1 논리 값으로부터 논리 0과 같은 제2 논리 값에 있도록 상이한 속도로 방전시킨다. 예를 들어, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 비트 라인(216)과 관련된 기생 성분들을 비트 라인(218)과 관련된 기생 성분들보다 더 크게 할 수 있다. 이 예시에서, 비트 라인(216)은 비트 라인(218)보다 긴 전파 지연을 갖는 것으로서 특징 지워질 수 있어서, 비트 라인(218) 상의 전자 데이터보다 느린 비트 라인(216)을 방전시키는 비트 라인(216) 상의 전자 데이터는 비트 라인(218)을 방전시킨다. 이하에서 더 상세히 설명되는 바와 같이, 비트 라인(216) 및 비트 라인(218)의 이러한 물리적 고유성은 메모리 기억 장치(200)가 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 방지 기능(PUF)을 구현하는데 이용될 수 있다.
도 2에 도시된 바와 같이, 감지 회로(208)는 도 1에서 전술한 바와 같은 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 2에 도시된 예시적인 실시예에서, 감지 증폭기(210)는 SA 인에이블 제어 신호(118)에 응답하여 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독한다. 도 2에 도시된 바와 같이, 감지 증폭기(210)는 p-형 금속 산화물 반도체 전계 효과(PMOS) 트랜지스터들(P1, P2) 및 n-형 금속 산화물 반도체 전계 효과(NMOS) 트랜지스터들(N1, N2, N3)을 포함한다. 전술한 바와 같이, SA 인에이블 제어 신호(118)는 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터가 각각 비트 라인(216) 및 비트 라인(218)을 따라 전파함에 따라, 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이한다. 도 2에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N3)는 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독하기 위해 감지 증폭기(210)를 활성화시키기 위해 SA 인에이블 제어 신호(118)를 대응하는 임계 전압보다 크거나 같게 할 때 활성화된다.
도 2에 도시된 바와 같이, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 제1 논리 반전 회로를 형성하도록 배열되고 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 제2 논리 반전 회로를 형성하도록 배열되고, 제1 논리 반전 회로의 입력은 제2 논리 반전 회로의 출력에 접속되고, 제2 논리 반전 회로의 입력은 제1 논리 반전 회로의 출력에 접속하여 한 쌍의 교차 결합된 반전 회로들을 형성한다. 전술한 바와 같이, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터가 각각 비트 라인(216) 및 비트 라인(218)을 논리 1과 같은 제1 논리 값에서 논리 0과 같은 제2 논리 값으로 상이한 속도로 방전시키게 된다. 제1 논리 반전 회로 및 제2 논리 반전 회로는 비트 라인(216)과 비트 라인(218) 중에서 더 느린 전파 시간을 갖는 비트 라인을 논리 1과 같은 제1 논리 값이 되도록, 및 비트 라인(216)과 비트 라인(218) 중에서 보다 빠른 전파 시간을 갖는 비트 라인을 논리 0과 같은 제2 논리 값이 되도록 변환, 즉 할당한다.
전술한 바와 같이, 반도체 제조 공정에서 제어할 수 없는 무작위적인 물리적 공정들은 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터가 각각 상이한 속도로 비트 라인(216) 및 비트 라인(218)을 방전하게 한다. 비트 라인(216) 및 비트 라인(218)의 방전 속도는 메모리 기억 장치(200)와 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들 사이에서 상이할 수 있다. 이와 같이, 비트 라인(216) 및 비트 라인(218)의 방전 속도는 메모리 기억 장치(200)가 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 불능 기능(PUF)을 구현하는데 이용될 수 있다.
예시적인 NOR 감지 회로
도 3은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제1 예시적인 감지 회로의 블록도를 도시한다. NOR 감지 회로(300)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 3에 도시된 바와 같이, NOR 감지 회로(300)는 감지 체인(302.1 내지 302.m) 및 NMOS 트랜지스터들(N4, N5)을 포함한다. NOR 감지 회로(300)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다.
도 1 및 도 2에서 전술한 바와 같이, SA 인에이블 제어 신호(118)는 메모리 셀(202) 및 메모리 셀(204)로부터의 전자 데이터가 각각 비트 라인(216) 및 비트 라인(218)을 따라 전파함에 따라, 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이한다. 도 3에 도시된 바와 같이, 비트 라인(216) 및 비트 라인(218)이 논리 1과 같은 제1 논리 값으로 사전 충전될 때, NMOS 트랜지스터들(N4 및 N5)은 활성화, 즉 턴온되어, SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값이 되게 한다. 그리고, 이하에서 더 상세히 설명되는 바와 같이, 비트 라인(216) 및 비트 라인(218)이 논리 1과 같은 제1 논리 값으로 사전 충전될 때, 감지 체인들(302.1 내지 302.m)은 비활성화, 즉 턴 오프된다.
도 2에서 전술한 바와 같이, 전자 데이터는 논리 1과 같은 제1 논리 값에서 논리 0과 같은 제2 논리 값에 있도록 비트 라인(216) 및 비트 라인(218)을 각각 방전시킨다. 비트 라인(216) 및 비트 라인(218)이 방전됨에 따라, NMOS 트랜지스터들(N4 및 N5)은 비활성화, 즉 턴 오프된다. 또한, 하나 이상의 감지 체인들(302.1 내지 302.m)은 활성화, 즉 턴 온되어, SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 상승하게 한다. 도 1에서 전술한 감지 회로(104)와 유사하게, 도 3에 도시된 NOR 감지 회로(300)는 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 SA 인에이블 제어 신호(118)의 이러한 전이 속도를 유사하게 제어할 수 있다.
도 3에 도시된 예시적인 실시예에서, NOR 감지 회로(300)는 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로의 SA 인에이블 제어 신호(118)의 전이 속도를 제어하기 위해 체인 선택 제어 신호들(350.1 내지 350.m)의 다양한 조합을 표명함으로써 감지 체인들(302.1 내지 302.m)의 다양한 조합을 선택적으로 활성화시킬 수 있다. 도 3에 도시된 바와 같이, 감지 체인들(302.1 내지 302.m)의 다양한 조합은 SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이하기 위한 다양한 전이 속도(352.1 내지 352.n)를 제공한다. 이 예시적인 실시예에서, NOR 감지 회로(300)는 SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로의 이러한 전이 속도를 증가시키기 위해 더 많은 감지 체인들(302.1 내지 302.m)을 선택적으로 활성화시킬 수 있다. 대안적으로, 또는 이에 추가하여, NOR 감지 회로(300)는 SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 이러한 전이 속도를 감소시키기 위해 더 많은 감지 체인들(302.1 내지 302.m)을 선택적으로 비활성화시킬 수 있다. 제1 예시에서, NOR 감지 회로(300)는 SA 인에이블 제어 신호(118)에 대해 가장 빠른 전이 속도(352.n)를 제공하기 위해 감지 체인들(302.1 내지 302.m)의 모두를 선택적으로 활성화할 수 있다. 제2 예시에서, NOR 감지 회로(300)는 SA 인에이블 제어 신호(118)에 대해 가장 느린 전이 속도(352.1)를 제공하기 위해 감지 체인(302.1)만을 선택적으로 활성화할 수 있다. 제1 예시로부터의 가장 빠른 전이 속도(352.n)를 갖는 SA 인에이블 제어 신호(118)는 제2 실시예에서 가장 느린 전이 속도(352.1)를 갖는 SA 인에이블 제어 신호(118)보다 시간상으로 빠르게 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독하기 위해 감지 증폭기(210)와 같은 감지 증폭기가 예시를 제공한다. 예시적인 실시예에서, 비트 라인(216)과 비트 라인(218) 상의 전자 데이터는 비트 라인(216)과 비트 라인(218) 사이의 차이 또는 판독 마진(RM)이 가장 클 때의 예에서 판독된다. 이 예시적인 실시예에서, NOR 감지 회로(300)는 비트 라인(216)과 비트 라인(218) 사이의 판독 마진(RM)이 가장 클 때 감지 증폭기가 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독하도록 감지 체인(302.2)만을 선택적으로 활성화시킬 수 있다.
도 3에 도시된 바와 같이, 감지 체인들(302.1 내지 302.m)의 각각은 서로 실질적으로 유사한 방식으로 구현되며; 따라서, 감지 체인들(302.1 내지 302.m) 중에서 감지 체인(302.1)만이 더 상세히 설명될 것이다. 도 3에 도시된 예시적인 실시예에서, 감지 체인(302.1)은 PMOS 트랜지스터들(P3 내지 P8)을 포함한다. 도 3에 도시된 바와 같이, PMOS 트랜지스터들(P3 내지 P5)은 제1 논리 NOR 게이트를 형성하도록 배열되고, PMOS 트랜지스터들(P6 내지 P8)은 제2 논리 NOR 게이트를 형성하도록 배열된다. 이와 같이, 제1 논리 NOR 게이트는 비트 라인(216) 및 비트 라인(218)이 PMOS 트랜지스터(P4 및 P5)의 임계 전압보다 작거나 같도록 방전되고 체인 선택 제어 신호(350.1)가 논리 0과 같은 제2 논리 값에 있을 때, 동작 가능 전압 공급원(VDD)으로부터 SA 인에이블 제어 신호(118)에 전류를 공급한다. 유사하게, 제2 논리 NOR 게이트는 비트 라인(218) 및 비트 라인(216)이 PMOS 트랜지스터(P7 및 P8)의 임계 전압보다 작거나 같도록 방전되고 체인 선택 제어 신호(350.1)가 논리 0과 같은 제2 논리 값에 있을 때, 동작 가능 전압 공급원(VDD)으로부터 SA 인에이블 제어 신호(118)에 전류를 공급한다. 일부 상황에서, 감지 체인(302.1)은 제1 논리 NOR 게이트 또는 제2 논리 NOR 게이트 중 하나를 사용하여 구현될 수 있다. 이러한 상황에서, 제1 논리 NOR 게이트 또는 제2 논리 NOR 게이트의 PMOS 트랜지스터들은 반도체 제조 공정에 의해 정의된 최소 크기를 사용하여 구현된다.
또한, 감지 체인(302.1)은 비트 라인(216)과 SA 인에이블 제어 신호(118) 사이의 제1 기생 커패시턴스 및 비트 라인(218)과 SA 인에이블 제어 신호(118) 사이의 제2 기생 커패시턴스에 균형을 이루는 평형 결합 구조물로서 특징 지워질 수 있다. 도 3에 도시된 예시적인 실시예에서, 제1 기생 커패시턴스는 이 제1 기생 커패시턴스가 제2 기생 커패시턴스보다 SA 인에이블 제어 신호(118)에 물적으로 더 가깝기 때문에 인접한 기생 커패시턴스인 것으로 특징 지워질 수 있다. 제2 기생 커패시턴스는 이 제2 기생 커패시턴스가 제1 기생 커패시턴스보다 SA 인에이블 제어 신호(118)로부터 물리적으로 더 멀리 떨어져 있기 때문에 먼 기생 커패시턴스인 것으로 특징 지워질 수 있다. 종종, 인접한 기생 커패시턴스는 비트 라인(216)과 비트 라인(218) 사이의 불균형을 야기할 수 있는 먼 기생 커패시턴스보다 크다. 도 3에 도시된 예시적인 실시예에서, 감지 체인(302.1)은 제1 논리 NOR 게이트와 제2 논리 NOR 게이트 사이에서 비트 라인(216) 및 비트 라인(218)을 비틀림 작업함으로써 제1 논리 NOR 게이트와 제2 논리 NOR 게이트 사이의 인접한 기생 커패시턴스 및 먼 기생 커패시턴스의 기여도를 균형 잡는다. 도 3에 도시된 바와 같이, 비트 라인(216) 및 비트 라인(218)의 이러한 비틀림 작업은 PMOS 트랜지스터들(P4 및 P8)의 게이트들을 비트 라인(216)에, PMOS 트랜지스터들(P5 및 P7)의 게이트들을 비트 라인(218)에 전기적으로 결합시킴으로써 구현된다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제2 예시적인 감지 회로의 블록도를 도시한다. NOR 감지 회로(400)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 4에 도시된 바와 같이, NOR 감지 회로(400)는 도 3에서 전술한 바와 같이 감지 체인(302.1 내지 302.m) 및 NMOS 트랜지스터들(N4, N5)을 포함한다. NOR 감지 회로(400)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NOR 감지 회로(400)는 도 3에서 전술한 바와 같이 NOR 감지 회로(300)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(300)와 NOR 감지 회로(400) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 4에 도시된 바와 같이, PMOS 트랜지스터들(P3 내지 P5)은 제1 논리 NOR 게이트를 형성하도록 배열되고, PMOS 트랜지스터들(P6 내지 P8)은 도 3에서 전술한 바와 같이 제2 논리 NOR 게이트를 형성하도록 배열된다. 그러나, 도 4에 도시된 예시적인 실시예에서, 제1 논리 NOR 게이트는 비트 라인(216) 및 비트 라인(218)이 PMOS 트랜지스터(P4 및 P3)의 임계 전압보다 작거나 같도록 방전되고 체인 선택 제어 신호(350.1)가 논리 0과 같은 제2 논리 값에 있을 때, 동작 가능 전압 공급원(VDD)으로부터 SA 인에이블 제어 신호(118)에 전류를 공급한다. 유사하게, 제2 논리 NOR 게이트는 비트 라인(218) 및 비트 라인(216)이 PMOS 트랜지스터들(P7, P6)의 임계 전압보다 작거나 같도록 방전되고 체인 선택 제어 신호(350.1)가 논리 0과 같은 제2 논리 값에 있을 때, 동작 가능 전압 공급원(VDD)으로부터 SA 인에이블 제어 신호(118)에 전류를 공급한다.
도 5는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제3 예시적인 감지 회로의 블록도를 도시한다. NOR 감지 회로(500)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 5에 도시된 바와 같이, NOR 감지 회로(500)는 감지 체인들(302.2, 302.m), 감지 체인(502), 및 NMOS 트랜지스터들(N4, N5)을 포함한다. NOR 감지 회로(500)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NOR 감지 회로(500)는 도 3에서 전술한 바와 같이 NOR 감지 회로(300)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(300)와 NOR 감지 회로(500) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 5에 도시된 바와 같이, NOR 감지 회로(500)는 도 3에서 전술한 바와 같이 감지 체인들(302.2 내지 302.m)을 포함한다. 도 5에 도시된 예시적인 실시예에서, 감지 체인(502)은 PMOS 트랜지스터들(P9 내지 P11)을 포함한다. PMOS 트랜지스터들(P9 내지 P11)은 도 3에서 전술한 바와 같이 제1 논리 NOR 게이트를 형성하도록 배치된다. 도 5에 도시된 예시적인 실시예에서, PMOS 트랜지스터들(P9 내지 P11)은 반도체 제조 공정에 의해 정의되는 최소 크기를 사용하여 구현된다. 예를 들어, PMOS 트랜지스터들(P9 내지 P11)은 16 나노미터(nm) 반도체 제조 기술 노드에서 2 개의 핀들을 갖는 핀형 전계드 효과 트랜지스터(FinFET)로 구현될 수 있다.
도 5는 도 3에서 전술한 바와 같이 감지 체인(302.1)을 대신하여 감지 체인(502)을 포함하는 NOR 감지 회로(500)를 도시하지만, 관련 기술 분야의 당업자는 도 3에서 전술한 바와 같은 감지 체인들(302.1 내지 302.m) 중 임의의 감지 체인이 본 발명의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야의 당업자에게 명백할 수 있는 유사한 감지 체인(502)으로 대체될 수 있음을 인식할 수 있다.
예를 들어, 도 6은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제4 예시적인 감지 회로의 블록도를 도시한다. NOR 감지 회로(600)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 6에 도시된 바와 같이, NOR 감지 회로(600)는 감지 체인들(602.1 내지 602.4) 및 NMOS 트랜지스터들(N4, N5)을 포함한다. NOR 감지 회로(600)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NOR 감지 회로(600)는 도 3에서 전술한 바와 같이 NOR 감지 회로(300)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(300)와 NOR 감지 회로(600) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 6에 도시된 예시적인 실시예에서, 감지 체인들(602.1 내지 602.4)은 도 5에서 전술한 바와 같이 감지 체인(502)과 실질적으로 유사한 방식으로 구현된다. 또한, 도 6에 도시된 바와 같이, 감지 체인들(602.3 및 602.4)은 이들 논리 NOR 게이트들 간의 비트 라인(216) 및 비트 라인(218)을 비틀림 작업함으로써 감지 체인(602.4)의 논리 NOR 게이트와 감지 체인(602.3)의 논리 NOR 게이트 사이의 인접한 기생 커패시턴스 및 먼 기생 커패시턴스의 기여도에 균형을 이룬다.
다른 예시로서,도 7은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제5 예시적인 감지 회로의 블록도를 도시한다. NOR 감지 회로(700)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 7에 도시된 바와 같이, NOR 감지 회로(700)는 감지 체인들(702.1 내지 702.4) 및 NMOS 트랜지스터들(N4, N5)을 포함한다. NOR 감지 회로(700)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NOR 감지 회로(700)는 도 3에서 전술한 바와 같이 NOR 감지 회로(300)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(300)와 NOR 감지 회로(700) 사이의 차이점들 만을 아래에서 더 상세히 설명한다. 도 7에 도시된 예시적인 실시예에서, 감지 체인들(702.1, 702.2 및 702.4)은 도 5에서 전술한 바와 같이 감지 체인(502)과 실질적으로 유사한 방식으로 구현되며, 감지 체인(702.3)은 도 3에서 전술한 바와 같이 감지 체인(302)과 실질적으로 유사한 방식으로 구현된다.
예시적인 NAND 감지 회로
도 8은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제6 예시적인 감지 회로의 블록도를 도시한다. NAND 감지 회로(800)는 도 1에서 전술한 바와 같이 감지 회로(108)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 8에 도시된 바와 같이, NAND 감지 회로(800)는 감지 체인들(802.1 내지 802.m) 및 PMOS 트랜지스터들(P12, P13)을 포함한다. NAND 감지 회로(800)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NAND 감지 회로(800)는 도 3에서 전술한 바와 같이 NOR 감지 회로(300)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(300)와 NAND 감지 회로(800) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 8에 도시된 바와 같이, 비트 라인(216) 및 비트 라인(218)이 논리 1과 같은 제1 논리 값으로 사전 충전될 때, PMOS 트랜지스터들(P12, P13)은 비활성화, 즉 턴 오프되어, SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값이 되게 한다. 그리고, 이하에서 더 상세히 설명되는 바와 같이, 비트 라인(216) 및 비트 라인(218)이 논리 1과 같은 제1 논리 값으로 사전 충전될 때, 하나 이상의 감지 체인들(802.1 내지 802.m)은 활성화, 즉 턴 온된다.
도 2에서 전술한 바와 같이, 전자 데이터는 논리 1과 같은 제1 논리 값에서 논리 0과 같은 제2 논리 값에 있도록 비트 라인(216) 및 비트 라인(218)을 각각 방전시킨다. 비트 라인(216) 및 비트 라인(218)이 방전됨에 따라, PMOS 트랜지스터들(P12, P13)은 활성화, 즉 턴 온된다. 또한, 감지 체인들(802.1 내지 802.m)은 비활성화, 즉 턴 오프되어, SA 인에이블 제어 신호(118)가 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 상승하게 한다. 그리고, 도 1에서 전술한 바와 같은 감지 회로(108) 및 도 3에 도시된 바와 같은 NOR 감지 회로(300)와 유사하게, 도 8에 도시된 바와 같은 NAND 감지 회로(800)는 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 SA 인에이블 제어 신호(118)의 이러한 전이 속도를 유사하게 제어할 수 있다.
도 8에 도시된 예시적인 실시예에서, NAND 감지 회로(800)는 논리 1과 같은 제1 논리 값으로부터 논리 0과 같은 제2 논리 값으로의 SA 인에이블 제어 신호(118)의 전이 속도를 제어하기 위해 체인 선택 제어 신호들(350.1 내지 350.m)의 다양한 조합을 표명함으로써 감지 체인들(802.1 내지 802.m)의 다양한 조합들을 선택적으로 활성화시킬 수 있다. 도 8에 도시된 바와 같이, 감지 체인들(802.1 내지 802.m)의 다양한 조합들은 SA 인에이블 제어 신호(118)가 논리 1과 같은 제1 논리 값으로부터 논리 0과 같은 제2 논리 값으로 전이하기 위한 다양한 전이 속도(652.1 내지 652.n)를 제공한다. 이 예시적인 실시예에서, NAND 감지 회로(800)는 SA 인에이블 제어 신호(118)가 논리 1과 같은 제1 논리 값으로부터 논리 0과 같은 제2 논리 값으로의 이러한 전이 속도를 증가시키기 위해 더 많은 감지 체인들(802.1 내지 802.m)을 선택적으로 활성화시킬 수 있다. 대안적으로, 또는 이에 추가하여, NAND 감지 회로(800)는 SA 인에이블 제어 신호(118)가 논리 1과 같은 제1 논리 값으로부터 논리 0과 같은 제2 논리 값으로의 이 전이 속도를 감소시키기 위해 더 많은 감지 체인들(802.1 내지 802.m)을 선택적으로 비활성화시킬 수 있다. 제1 예시에서, NAND 감지 회로(800)는 SA 인에이블 제어 신호(118)에 대해 가장 빠른 전이 속도(652.n)를 제공하기 위해 감지 체인들(802.1 내지 802.m)의 모두를 선택적으로 활성화할 수 있다. 제2 예시에서, NAND 감지 회로(800)는 SA 인에이블 제어 신호(118)에 대해 가장 느린 전이 속도(652.1)를 제공하기 위해 감지 체인(802.1)만을 선택적으로 활성화할 수 있다. 제1 예시로부터의 가장 빠른 전이 속도(652.n)를 갖는 SA 인에이블 제어 신호(118)는 제2 예시에서 가장 느린 전이 속도(652.1)를 갖는 SA 인에이블 제어 신호(118)보다 시간상으로 빠르게 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독하기 위해 감지 증폭기(210)와 같은 감지 증폭기가 예시를 제공한다. 예시적인 실시예에서, 비트 라인(216)과 비트 라인(218) 상의 전자 데이터는 비트 라인(216)과 비트 라인(218) 사이의 차이 또는 판독 마진(RM)이 가장 클 때의 예에서 판독된다. 이 예시적인 실시예에서, NAND 감지 회로(800)는 비트 라인(216)과 비트 라인(218) 사이의 판독 마진(RM)이 가장 클 때 감지 증폭기가 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 판독하도록 감지 체인(802.2)만을 선택적으로 활성화시킬 수 있다.
도 8에 도시된 바와 같이, 감지 체인들(802.1 내지 802.m)의 각각은 서로 실질적으로 유사한 방식으로 구현되며; 따라서, 감지 체인들(802.1 내지 802.m) 중에서 감지 체인(802.1)만이 더 상세히 설명될 것이다. 도 8에 도시된 예시적인 실시예에서, 감지 체인(802.1)은 NMOS 트랜지스터들(N6 내지 N11)을 포함한다. 도 8에 도시된 바와 같이, NMOS 트랜지스터들(N6 내지 N8)은 제1 논리 NAND 게이트를 형성하도록 배열되고, NMOS 트랜지스터들(N9 내지 N11)은 제2 논리 NAND 게이트를 형성하도록 배열된다. 이와 같이, 제1 논리 NAND 게이트는 비트 라인(216) 및 비트 라인(218)이 NMOS 트랜지스터들(N7, N8)의 임계 전압보다 크거나 같도록 유지하고 체인 선택 제어 신호(350.1)가 논리 1과 같은 제1 논리 값에 있을 때, SA 인에이블 제어 신호(118)로부터 전류를 낮춘다. 유사하게, 제2 논리 NAND 게이트는 비트 라인(218) 및 비트 라인(216)이 NMOS 트랜지스터들(N10, N11)의 임계 전압보다 크거나 같도록 유지하고 체인 선택 제어 신호(350.1)가 논리 1과 같은 제1 논리 값에 있을 때, SA 인에이블 제어 신호(118)로부터 전류를 낮춘다. 일부 상황에서, 감지 체인(802.1)은 제1 논리 NAND 게이트 또는 제2 논리 NAND 게이트 중 하나를 사용하여 구현될 수 있다. 이러한 상황에서, 제1 논리 NAND 게이트 또는 제2 논리 NAND 게이트의 NMOS 트랜지스터들은 반도체 제조 공정에 의해 정의된 최소 크기를 사용하여 구현된다.
또한, 감지 체인(802.1)은 도 3에서 전술한 바와 같이 감지 체인(302.1)과 실질적으로 유사한 방식으로 비트 라인(216)과 SA 인에이블 제어 신호(118) 사이의 제1 기생 커패시턴스 및 비트 라인(218)과 SA 인에이블 제어 신호(118) 사이의 제2 기생 커패시턴스에 균형을 이루는 평형 결합 구조물로서 특징 지워질 수 있다. 도 8에 도시된 예시적인 실시예에서, 감지 체인(802.1)은 제1 논리 NAND 게이트와 제2 논리 NAND 게이트 사이에서 비트 라인(216) 및 비트 라인(218)을 비틀림 작업함으로써 제1 논리 NAND 게이트와 제2 논리 NAND 게이트 사이의 인접한 기생 커패시턴스 및 먼 기생 커패시턴스의 기여도에 균형을 이룬다. 도 8에 도시된 바와 같이, 비트 라인(216) 및 비트 라인(218)의 이러한 비틀림 작업은 NMOS 트랜지스터들(N7, P11)의 게이트들을 비트 라인(216)에, NMOS 트랜지스터들(N8, N10)의 게이트들을 비트 라인(218)에 전기적으로 결합시킴으로써 구현된다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제7 예시적인 감지 회로의 블록도를 도시한다. NAND 감지 회로(900)는 도 1에서 전술한 바와 같이 감지 회로(106)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 9에 도시된 바와 같이, NAND 감지 회로(900)는 도 8에 도시된 바와 같이 감지 체인들(802.1 내지 802.m) 및 PMOS 트랜지스터들(P12, P13)을 포함한다. NAND 감지 회로(900)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NAND 감지 회로(900)는 도 8에서 전술한 바와 같이 NAND 감지 회로(800)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NOR 감지 회로(500)와 NAND 감지 회로(900) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 9에 도시된 바와 같이, NMOS 트랜지스터들(N6 내지 N8)은 제1 논리 NAND 게이트를 형성하도록 배열되고 PMOS 트랜지스터들(N9 내지 N11)은 도 3에서 전술한 바와 같이 제2 논리 NAND 게이트를 형성하도록 배열된다. 그러나, 도 9에서 도시된 예시적인 실시예에서, 제1 논리 NAND 게이트는 비트 라인(216) 및 비트 라인(218)이 NMOS 트랜지스터들(N7, N6)의 임계 전압보다 크거나 같도록 유지하고 체인 선택 제어 신호(350.1)가 논리 1과 같은 제1 논리 값에 있을 때, SA 인에이블 제어 신호(118)로부터 전류를 낮춘다. 유사하게, 제2 논리 NAND 게이트는 비트 라인(218) 및 비트 라인(216)이 NMOS 트랜지스터들(N10, N9)의 임계 전압보다 크거나 같도록 유지하고 체인 선택 제어 신호(350.1)가 논리 1과 같은 제1 논리 값에 있을 때, SA 인에이블 제어 신호(118)로부터 전류를 낮춘다.
도 10은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제8 예시적인 감지 회로의 블록도를 도시한다. NAND 감지 회로(1000)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 10에 도시된 바와 같이, NAND 감지 회로(1000)는 감지 체인들(802.1 내지 802.m), 감지 체인들(1002), 및 PMOS 트랜지스터들(P12, P13)을 포함한다. NAND 감지 회로(1000)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NAND 감지 회로(1000)는 도 8에서 전술한 바와 같이 NAND 감지 회로(800)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NAND 감지 회로(800)와 NAND 감지 회로(1000) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 10에 도시된 바와 같이, NAND 감지 회로(1000)는 도 8에서 전술한 바와 같이 감지 체인들(802.2 내지 802.m)을 포함한다. 도 10에 도시된 예시적인 실시예에서, 감지 체인(1002)은 NMOS 트랜지스터들(N12 내지 N14)을 포함한다. NMOS 트랜지스터들(N12 내지 N14)은 도 8에서 전술한 바와 같이 제1 논리 NAND 게이트를 형성하도록 배열된다. 도 10에 도시된 예시적인 실시예에서, NMOS 트랜지스터들(N12 내지 N14)은 반도체 제조 공정에 의해 정의된 최소 크기를 사용하여 구현된다. 예를 들어, NMOS 트랜지스터들(N12 내지 N14)은 16 나노미터(nm) 반도체 제조 기술 노드에서 2 개의 핀들을 갖는 핀형 전계 효과 트랜지스터(FinFET)로 구현될 수 있다.
도 10은 감지 체인(802.1)을 대신하여 감지 체인(1002)을 더 포함하는 NAND 감지 회로(1000)를 도시하지만, 관련 기술 분야의 당업자는 도 8에서 전술한 바와 같은 감지 체인들(802.1 내지 802.m) 중 임의의 감지 체인이 본 발명의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야의 당업자에게 명백할 수 있는 유사한 감지 체인(1002)으로 대체될 수 있음을 인식할 수 있다.
예를 들어, 도 11은 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제9 예시적인 감지 회로의 블록도를 도시한다. NAND 감지 회로(1100)는 도 1에서 전술한 바와 같은 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 11에 도시된 바와 같이, NAND 감지 회로(1100)는 감지 체인들(1102.1 내지 1102.4) 및 PMOS 트랜지스터들(P12, P13)을 포함한다. NAND 감지 회로(1100)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NAND 감지 회로(1100)는 도 8에서 전술한 바와 같이 NAND 감지 회로(800)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NAND 감지 회로(800)와 NAND 감지 회로(1100) 사이의 차이점들 만을 아래에서 더 상세히 설명한다.
도 11에 도시된 예시적인 실시예에서, 감지 체인들(1102.1 내지 1102.4)은 도 10에서 전술한 바와 같이 감지 체인(1002)과 실질적으로 유사한 방식으로 구현된다. 또한, 도 11에 도시된 바와 같이, 감지 체인들(1102.3, 1102.4)은 이들 논리 NAND 게이트들 간의 비트 라인(216) 및 비트 라인(218)을 비틀림 작업함으로써 감지 체인(1102.4)의 논리 NAND 게이트와 감지 체인(1102.3)의 논리 NAND 게이트 사이의 인접한 기생 커패시턴스 및 먼 기생 커패시턴스의 기여도에 균형을 이룬다.
다른 예시로서, 도 12는 본 발명의 예시적인 실시예에 따른 메모리 기억 장치 내에 구현될 수 있는 제10 예시적인 감지 회로의 블록도를 도시한다. NAND 감지 회로(1200)는 도 1에서 전술한 바와 같이 감지 회로(104)와 실질적으로 유사한 방식으로 SA 인에이블 제어 신호(118)를 제공하기 위해 비트 라인(216) 및 비트 라인(218) 상의 전자 데이터를 감지한다. 도 12에 도시된 바와 같이, NAND 감지 회로(1200)는 감지 체인들(1202.1 내지 1202.4) 및 PMOS 트랜지스터들(P12, P13)을 포함한다. NAND 감지 회로(1200)는 도 2에서 전술한 바와 같이 감지 회로(208)의 예시적인 실시예를 나타낼 수 있다. NAND 감지 회로(1200)는 도 8에서 전술한 바와 같이 NAND 감지 회로(800)와 실질적으로 유사한 많은 특징들을 공유하고; 따라서 NAND 감지 회로(800)와 NAND 감지 회로(1200) 사이의 차이점들 만을 아래에서 더 상세히 설명한다. 도 12에 도시된 예시적인 실시예에서, 감지 체인들(1202.1, 1202.2 및 1202.4)은 도 10에서 전술한 바와 같이 감지 체인(1002)과 실질적으로 유사한 방식으로 구현되며, 감지 체인(1202.3)은 도 8에서 전술한 바와 같이 감지 체인(802)과 실질적으로 유사한 방식으로 구현된다.
예시적인 메모리 기억 장치에 대한 예시적인 동작 제어 흐름
도 13은 본 발명의 예시적인 실시예에 따른 예시적인 메모리 기억 장치에 대한 예시적인 동작의 흐름도를 도시한다. 개시는 이러한 동작 설명으로 제한되지는 않는다. 오히려, 당업자에게는 다른 동작 제어 흐름이 본 개시의 범위 및 사상 내에 있다는 것이 명백할 것이다. 다음의 설명은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들로부터 구별되게 하는 물리적 복제 불능 기능(PUF)을 구현하기 위해 도 2에서 전술한 바와 같이 메모리 기억 장치(200)와 같은 예시적인 메모리 기억 장치에 대한 예시적인 동작 제어 흐름(1300)을 설명한다.
동작 1302에서, 예시적인 동작 제어 흐름(1300)은 논리 1과 같은 제1 논리 값으로 몇 가지 예시들을 제공하기 위해 비트 라인(216) 및/또는 비트 라인(218)과 같은 메모리 기억 장치의 비트 라인들을 사전 충전이라고도 칭해질 수 있다. 비트 라인들의 이러한 충전은 전자 데이터가 메모리 기억 장치로부터 판독되기 전에 발생하기 때문에 사전 충전으로 지칭된다. 도 2에서 전술한 바와 같이 사전 충전 회로(206)는 메모리 기억 장치의 비트 라인들을 충전하는데 이용될 수 있다.
동작 1304에서, 예시적인 동작 제어 흐름(1300)은 동작 1304로부터 비트 라인들을 방전한다. 예시적인 동작 제어(1300)는 메모리 기억 장치로부터 전자 데이터를 판독하기 위해 메모리 기억 장치의 다양한 워드라인들을 표명할 수 있다. 메모리 기억 장치로부터의 전자 데이터는 논리 1과 같은 제1 논리 값에서 논리 0과 같은 제2 논리 값이 되도록 동작 1304에서 비트 라인들을 방전한다.
동작 1306에서, 예시적인 동작 제어 흐름(1300)은 동작 1304로부터의 비트 라인들 상의 전자 데이터를 판독하는 일 예시를 제공하는 SA 인에이블 제어 신호(118)와 같은 트리거 제어 신호를 제공하기 위해 동작 1304로부터 비트 라인들의 방전을 감지한다. 트리거 제어 신호는 전자 데이터가 동작 1304로부터 비트 라인들을 따라 전파됨에 따라 논리 0과 같은 제2 논리 값으로부터 논리 1과 같은 제1 논리 값으로 전이한다. 예시적인 동작 제어 흐름(1300)은 시간 상의 상이한 경우에서 동작 1304로부터 비트 라인들 상의 전자 데이터를 판독하기 위해 상승 시간이라고도 불리는 이러한 전이 속도를 제어할 수 있다. 예를 들어, 예시적인 동작 제어 흐름(1300)은 동작 1304로부터 비트 라인들 상의 전자 데이터를 일찍 판독하기 위해 이러한 전이 속도를 증가시키거나 또는 동작 1304로부터 비트 라인들 상의 전자 데이터를 나중에 판독하도록 이러한 전이 속도를 감소시킬 수 있다. 도 2에서 전술한 바와 같이 감지 회로(208)는 트리거 제어 신호를 제공하기 위해 동작 1304로부터 비트 라인들의 방전을 감지하는데 이용될 수 있다.
동작 1308에서, 예시적인 동작 제어 흐름(1300)은 동작 1306으로부터의 트리거 제어 신호에 응답하여 동작 1304로부터 비트 라인들 상의 전자 데이터를 판독한다. 예시적인 동작 제어 흐름(1300)은 동작 1304로부터 비트 라인들 중에서 더 느린 전파 시간을 갖는 비트 라인들을 논리 1과 같은 제1 논리 값이 되도록, 및 동작 1304로부터 비트 라인들 중에서 보다 빠른 전파 시간을 갖는 비트 라인들을 논리 0과 같은 제2 논리 값이 되도록 변환, 즉 판독한다. 동작 1304로부터의 비트 라인들 상의 전자 데이터의 전파 시간은 메모리 기억 장치와 반도체 제조 공정에 의해 유사하게 설계되고 제조된 다른 메모리 기억 장치들 사이에서 상이할 수 있다. 이와 같이, 동작 1304로부터 비트 라인들 상의 전자 데이터의 전파 시간은 메모리 기억 장치가 반도체 제조 공정에 의해 유사하게 설계되고 제조되는 다른 메모리 기억 장치들과 구별되게 하는 물리적 복제 불능 기능(PUF)을 구현하는데 이용될 수 있다. 도 2에서 전술한 바와 같이 감지 증폭기(210)는 동작 1304로부터 비트 라인들 상의 전자 데이터를 판독하는데 이용될 수 있다.
결론
전술한 상세한 설명은 사전 충전 회로, 메모리 셀들, 감지 회로, 및 감지 증폭기를 갖는 메모리 기억 장치를 개시한다. 사전 충전 회로는 비트 라인들을 제1 논리 값으로 충전한다. 메모리 셀들은 전자 데이터를 비트 라인들에 제공하고, 전자 데이터는 비트 라인들을 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전한다. 감지 회로는 비트 라인들의 방전을 감지하여 트리거 제어 신호를 제공하며, 트리거 제어 신호는 제2 논리 값에 있고 비트 라인이 방전될 때 제1 논리 값으로 전이한다. 감지 증폭기는 제1 논리 값으로 전이하는 트리거 제어 신호에 응답하여 판독한다. 그 후, 감지 증폭기는 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값으로 할당하고, 비트 라인들로부터 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값으로 할당한다.
전술한 상세한 설명은 다른 메모리 기억 장치를 동작시키는 방법을 추가로 개시한다. 이 방법에는, 복수의 비트 라인들을 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전하는 전자 데이터를 비트 라인들에 제공하는 단계; 복수의 비트 라인들 중 적어도 하나가 제2 논리 값으로 고정되기 전에 판독하는 단계; 및 비트 라인들 중에서 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값으로 할당하고, 비트 라인들 중에서 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값으로 할당하는 단계를 포함한다.
전술한 상세한 설명은 메모리 셀들, 감지 회로, 및 감지 증폭기를 포함하는 다른 메모리 기억 장치를 더 개시한다. 메모리 셀들은 전자 데이터를 비트 라인들에 제공하고, 전자 데이터는 비트 라인들을 따라 상이한 속도로 전파한다. 감지 회로는 트리거 제어 신호를 제공하며, 트리거 제어 신호는 비트 라인들 중 적어도 하나가 정상 상태로 고정되기 전에 제1 논리 값으로부터 제2 논리 값으로 전이한다. 감지 증폭기는 제1 논리 값에서 제2 논리 값으로 전이하는 트리거 제어 신호에 응답하여 비트 라인들을 판독하고, 비트 라인들 중에서 가장 느린 전파 시간을 갖는 제1 비트 라인을 제2 논리 값으로 할당하고, 비트 라인들 중에서 가장 빠른 전파 시간을 갖는 제2 비트 라인을 제1 논리 값으로 할당한다.
1) 본 개시의 실시형태에 따른 메모리 기억 장치는, 복수의 비트 라인들을 제1 논리 값으로 충전하도록 구성된 사전 충전 회로; 상기 복수의 비트 라인들에 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 상기 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전함 - 를 제공하도록 구성된 복수의 메모리 셀들; 상기 제2 논리 값에 있고 상기 복수의 비트 라인들이 방전될 때 상기 제1 논리 값으로 전이하는 트리거 제어 신호를 제공하기 위해 상기 복수의 비트 라인들의 방전을 감지하도록 구성된 감지 회로; 및 감지 증폭기를 포함하고, 상기 감지 증폭기는, 상기 제1 논리 값으로 전이하는 상기 트리거 제어 신호에 응답하여 상기 복수의 비트 라인들을 판독하고, 복수의 비트 라인들 중에서 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값으로 할당하고, 복수의 비트 라인들 중에서 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값으로 할당하도록 구성된다.
2) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 증폭기는 상기 복수의 비트 라인들 중 적어도 하나가 상기 제2 논리 값으로 고정되기 전에 상기 복수의 비트 라인들을 판독하도록 구성된다.
3) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 회로는 또한, 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 제어하도록 구성된다.
4) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 회로는 복수의 감지 체인들을 포함하고, 상기 감지 회로는, 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 증가시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제1 감지 체인들을 활성화하거나 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 감소시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제2 감지 체인들을 비활성화하도록 구성된다.
5) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 복수의 감지 체인들 중 적어도 하나의 감지 체인은, 제1 논리 게이트를 형성하도록 배치된 제1 복수의 트랜지스터들; 및 제2 논리 게이트를 형성하도록 배치된 제2 복수의 트랜지스터들을 포함하고, 상기 복수의 비트 라인들은 상기 제1 논리 게이트들과 상기 제2 논리 게이트들 사이에서 트위스트되도록 배치된다.
6) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 제1 논리 게이트 및 상기 제2 논리 게이트는, 논리 NOR 게이트들, 또는 논리 NAND 게이트들을 포함한다.
7) 본 개시의 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 증폭기는 상기 복수의 비트 라인들 사이의 판독 마진(read margin, RM)이 가장 클 때의 시간에서 상기 복수의 비트 라인들을 판독하도록 구성된다.
8) 본 개시의 다른 실시형태에 따른 메모리 기억 장치를 동작시키는 방법은, 상기 메모리 기억 장치에 의해, 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전함 - 를 복수의 비트 라인들에 제공하는 단계; 상기 복수의 비트 라인들 중 적어도 하나가 상기 제2 논리 값으로 고정되기 전에 상기 복수의 비트 라인들을 판독하는 단계; 및 복수의 비트 라인들 중에서 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값이 되도록 할당하고, 복수의 비트 라인들 중에서 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값이 되도록 할당하는 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 메모리 기억 장치를 동작시키는 방법에 있어서, 상기 판독 단계는, 상기 제2 논리 값에 있고 상기 복수의 비트 라인들이 방전될 때 상기 제1 논리 값으로 전이하는 트리거 제어 신호를 제공하도록 상기 복수의 비트 라인들의 방전을 감지하는 단계를 포함하고, 상기 할당하는 단계는, 상기 제1 논리 값으로 전이하는 트리거 제어 신호에 응답하여 상기 제1 비트 라인 및 상기 제2 비트 라인을 할당하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 메모리 기억 장치를 동작시키는 방법에 있어서, 상기 감지하는 단계는, 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 제어하는 단계를 포함한다.
11) 본 개시의 다른 실시형태에 따른 메모리 기억 장치를 동작시키는 방법에 있어서, 상기 제어하는 단계는, 복수의 비트 라인들을 보다 빠른 시점에 판독하기 위해 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 증가시키는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 메모리 기억 장치를 동작시키는 방법에 있어서, 상기 제어하는 단계는, 복수의 비트 라인들을 나중의 시점에 판독하기 위해 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 감소시키는 단계를 포함한다.
13) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치는, 복수의 비트 라인들에 결합되어, 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 따라 상이한 속도로 전파함 - 를 상기 복수의 비트 라인들에 제공하도록 구성된 복수의 메모리 셀들; 상기 복수의 비트 라인들 중 적어도 하나가 그 정상 상태로 고정되기 전에 제1 논리 값으로부터 제2 논리 값으로 전이하는 트리거 제어 신호를 제공하도록 구성된 감지 회로; 및 감지 증폭기를 포함하고, 상기 감지 증폭기는, 상기 제1 논리 값에서 상기 제2 논리 값으로 전이하는 트리거 제어 신호에 응답하여 상기 복수의 비트 라인들을 판독하고, 복수의 비트 라인들 중에서 가장 느린 전파 시간을 갖는 제1 비트 라인을 제2 논리 값으로 할당하고, 복수의 비트 라인들 중에서 가장 빠른 전파 시간을 갖는 제2 비트 라인을 제1 논리 값으로 할당하도록 구성된다.
14) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치는, 상기 복수의 비트 라인들을 상기 제2 논리 값으로 충전하도록 구성된 사전 충전 회로를 더 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 전자 데이터는 상기 복수의 비트 라인들을 상기 제2 논리 값으로부터 상기 제1 논리 값으로 상이한 속도로 방전하도록 구성된다.
16) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 회로는 또한, 상기 트리거 제어의 전이 속도를 상기 제1 논리 값으로부터 상기 제2 논리 값으로 제어하도록 구성된다.
17) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 회로는, 복수의 감지 체인들을 포함하고, 상기 감지 회로는, 상기 트리거 제어 신호의 전이 속도를 증가시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제1 감지 체인들을 활성화하거나 상기 트리거 제어 신호의 전이 속도를 감소시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제2 감지 체인들을 비활성화하도록 구성된다.
18) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 복수의 감지 체인들 중 적어도 하나의 감지 체인은, 제1 논리 게이트를 형성하도록 배치된 제1 복수의 트랜지스터들; 및 제2 논리 게이트를 형성하도록 배치된 제2 복수의 트랜지스터들을 포함하고, 상기 복수의 비트 라인들은 상기 제1 논리 게이트와 상기 제2 논리 게이트 사이에서 트위스트되도록 배치된다.
19) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 제1 논리 게이트 및 상기 제2 논리 게이트는, 논리 NOR 게이트들, 또는 논리 NAND 게이트들을 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 메모리 기억 장치에 있어서, 상기 감지 증폭기는 상기 복수의 비트 라인들 사이의 판독 마진(RM)이 가장 클 때의 시간에서 상기 복수의 비트 라인들을 판독하도록 구성된다.
전술한 상세한 설명은 본 개시에 부합하는 예시적인 실시예들을 예시하기 위해 첨부된 도면들을 참조한다. "예시적인 실시예"에 대한 상세한 설명에서의 언급들은 설명된 예시적인 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 예시적인 실시예는 반드시 특정 특징, 구조, 또는 특성을 포함하지 않을 수도 있다. 또한, 이러한 문구들은 반드시 동일한 예시적인 실시예를 지칭하는 것은 아니다. 또한, 예시적인 실시예와 관련하여 설명된 임의의 특징, 구조, 또는 특성은 명시적으로 설명되든지 여부에 관계없이 다른 예시적인 실시예들의 특징, 구조들, 또는 특성들과 독립적으로 또는 임의의 조합으로 포함될 수 있다.
전술한 상세한 설명은 제한하고자 의도되는 것은 아니다. 오히려, 본 개시의 범위는 다음의 특허 청구 범위 및 그 등가물에 따라서만 정의된다. 다음의 요약절이 아닌 전술한 상세한 설명은 청구 범위를 해석하기 위해 사용되는 것으로 의도되는 점이 이해될 것이다. 요약절은 하나 이상의 예시적인 실시예들을 설명할 수 있지만, 본 개시의 모든 예시적인 실시예들은 아니며, 따라서 본 개시 및 이하의 특허 청구 범위 및 그 균등물을 어떤 식으로든 제한하고자 의도되는 것은 아니다.
전술한 상세한 설명 내에서 설명된 예시적인 실시예들은 설명의 목적으로 제공되었으며, 제한하고자 의도되는 것은 아니다. 다른 예시적인 실시예들이 가능하며, 본 개시의 사상 및 범위 내에 있는 동안 예시적인 실시예들에 변형이 가해질 수 있다. 전술한 상세한 설명은 특정 기능 및 그 관계의 구현을 설명하는 기능적 빌딩 블록의 도움으로 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
본 발명의 실시예들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 본 발명의 실시예들은 또한 하나 이상의 프로세서들에 의해 판독되고 실행될 수 있는 기계 판독 가능한 매체 상에 저장된 명령들로서 구현될 수 있다. 기계 판독 가능한 매체는 기계(예를 들어, 컴퓨팅 회로)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능한 매체는 판독 전용 메모리(ROM)와 같은 비일시적 기계 판독 가능한 매체들; 랜덤 액세스 메모리(RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 장치들; 다른 장치를 포함할 수 있다. 다른 예시로서, 기계 판독 가능한 매체는 전기적, 광학적, 음향적, 또는 다른 형태의 전파 신호들(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들 등)과 같은 일시적인 기계 판독 가능한 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴들, 명령어들은 본 명세서에서 특정 동작들을 수행하는 것으로 설명될 수 있다. 그러나, 이러한 설명들은 단지 편의를 위한 것일 뿐이며, 그러한 동작들은 실제로 컴퓨팅 장치들, 프로세서들, 제어기들, 또는 펌웨어, 소프트웨어, 루틴들, 명령어들 등을 실행하는 다른 장치들로부터 야기된다는 것을 이해해야 한다.
전술한 상세한 설명은 관련 기술 분야의 당업자의 지식을 적용함으로써 다른 사람들이 행할 수 있는 공개의 일반적인 특성을 충분히 나타내었으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 과도한 실험 없이 그러한 예시적인 실시예들과 같은 다양한 응용을 용이하게 수정 및/또는 적용할 수 있다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침에 기초한 예시적인 실시예들의 의미 및 복수의 등가물 내에 있는 것으로 의도된다. 본 명세서의 어구 또는 전문 용어는 본 명세서의 전문 용어 또는 어구가 본 명세서의 교시에 비추어 관련 기술 분야의 당업자에 의해 해석될 수 있도록 설명의 목적을 위한 것이며 제한하고자 하는 아니라는 점을 이해해야 한다.

Claims (10)

  1. 메모리 기억 장치에 있어서,
    복수의 비트 라인들을 제1 논리 값으로 충전하도록 구성된 사전 충전 회로;
    상기 복수의 비트 라인들에 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 상기 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전함 - 를 제공하도록 구성된 복수의 메모리 셀들;
    상기 제2 논리 값에 있고 상기 복수의 비트 라인들이 방전될 때 상기 제1 논리 값으로 전이하는 트리거 제어 신호를 제공하기 위해 상기 복수의 비트 라인들의 방전을 감지하도록 구성된 감지 회로; 및
    감지 증폭기
    를 포함하고,
    상기 감지 증폭기는,
    상기 제1 논리 값으로 전이하는 상기 트리거 제어 신호에 응답하여 상기 복수의 비트 라인들을 판독하고,
    복수의 비트 라인들 중에서 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값으로 할당하고, 복수의 비트 라인들 중에서 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값으로 할당하도록
    구성되는 것인, 메모리 기억 장치.
  2. 제1항에 있어서,
    상기 감지 증폭기는 상기 복수의 비트 라인들 중 적어도 하나가 상기 제2 논리 값으로 고정되기 전에 상기 복수의 비트 라인들을 판독하도록 구성되는 것인, 메모리 기억 장치.
  3. 제1항에 있어서,
    상기 감지 회로는 또한, 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 제어하도록 구성되는 것인, 메모리 기억 장치.
  4. 제3항에 있어서,
    상기 감지 회로는 복수의 감지 체인들을 포함하고,
    상기 감지 회로는, 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 증가시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제1 감지 체인들을 활성화하거나 상기 트리거 제어 신호의 전이 속도를 상기 제1 논리 값으로 감소시키기 위해 상기 복수의 감지 체인들 중 하나 이상의 제2 감지 체인들을 비활성화하도록 구성되는 것인, 메모리 기억 장치.
  5. 제4항에 있어서,
    상기 복수의 감지 체인들 중 적어도 하나의 감지 체인은,
    제1 논리 게이트를 형성하도록 배치된 제1 복수의 트랜지스터들; 및
    제2 논리 게이트를 형성하도록 배치된 제2 복수의 트랜지스터들
    을 포함하고,
    상기 복수의 비트 라인들은 상기 제1 논리 게이트들과 상기 제2 논리 게이트들 사이에서 트위스트되도록 배치되는 것인, 메모리 기억 장치.
  6. 제5항에 있어서,
    상기 제1 논리 게이트 및 상기 제2 논리 게이트는,
    논리 NOR 게이트들, 또는
    논리 NAND 게이트들
    을 포함하는 것인, 메모리 기억 장치.
  7. 제1항에 있어서,
    상기 감지 증폭기는 상기 복수의 비트 라인들 사이의 판독 마진(read margin, RM)이 가장 클 때의 시간에서 상기 복수의 비트 라인들을 판독하도록 구성되는 것인, 메모리 기억 장치.
  8. 메모리 기억 장치를 동작시키는 방법으로서,
    상기 메모리 기억 장치에 의해, 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 제1 논리 값으로부터 제2 논리 값으로 상이한 속도로 방전함 - 를 복수의 비트 라인들에 제공하는 단계;
    상기 복수의 비트 라인들 중 적어도 하나가 상기 제2 논리 값으로 고정되기 전에 상기 복수의 비트 라인들을 판독하는 단계; 및
    복수의 비트 라인들 중에서 가장 느린 방전을 갖는 제1 비트 라인을 제1 논리 값이 되도록 할당하고, 복수의 비트 라인들 중에서 가장 빠른 방전을 갖는 제2 비트 라인을 제2 논리 값이 되도록 할당하는 단계
    를 포함하는 것인, 메모리 기억 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 판독 단계는,
    상기 제2 논리 값에 있고 상기 복수의 비트 라인들이 방전될 때 상기 제1 논리 값으로 전이하는 트리거 제어 신호를 제공하도록 상기 복수의 비트 라인들의 방전을 감지하는 단계를 포함하고,
    상기 할당하는 단계는,
    상기 제1 논리 값으로 전이하는 트리거 제어 신호에 응답하여 상기 제1 비트 라인 및 상기 제2 비트 라인을 할당하는 단계를 포함하는 것인, 메모리 기억 장치의 동작 방법.
  10. 메모리 기억 장치에 있어서,
    복수의 비트 라인들에 결합되어, 전자 데이터 - 상기 전자 데이터는 상기 복수의 비트 라인들을 따라 상이한 속도로 전파함 - 를 상기 복수의 비트 라인들에 제공하도록 구성된 복수의 메모리 셀들;
    상기 복수의 비트 라인들 중 적어도 하나가 그 정상 상태로 고정되기 전에 제1 논리 값으로부터 제2 논리 값으로 전이하는 트리거 제어 신호를 제공하도록 구성된 감지 회로; 및
    감지 증폭기
    를 포함하고,
    상기 감지 증폭기는,
    상기 제1 논리 값에서 상기 제2 논리 값으로 전이하는 트리거 제어 신호에 응답하여 상기 복수의 비트 라인들을 판독하고,
    복수의 비트 라인들 중에서 가장 느린 전파 시간을 갖는 제1 비트 라인을 제2 논리 값으로 할당하고, 복수의 비트 라인들 중에서 가장 빠른 전파 시간을 갖는 제2 비트 라인을 제1 논리 값으로 할당하도록
    구성되는 것인, 메모리 기억 장치.
KR1020190006637A 2018-07-13 2019-01-18 물리적으로 복제 방지 기능 (puf) 응용을 위한 평형 커플링 구조물 KR102171622B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862697668P 2018-07-13 2018-07-13
US62/697,668 2018-07-13
US16/160,397 US10666438B2 (en) 2018-07-13 2018-10-15 Balanced coupling structure for physically unclonable function (PUF) application
US16/160,397 2018-10-15

Publications (2)

Publication Number Publication Date
KR20200007632A true KR20200007632A (ko) 2020-01-22
KR102171622B1 KR102171622B1 (ko) 2020-10-30

Family

ID=69138599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190006637A KR102171622B1 (ko) 2018-07-13 2019-01-18 물리적으로 복제 방지 기능 (puf) 응용을 위한 평형 커플링 구조물

Country Status (5)

Country Link
US (1) US10666438B2 (ko)
KR (1) KR102171622B1 (ko)
CN (1) CN110718247B (ko)
DE (1) DE102018127085A1 (ko)
TW (1) TWI694457B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11741389B2 (en) * 2018-02-09 2023-08-29 University Of Louisiana At Lafayette Method for obfuscation of hardware
US10734047B1 (en) * 2019-01-29 2020-08-04 Nxp Usa, Inc. SRAM based physically unclonable function and method for generating a PUF response
US11082242B2 (en) * 2019-05-17 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-based physically unclonable function
US11539536B2 (en) * 2020-04-16 2022-12-27 Silicon Laboratories Inc. Physically unclonable function with precharge through bit lines
US11483168B2 (en) 2020-04-16 2022-10-25 Silicon Laboratories Inc. Survey mechanism for a physically unclonable function

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810778B1 (ko) * 2000-05-31 2008-03-07 모사이드 테크놀로지스 코포레이션 다중매치검출회로 및 방법
KR20120091360A (ko) * 2009-11-12 2012-08-17 콸콤 인코포레이티드 메모리 디바이스를 동작시키는 시스템 및 방법
US20160065379A1 (en) * 2014-08-28 2016-03-03 The Regents Of The University Of Michigan Physical unclonable function using augmented memory for challenge-response hashing
US20170017808A1 (en) * 2015-07-13 2017-01-19 Texas Instruments Incorporated Sram timing-based physically unclonable function

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3192344B2 (ja) 1995-03-15 2001-07-23 株式会社東芝 半導体記憶装置
US6711092B1 (en) 2002-04-30 2004-03-23 Virage Logic Corp. Semiconductor memory with multiple timing loops
KR100416623B1 (ko) * 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
US20100172198A1 (en) * 2008-12-30 2010-07-08 Stmicroelectronics Pvt. Ltd. Data storage element sensing device
US8054662B2 (en) 2009-08-28 2011-11-08 International Business Machines Corporation Content addressable memory array
JP2013131277A (ja) 2011-12-22 2013-07-04 Elpida Memory Inc 半導体装置及びその製造方法
US8971141B2 (en) * 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
JP6354172B2 (ja) * 2014-01-20 2018-07-11 富士通株式会社 半導体集積回路及び認証システム
JP6199838B2 (ja) * 2014-09-12 2017-09-20 東芝メモリ株式会社 半導体記憶装置
CN104332171B (zh) * 2014-10-11 2017-03-08 上海新储集成电路有限公司 基于二极管选择的存储器的快速读取方法
US9608827B1 (en) * 2016-01-18 2017-03-28 Xilinx, Inc. Memory cell with de-initialization circuitry
US10867642B2 (en) * 2016-05-17 2020-12-15 Taiwan Semiconductor Manufacturing Company Limited Active random access memory
US9886998B2 (en) 2016-06-07 2018-02-06 Globalfoundries Inc. Self pre-charging memory circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810778B1 (ko) * 2000-05-31 2008-03-07 모사이드 테크놀로지스 코포레이션 다중매치검출회로 및 방법
KR20120091360A (ko) * 2009-11-12 2012-08-17 콸콤 인코포레이티드 메모리 디바이스를 동작시키는 시스템 및 방법
US20160065379A1 (en) * 2014-08-28 2016-03-03 The Regents Of The University Of Michigan Physical unclonable function using augmented memory for challenge-response hashing
US20170017808A1 (en) * 2015-07-13 2017-01-19 Texas Instruments Incorporated Sram timing-based physically unclonable function

Also Published As

Publication number Publication date
CN110718247A (zh) 2020-01-21
CN110718247B (zh) 2021-09-14
KR102171622B1 (ko) 2020-10-30
US10666438B2 (en) 2020-05-26
TW202006714A (zh) 2020-02-01
DE102018127085A1 (de) 2020-01-16
US20200020364A1 (en) 2020-01-16
TWI694457B (zh) 2020-05-21

Similar Documents

Publication Publication Date Title
KR102171622B1 (ko) 물리적으로 복제 방지 기능 (puf) 응용을 위한 평형 커플링 구조물
US9830991B2 (en) Non-volatile memory
US8354863B2 (en) Control signal generation circuit and sense amplifier circuit using the same
US9466359B2 (en) Static random access memory and driving method thereof
US20130028007A1 (en) Sense amplifier
KR102417458B1 (ko) 메모리 회로 및 그 동작 방법
US20150078103A1 (en) Sensing technique for single-ended bit line memory architectures
US7170805B2 (en) Memory devices having bit line precharge circuits with off current precharge control and associated bit line precharge methods
KR20200084907A (ko) 입력 버퍼 회로
US11955157B2 (en) Physically unclonable function apparatus based on ferroelectric elements and operation method thereof
US8045389B2 (en) Semiconductor memory device
TWI280586B (en) Semiconductor device having sense amplifier driver that controls enabling timing
KR950010567B1 (ko) 반도체장치의 출력단회로
KR102172380B1 (ko) 3진 메모리 셀 및 이를 포함하는 메모리 장치
US8675427B2 (en) Implementing RC and coupling delay correction for SRAM
CN111953336A (zh) 物理不可克隆功能电路和确定电子器件的电子签名的方法
JP2008176907A (ja) 半導体記憶装置
US9607669B2 (en) Semiconductor memory device including precharge circuit
EP2693439B1 (en) Five transistor SRAM cell
KR20050047302A (ko) 오프전류에 영향을 받는 커패시터를 갖는 감지 증폭기드라이버를 구비하는 반도체 장치
KR20120135054A (ko) 반도체 장치 및 가공 방법
KR100259165B1 (ko) 반도체 메모리 소자의 비트라인 아이솔레이션 전압발생회로
JP6063827B2 (ja) 遅延回路および半導体記憶装置
TW201928971A (zh) 記憶體裝置
JPH04281292A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right