KR102417458B1 - 메모리 회로 및 그 동작 방법 - Google Patents

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Abstract

메모리 회로는 제1 메모리 셀, 제2 메모리 셀, 사전 충전 회로, 및 감지 증폭기를 포함한다. 사전 충전 회로는 제1 비트 라인과 제2 비트 라인에 결합된다. 사전 충전 회로는 제1 신호에 응답하여 제1 비트 라인과 제2 비트 라인을 사전 충전 전압 레벨로 충전하도록 구성된다. 감지 증폭기는 제1 비트 라인에 의해 제1 메모리 셀에 결합되고, 제2 비트 라인에 의해 제2 메모리 셀에 결합된다. 감지 증폭기는 제2 신호 및 제3 신호에 응답한다. 제2 신호 및 제3 신호는 제1 신호와는 상이하다.

Description

메모리 회로 및 그 동작 방법{MEMORY CIRCUIT AND METHOD OF OPERATING SAME}
본 출원은 2018년 6월 29일에 출원된 미국 가특허 출원 제62/691,745호의 우선권을 주장하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
반도체 집적 회로(IC) 산업은 복수의 상이한 영역들에서의 문제를 해결하기 위해 폭넓게 다양한 디지털 디바이스들을 생산해 왔다. 메모리 매크로(memory macro)와 같이, 이들 디지털 디바이스들 중 일부는 데이터의 저장을 위해 구성된다. IC가 점점 더 작아지고 복잡해짐에 따라, 이들 디지털 디바이스들 내의 도전성 라인들의 저항이 또한 변경되어 이들 디지털 디바이스들의 동작 전압 및 전반적인 IC 성능에 영향을 미친다.
본 설명의 일 양태는 메모리 회로에 관한 것이다. 메모리 회로는 제1 메모리 셀, 제2 메모리 셀, 사전 충전 회로, 및 감지 증폭기를 포함한다. 사전 충전 회로는 제1 비트 라인과 제2 비트 라인에 결합된다. 사전 충전 회로는 제1 신호에 응답하여 제1 비트 라인과 제2 비트 라인을 사전 충전 전압 레벨로 충전하도록 구성된다. 감지 증폭기는 제1 비트 라인에 의해 제1 메모리 셀에 결합되고, 제2 비트 라인에 의해 제2 메모리 셀에 결합된다. 감지 증폭기는 제2 신호 및 제3 신호에 응답한다. 제2 신호 및 제3 신호는 제1 신호와는 상이하다. 일부 실시예들에서, 메모리 회로는, 제1 비트 라인에 의해 감지 증폭기에 결합되고, 제1 메모리 셀과 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤 데이터 세트를 출력하도록 구성된 래치를 더 포함한다. 일부 실시예들에서, 사전 충전 회로는 제1 유형의 제1 트랜지스터 및 제1 유형의 제2 트랜지스터를 더 포함한다. 일부 실시예들에서, 제1 유형의 제1 트랜지스터는, 제1 신호를 수신하도록 구성된 제1 트랜지스터의 제1 단자; 제1 비트 라인에 결합된 제1 트랜지스터의 제2 단자; 및 적어도 제1 공급 전압에 결합된 제1 트랜지스터의 제3 단자를 포함한다. 일부 실시예들에서, 제1 유형의 제2 트랜지스터는, 제1 신호를 수신하도록 구성된 제2 트랜지스터의 제1 단자; 제2 비트 라인에 결합된 제2 트랜지스터의 제2 단자; 및 제1 공급 전압 및 제1 트랜지스터의 제3 단자에 결합된 제2 트랜지스터의 제3 단자를 포함한다. 일부 실시예들에서, 제1 트랜지스터 및 제2 트랜지스터는 P형 트랜지스터들이다. 일부 실시예들에서, 감지 증폭기는, 제1 크기를 갖는 제1 유형의 제1 트랜지스터 세트; 및 제2 크기를 갖는 제2 유형의 제2 트랜지스터 세트를 포함하며, 제2 크기는 제1 크기 이상이다. 일부 실시예들에서, 제1 유형은 N형 트랜지스터들이고; 제2 유형은 P형 트랜지스터들이다. 일부 실시예들에서, 감지 증폭기는, 제1 비트 라인에 결합된 제1 교차 결합 인버터; 제2 비트 라인에 결합된 제2 교차 결합 인버터; 제1 채널 폭을 갖고, 제1 노드와 제1 공급 전압 사이에 결합된 헤더 스위치; 및 제2 채널 폭을 갖고, 제1 공급 전압과는 상이한 제2 공급 전압과 제2 노드 사이에 결합된 푸터(footer) 스위치를 포함하며, 제1 채널 폭은 제2 채널 폭 이상이다. 일부 실시예들에서, 헤더 스위치는 P형 트랜지스터를 포함하고, 상기 P형 트랜지스터는, 제2 신호를 수신하도록 구성된 P형 트랜지스터의 제1 단자, 제1 공급 전압에 결합된 P형 트랜지스터의 제2 단자, 및 제1 노드에 결합된 P형 트랜지스터의 제3 단자를 갖는다. 일부 실시예들에서, 푸터 스위치는 N형 트랜지스터를 포함하고, 상기 N형 트랜지스터는, 제3 신호를 수신하도록 구성된 N형 트랜지스터의 제1 단자, 제2 공급 전압에 결합된 N형 트랜지스터의 제2 단자, 및 제2 노드에 결합된 N형 트랜지스터의 제3 단자를 갖는다. 일부 실시예들에서, 제1 메모리 셀과 제2 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM)이다.
본 설명의 다른 양태는 메모리 회로에 관한 것이다. 메모리 회로는 워드 라인, 제1 비트 라인 바, 제2 비트 라인 바, 메모리 어레이, 및 입력 출력 회로를 포함한다. 메모리 어레이는 제1 행에 배열된 제1 메모리 셀 및 제2 메모리 셀을 갖는다. 제1 메모리 셀 및 제2 메모리 셀은 워드 라인에 결합된다. 입력 출력 회로는 사전 충전 회로 및 감지 증폭기를 포함한다. 사전 충전 회로는 제1 비트 라인 바와 제2 비트 라인 바에 결합된다. 사전 충전 회로는 제1 신호에 응답하여 제1 비트 라인 바와 제2 비트 라인 바를 사전 충전 전압 레벨로 충전하도록 구성된다. 감지 증폭기는 제1 비트 라인 바에 의해 제1 메모리 셀에 결합되고, 제2 비트 라인 바에 의해 제2 메모리 셀에 결합된다. 감지 증폭기는 제1 감지 증폭기 신호 및 제1 감지 증폭기 신호와는 상이한 제2 감지 증폭기 신호에 응답한다. 일부 실시예들에서, 제1 메모리 셀과 제2 메모리 셀은 논리 디바이스들이다. 일부 실시예들에서, 입력 출력 회로는, 제1 비트 라인 바에 의해 감지 증폭기에 결합되고, 제1 메모리 셀과 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤 데이터 세트를 출력하도록 구성된 래치를 더 포함한다. 일부 실시예들에서, 감지 증폭기는, 제1 크기를 갖는 제1 P형 트랜지스터; 제2 크기를 갖는 제2 P형 트랜지스터; 제3 크기를 갖는 제3 P형 트랜지스터; 제4 크기를 갖는 제1 N형 트랜지스터; 제5 크기를 갖는 제2 N형 트랜지스터; 및 제6 크기를 갖는 제3 N형 트랜지스터를 포함하며, 제1 크기, 제2 크기, 또는 제3 크기 중 적어도 하나는 제4 크기, 제5 크기, 또는 제6 크기 중 적어도 하나와 동일하다. 일부 실시예들에서, 감지 증폭기는, 제1 비트 라인 바에 결합된 제1 교차 결합 인버터; 제2 비트 라인 바에 결합된 제2 교차 결합 인버터; 제1 갯수의 핑거(finger)들을 갖고, 제1 노드와 제1 공급 전압 사이에 결합된 헤더 스위치; 및 제2 갯수의 핑거들을 갖고, 제1 공급 전압과는 상이한 제2 공급 전압과 제2 노드 사이에 결합된 푸터 스위치를 포함하며, 핑거들의 제1 갯수는 핑거들의 제2 갯수 이상이다. 일부 실시예들에서, 헤더 스위치는 P형 트랜지스터를 포함하고, 상기 P형 트랜지스터는, 제2 신호를 수신하도록 구성된 P형 트랜지스터의 제1 단자, 제1 공급 전압에 결합된 P형 트랜지스터의 제2 단자, 및 제1 노드에 결합된 P형 트랜지스터의 제3 단자를 갖는다. 일부 실시예들에서, 푸터 스위치는 N형 트랜지스터를 포함하고, 상기 N형 트랜지스터는, 제3 신호를 수신하도록 구성된 N형 트랜지스터의 제1 단자, 제2 공급 전압에 결합된 N형 트랜지스터의 제2 단자, 및 제2 노드에 결합된 N형 트랜지스터의 제3 단자를 갖는다.
본 발명개시의 또다른 양태는 메모리 어레이 회로를 형성하는 방법에 관한 것이다. 본 방법은, 데이터를 제1 메모리 셀과 제2 메모리 셀에 기입(write)하는 단계, 제1 메모리 셀과 제2 메모리 셀로부터 데이터를 판독하는 단계, 및 제1 메모리 셀과 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤 데이터 세트를 출력하는 단계를 포함한다. 일부 실시예들에서, 데이터를 판독하는 단계는, 제1 비트 라인과 제2 비트 라인에 결합된 사전 충전 회로에 의해, 제1 신호에 기초하여 제1 비트 라인과 제2 비트 라인을 사전 충전 전압 레벨로 사전 충전하는 단계; 제2 신호 및 제3 신호 - 제2 신호 및 제3 신호는 제1 신호와는 상이함 - 에 응답하여 감지 증폭기를 턴 온(turn on)시키는 단계; 및 제1 비트 라인의 제1 전압 레벨을 제2 비트 라인의 제2 전압 레벨과 비교하는 단계를 포함한다. 일부 실시예들에서, 제1 비트 라인의 제1 전압 레벨을 제2 비트 라인의 제2 전압 레벨과 비교하는 단계는, 제2 비트 라인이 제1 전압 레벨쪽으로 풀링(pull)되는 것보다 더 빠르게 제1 비트 라인이 제1 전압 레벨쪽으로 풀링되는 경우 제1 논리값을 출력하는 단계; 및 제2 비트 라인이 제1 전압 레벨쪽으로 풀링되는 것보다 더 느리게 제1 비트 라인이 제1 전압 레벨쪽으로 풀링되는 경우 제2 논리값을 출력하는 단계를 포함하며, 제2 논리값은 제1 논리값과는 상이하다. 일부 실시예들에서, 데이터를 제1 메모리 셀과 제2 메모리 셀에 기입하는 단계는, 제1 논리값을 제1 메모리 셀에 기입하는 단계; 및 제1 논리값을 제2 메모리 셀에 기입하는 단계를 포함한다. 일부 실시예들에서, 제2 신호 및 제3 신호에 응답하여 감지 증폭기를 턴 온시키는 단계는, 제2 신호에 응답하여 제1 트랜지스터를 턴 온시켜서 제1 노드를 제1 전압 레벨쪽으로 풀링하는 단계; 및 제3 신호에 응답하여 제2 트랜지스터를 턴 온시켜서 제2 노드를 제1 전압 레벨과는 상이한 제2 전압 레벨쪽으로 풀링하는 단계를 포함한다. 일부 실시예들에서, 제1 비트 라인과 제2 비트 라인을 사전 충전하는 단계는, 제1 신호에 응답하여 제1 트랜지스터를 턴 온시켜서 제1 비트 라인을 사전 충전 전압 레벨쪽으로 풀링하는 단계; 및 제1 신호에 응답하여 제2 트랜지스터를 턴 온시켜서 제2 비트 라인을 사전 충전 전압 레벨쪽으로 풀링하는 단계를 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 2는 일부 실시예들에 따른, 도 1에서 사용가능한 메모리 셀의 회로도이다.
도 3은 일부 실시예들에 따른, 도 1에서 사용가능한 메모리 회로의 회로도이다.
도 4는 일부 실시예들에 따른, 도 3에서 사용가능한 메모리 회로의 회로도이다.
도 5는 일부 실시예들에 따른, 도 3에서 사용가능한 래치 회로의 회로도이다.
도 6은 일부 실시예들에 따른, 파형들의 그래프이다.
도 7은 일부 실시예들에 따른, 감지 증폭기를 동작시키는 방법의 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 특징들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 물질들, 값들, 단계들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 한 것은 아니다. 다른 컴포넌트들, 물질들, 값들, 단계들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 메모리 회로는 제1 메모리 셀, 제2 메모리 셀, 사전 충전(pre-charge) 회로, 및 감지 증폭기를 포함한다. 사전 충전 회로는 제1 비트 라인과 제2 비트 라인에 결합된다. 사전 충전 회로는 제1 신호에 응답하여 제1 비트 라인과 제2 비트 라인을 사전 충전 전압 레벨로 충전하도록 구성된다. 감지 증폭기는 제1 비트 라인에 의해 제1 메모리 셀에 결합되고, 제2 비트 라인에 의해 제2 메모리 셀에 결합된다. 감지 증폭기는 제2 신호 및 제3 신호에 응답한다.
일부 실시예들에서, 제1 메모리 셀과 제2 메모리 셀 간의 공정 전압 및 온도(process voltage and temperature; PVT) 변동은 제1 비트 라인과 제2 비트 라인 간의 방전 속도의 차이를 야기한다. 일부 실시예들에서, 감지 증폭기는 제1 메모리 셀과 제2 메모리 셀 간의 PVT 변동에 기초하여 랜덤 시퀀스를 생성하도록 구성된다. 일부 실시예들에서, 감지 증폭기는 제1 메모리 셀과 제2 메모리 셀 및 대응하는 제1 비트 라인과 제2 비트 라인 중 어느 것이 공급 기준 전압쪽으로 더 빠르게 방전하는지를 제1 메모리 셀과 제2 메모리 셀 간의 PVT 변동에 기초하여 결정하도록 구성된다.
일부 실시예들에서, 감지 증폭기는 제1 크기를 갖는 제1 N형 트랜지스터 세트 및 제2 크기를 갖는 제2 P형 트랜지스터 세트를 포함한다. 일부 실시예들에서, 제2 크기는 제1 크기 이상이다.
일부 실시예들에서, 감지 증폭기는 헤더(header) 스위치 및 푸터(footer) 스위치를 포함한다. 일부 실시예들에서, 헤더 스위치의 크기는 푸터 스위치의 크기 이상이다. 일부 실시예들에서, 본 발명개시의 감지 증폭기를 사용함으로써, 판독 마진(read margin)은 다른 접근법들에 비해 향상된다.
메모리 회로
도 1은 일부 실시예들에 따른, 메모리 회로(100)의 회로도이다. 도 1의 실시예에서, 메모리 회로(100)는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로이다. SRAM이 설명을 위해 사용되고, 다른 유형의 메모리들이 다양한 실시예들의 범위 내에 있다.
메모리 회로(100)는 M개 행들과 N개 열들의 메모리 셀(MCB)들을 갖는 메모리 셀 어레이(102)를 포함하며, 여기서 N은 메모리 셀 어레이(102)의 열들의 갯수에 대응하는 양의 정수이고, M은 메모리 셀 어레이(102)의 행들의 갯수에 대응하는 양의 정수이다. 메모리 셀 어레이(102) 내의 행들의 셀들은 제1 방향(X)으로 배열된다. 메모리 셀 어레이(102) 내의 열들의 셀들은 제2 방향(Y)으로 배열된다. 제2 방향(Y)은 제1 방향(X)과는 상이하다. 일부 실시예들에서, 제2 방향(Y)은 제1 방향(X)에 수직이다. 메모리 셀(102a)은 메모리 셀 어레이(102)의 열 1과 행 1에 있는 단일 메모리 셀이다. 메모리 셀(102b)은 메모리 셀 어레이(102)의 열 2와 행 1에 있는 단일 메모리 셀이다. 일부 실시예들에서, 메모리 셀 어레이(102) 내의 각각의 메모리 셀(MCB)은 데이터 비트를 저장하도록 구성된다. 일부 실시예들에서, 메모리 회로(100)는 논리 기반 메모리이다.
메모리 셀 어레이(102) 내의 행들(M)의 갯수는 1개 이상이다. 메모리 셀 어레이(102) 내의 열들(N)의 갯수는 2개 이상이다. 일부 실시예들에서, 메모리 셀 어레이(102)는 하나 이상의 단일 포트(single port; SP) SRAM 셀을 포함한다. 일부 실시예들에서, 메모리 셀 어레이(102)는 하나 이상의 듀얼 포트(dual port; DP) SRAM 셀을 포함한다. 메모리 셀 어레이(102) 내의 상이한 유형의 메모리 셀들이 본 발명개시의 구상가능한 범위 내에 있다.
메모리 회로(100)는 N개의 비트 라인(BL[1],…,BL[N])("비트 라인(bit line; BL)"이라고 총칭함) 및 N개의 비트 라인 바(BLB[1],…,BLB[N])("비트 라인 바(bit line bar; BLB)"라고 총칭함)을 더 포함한다. 메모리 셀 어레이(102) 내의 각각의 열(열 1,…,열 N)은 대응하는 비트 라인(BL[1],…, BL[N]) 및 대응하는 비트 라인 바(BLB[1],…, BLB[N])와 중첩하고 이에 결합된다. 각각의 비트 라인(BL) 또는 비트 라인 바(BLB)는 셀들의 열(예컨대, 열 1,…, 열 N) 위에서 제2 방향(Y)으로 연장된다.
일부 실시예들에서, "바(bar)"라는 용어는 논리적으로 반전된 신호를 나타낸다. 이들 실시예들에서, 예를 들어, 비트 라인 바(BLB[1],…,BLB[N])는 비트 라인(BL[1],…,BL[N])에 의해 운반되는 신호로부터 논리적으로 반전된 신호를 운반한다.
메모리 회로(100)는 M개의 워드 라인(WL[1],…,WL[M])("워드 라인(WL)"이라고 총칭함)을 더 포함한다. 메모리 셀 어레이(102) 내의 각각의 행 1,…, 행 M은 대응하는 워드 라인(WL[1],…,WL[M])과 중첩되고 이에 결합된다. 각각의 워드 라인(WL)은 셀들의 행(예를 들어, 행 1,…, 행 M) 위에서 제1 방향(X)으로 연장된다.
메모리 회로(100)는 메모리 셀 어레이(102)에 결합된 입출력(IO) 회로(104)를 더 포함한다. IO 회로(104)는 메모리 셀 어레이(102)로 데이터를 기입하거나 또는 메모리 셀 어레이(102)로부터 데이터를 판독하도록 구성된다. 일부 실시예들에서, IO 회로(104)는 메모리 셀 어레이(102)에 저장된 데이터에 기초하여 랜덤 코드 시퀀스 또는 랜덤 데이터 세트(예를 들어, 출력 데이터 세트(Q))를 생성하도록 구성된다. IO 회로(104)는 1행과 X열의 IO 회로들을 갖는 어레이로 배열된 하나 이상의 IO 회로(104[1],104[2],…,104[X])를 포함하며, 여기서 X는 IO 회로(104) 내 열들의 갯수에 대응하는 양의 정수이고, 수학식 1으로 표현된다.
[수학식]
X = N/2 (1)
IO 회로(104) 내에서의 각각의 열은 메모리 셀 어레이(102) 내에서의 열들의 쌍에 대응한다. 예를 들어, 메모리 셀 어레이(102) 내에서의 열 1과 열 2는 IO 회로(104) 내에서의 열 1에 대응한다.
각각의 IO 회로(104[1],104[2],…,104[X])는 대응하는 데이터(Q[1],Q[2],…,Q[X])("출력 데이터 세트(Q)"라고 총칭함)를 입력하거나 또는 출력하도록 구성된다. 각각의 IO 회로(104[1],104[2],…,104[X])는 대응하는 비트 라인들(BL)의 쌍에 의해 메모리 셀 어레이(102) 내의 대응하는 메모리 셀들의 쌍에 결합된다. 각각의 IO 회로(104[1],104[2],…,104[X])는 비트 라인들(BL)의 쌍과 중첩한다. IO 회로(104)의 다양한 구성들이 본 발명개시의 범위 내에 있다.
각각의 IO 회로(104[1],104[2],…,104[X])는 대응하는 감지 증폭기(106[1],106[2],…,106[X])("감지 증폭기(106)들의 세트"라고 총칭함), 대응하는 래치 회로(108[1],108[2],…,108[X])("래치 회로(108)들의 세트"라고 총칭함), 및 대응하는 사전 충전 및 등화(equalization) 회로(110[1],110[2],…,110[X])("사전 충전 및 등화 회로(110)들의 세트"라고 총칭함)를 포함한다.
각각의 감지 증폭기(106[1],106[2],…,106[X])는 대응하는 비트 라인들(BL)의 쌍에 의해 메모리 셀 어레이(102) 내의 대응하는 메모리 셀들의 쌍에 결합된다. 예를 들어, 일부 실시예들에서, 감지 증폭기(106[1])는 비트 라인(BL[1])에 의해 메모리 셀(102a)에 결합되고, 비트 라인(BL[2])에 의해 메모리 셀(102b)에 결합된다.
일부 실시예들에서, 각각의 감지 증폭기(106[1],106[2],…,106[X])는 비트 라인 바(BLB)에 결합되지 않는다. 예를 들어, 일부 실시예들에서, 감지 증폭기(106[1])는 비트 라인 바(BLB[1], BLB[2])에 결합되지 않는다.
적어도 하나의 감지 증폭기(106[1],106[2],…,106[X])는 대응하는 비트 라인(BL)들의 쌍 간의 비트 라인 분열(bit line split)을 통해 메모리 셀 어레이(102)의 메모리 셀들의 쌍에 저장된 데이터를 감지하거나 또는 판독하도록 구성된다. 예를 들어, 일부 실시예들에서, 감지 증폭기(106[1])는 대응하는 비트 라인(BL[1], BL[2]) 간의 비트 라인 분열을 통해 메모리 셀(102a, 102b)에 저장된 데이터를 감지하거나 또는 판독하도록 구성된다. 감지 증폭기(106)들의 세트의 다양한 구성들이 본 발명개시의 범위 내에 있다.
적어도 하나의 래치 회로(108[1],108[2],…,108[X])는 대응하는 감지 증폭기(106[1],106[2],…,106[X])로부터 수신된 대응하는 데이터(Q[1],Q[2],…,Q[X])를 출력하도록 구성된다.
각각의 래치 회로(108[1],108[2],…,108[X])는 비트 라인들(BL) 중의 대응하는 비트 라인에 의해 대응하는 감지 증폭기(106[1],106[2],…,106[X])에 결합된다. 예를 들어, 일부 실시예들에서, 래치 회로(108[1])는 비트 라인(BL[1])의 일부에 의해 감지 증폭기(106[1])에 결합된다. 래치 회로(108)들의 세트의 다양한 구성들이 본 발명개시의 범위 내에 있다.
각각의 사전 충전 및 등화 회로(110[1],110[2],…,110[X])는 대응하는 비트 라인(BL)들의 쌍에 결합된다. 예를 들어, 일부 실시예들에서, 사전 충전 및 등화 회로(110[1])는 비트 라인(BL[1], BL[2])에 결합된다.
적어도 하나의 사전 충전 및 등화 회로(110[1],110[2],…,110[X])는 대응하는 비트 라인(BL)들의 쌍을 공급 전압(VDD)의 값으로 사전 충전하고 등화시키도록 구성된다. 예를 들어, 일부 실시예들에서, 사전 충전 및 등화 회로(110[1])는 비트 라인(BL[1], Bl[2])을 미리 결정된 전압 레벨로 사전 충전하고 등화시키도록 구성된다. 일부 실시예들에서, 미리 결정된 전압 레벨은 논리적 하이(high) 값 또는 논리적 로우(low) 값과 같은 논리값에 대응한다. 일부 실시예들에서, 미리 결정된 전압 레벨은 공급 전압(VDD), 또는 기준 전압(VSS)의 값에 대응한다. 사전 충전 및 등화 회로(110)들의 세트의 다양한 구성들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 메모리 회로(100)는 또한, 간략화를 위해 설명되지 않은 다른 회로들(예를 들어, 드라이버 회로, 타이밍 회로 등)을 포함한다.
일부 실시예들에서, 감지 증폭기(106[1],106[2],…,106[X]) 중 하나 이상을 사용함으로써, 메모리 회로(100)는 다른 접근법보다 양호한 판독 마진을 갖는다.
메모리 셀
도 2는 일부 실시예들에 따른, 도 1에서 사용가능한 메모리 셀(200)의 회로도이다.
메모리 셀(200)은 도 1의 메모리 셀 어레이(102)에서 하나 이상의 메모리 셀(MCB)로서 사용가능하다.
메모리 셀(200)은 예시를 위해 사용된 식스(6) 트랜지스터(6T) 단일 포트(SP) SRAM 메모리 셀이다. 일부 실시예들에서, 메모리 셀(200)은 6개 이외의 다른 갯수의 트랜지스터들을 사용한다. 다른 유형의 메모리가 다양한 실시예들의 범위 내에 있다.
메모리 셀(200)은 2개의 P형 금속 산화물 반도체(P-type metal oxide semiconductor; PMOS) 트랜지스터(P1, P2), 및 4개의 N형 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터(N1, N2, N3, N4)를 포함한다. 트랜지스터(P1, P2, N1, N2)는 교차 래치 또는 교차 결합형 인버터의 쌍을 형성한다. 예를 들어, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 제1 인버터를 형성하고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 제2 인버터를 형성한다.
PMOS 트랜지스터(P1, P2) 각각의 소스 단자는 전압 공급 노드(NODE_1)로서 구성된다. 각각의 전압 공급 노드(NODE_1)는 제1 전압 소스(VDDI)에 결합된다. PMOS 트랜지스터(P1)의 드레인 단자는 NMOS 트랜지스터(N1)의 드레인 단자, PMOS 트랜지스터(P2)의 게이트 단자, NMOS 트랜지스터(N2)의 게이트 단자, 및 NMOS 트랜지스터(N3)의 소스 단자에 결합되며, 저장 노드(ND)로서 구성된다.
PMOS 트랜지스터(P2)의 드레인 단자는 NMOS 트랜지스터(N2)의 드레인 단자, PMOS 트랜지스터(P1)의 게이트 단자, NMOS 트랜지스터(N1)의 게이트 단자, 및 NMOS 트랜지스터(N4)의 소스 단자에 결합되며, 저장 노드(NDB)로서 구성된다. NMOS 트랜지스터(N1, N2) 각각의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨표시되지 않음)로서 구성된다. NMOS 트랜지스터(N1, N2) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 결합된다.
워드 라인(WL)은 NMOS 트랜지스터(N3, N4) 각각의 게이트 단자에 결합된다. 비트 라인들(BL, BLB)과 대응하는 노드들(ND, NDB) 간에 데이터를 전송하기 위해 NMOS 트랜지스터(N3, N4)는 워드 라인(WL) 상의 신호에 의해 제어되도록 구성되기 때문에, 워드 라인(WL)을 기입 제어 라인이라고도 부른다.
NMOS 트랜지스터(N3)의 드레인 단자는 비트 라인(BL)에 결합된다. NMOS 트랜지스터(N4)의 드레인 단자는 비트 라인(BLB)에 결합된다. 비트 라인들(BL, BLB)은 메모리 셀(200)을 위한 데이터 입력부와 출력부 둘 다로서 구성된다. 일부 실시예들에서, 기입 동작에서, 제1 비트 라인(BL)에 논리값을 인가하고 다른 비트 라인(BLB)에 반대 논리값을 인가함으로써 비트 라인 상의 논리값을 메모리 셀(200)에 기입할 수 있다. 비트 라인(BL, BLB) 상에서 운반되는 데이터는 대응하는 노드(ND, NDB)에 기입되고 이로부터 판독되기 때문에, 비트 라인(BL, BLB) 각각을 데이터 라인이라고 부른다.
워드 라인(WL)은 도 1의 하나 이상의 워드 라인(WL[1],WL[2],…,WL[M])에 대응한다. 비트 라인(BL)은 도 1의 하나 이상의 비트 라인(BL[1],BL[2],…,BL[N])에 대응한다. 비트 라인 바(BLB)는 도 1의 하나 이상의 비트 라인 바(BLB[1],BLB[2],…,BLB[N])에 대응한다.
도 3은 일부 실시예들에 따른, 도 1에서 사용가능한 메모리 회로(300)의 회로도이다. 도 1 내지 도 5 중 하나 이상의 도에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 따라서 이에 대한 상세한 설명은 생략한다.
메모리 회로(300)는 메모리 회로(100)의 일부로서 사용가능하다. 예를 들어, 메모리 회로(300)는 메모리 셀 어레이(102)의 2개의 열(예를 들어, 열 1과 열 2) 및 IO 회로(104)(도 1 참조)의 1개의 열을 포함한다. 일부 실시예들에서, 메모리 회로(300)는 메모리 어레이(102) 및 IO 회로(104)의 다른 열로서 사용가능하다.
메모리 회로(300)는 메모리 셀 어레이(102)의 열 1과 열 2, 및 IO 회로(104)의 열 1을 포함한다. 메모리 회로(300)는 도 1의 메모리 회로(100)로부터의 워드 라인(WL[1]), 비트 라인(BL[1], BL[2]), 비트 라인 바(BLB[1], BLB[2]), 및 메모리 셀(102a, 102b)을 포함한다.
메모리 회로(300)는 출력 데이터 세트(Q)를 생성하도록 구성된다. 일부 실시예들에서, 출력 데이터 세트(Q)는 메모리 회로(300)에 고유한 비트들의 랜덤 시퀀스이다. 일부 실시예들에서, 메모리 회로(300)는 물리적 복제방지 기능(physically unclonable function; PUF) 보안 시스템이다. 일부 실시예들에서, 메모리 회로(300)는 메모리 셀(102a, 102b) 간의 공정 전압 및 온도(PVT) 변동에 기초하여 출력 데이터 세트(Q)를 생성하도록 구성된다.
워드 라인(WL[1])은 메모리 셀(102a, 102b)에 결합된다. 워드 라인(WL[1])은 워드 라인 신호(WL')를 수신하도록 구성된다.
비트 라인(BL[1])과 비트 라인 바(BLB[1])는 각각 메모리 셀(102a)에 결합된다. 비트 라인(BL[2])과 비트 라인 바(BLB[2])는 각각 메모리 셀(102b)에 결합된다. 비트 라인 바(BLB[1]) 또는 비트 라인 바(BLB[2])의 적어도 하나의 단부는 전기적으로 플로팅(electrically floating)된다. 비트 라인(BL[1] 또는 BL[2])은 대응하는 비트 라인 신호(BL1') 또는 대응하는 비트 라인 신호(BL2')를 수신하도록 구성된다. 일부 실시예들에서, 비트 라인 바(BLB[1] 또는 BLB[2])는 대응하는 비트 라인 바 신호(BLB1') 또는 대응하는 비트 라인 바 신호(BLB2')를 수신하도록 구성된다.
메모리 회로(300)는 사전 충전 및 등화 회로(302), 감지 증폭기(304), 및 래치 회로(306)를 더 포함한다. 사전 충전 및 등화 회로(302), 감지 증폭기(304), 및 래치 회로(306)는 도 1의 IO 회로(104[1])에 대응한다.
사전 충전 및 등화 회로(302)는 도 1의 사전 충전 및 등화 회로(110[1])이다. 일부 실시예들에서, 사전 충전 및 등화 회로(302)는 도 1의 사전 충전 및 등화 회로(110[2],…,110[X]) 중 하나 이상으로서 사용가능하다.
감지 증폭기(304)는 도 1의 감지 증폭기(106[1])이다. 일부 실시예들에서, 감지 증폭기(304)는 도 1의 감지 증폭기(106[2],…,106[X]) 중 하나 이상으로서 사용가능하다.
래치 회로(306)는 도 1의 래치 회로(108[1])이다. 일부 실시예들에서, 래치 회로(306)는 도 1의 래치 회로(108[2],…,108[X]) 중 하나 이상으로서 사용가능하다.
사전 충전 및 등화 회로(302)는 비트 라인들(BL[1], BL[2])에 결합된다. 사전 충전 및 등화 회로(302)는 신호(BLEQ)를 수신하도록 구성된다. 사전 충전 및 등화 회로(302)는 신호(BLEQ)에 응답하여 비트 라인들의 쌍(예컨대, 비트 라인들(BL[1], BL[2]))을 미리 결정된 전압 레벨로 사전 충전하고 등화시키도록 구성된다. 일부 실시예들에서, 미리 결정된 전압 레벨은 논리적 하이 값 또는 논리적 로우 값과 같은 논리값에 대응한다. 일부 실시예들에서, 미리 결정된 전압 레벨은 공급 전압(VDD), 또는 기준 전압(VSS)의 값에 대응한다.
일부 실시예들에서, 사전 충전 및 등화 회로(302)는 비트 라인 바(BLB[1], BLB[2])에 결합되고, 신호(BLEQ)에 응답하여 비트 라인 바들의 쌍(예컨대, 비트 라인 바들(BLB[1], BLB[2]))을 미리 결정된 전압 레벨로 사전 충전하고 등화시키도록 구성된다. 사전 충전 및 등화 회로(302)의 다른 구성들이 본 발명개시의 범위 내에 있다.
감지 증폭기(304)는 적어도 감지 증폭기 인에이블 신호(SAEP 또는 SAE)를 수신하도록 구성된다. 감지 증폭기(304)는 적어도 감지 증폭기 인에이블 신호(SAEP 또는 SAE)에 응답하여 인에이블되거나 또는 턴 온(turn on)된다.
감지 증폭기(304)는 대응하는 비트 라인(BL)들의 쌍에 의해 대응하는 메모리 셀들의 쌍에 결합된다. 예를 들어, 감지 증폭기(106[1])는 비트 라인(BL[1])에 의해 메모리 셀(102a)에 결합되고, 비트 라인(BL[2])에 의해 메모리 셀(102b)에 결합된다. 감지 증폭기(304)는 비트 라인 바(BLB[1], BLB[2])에 결합되지 않는다.
일부 실시예들에서, 감지 증폭기(304)는 대응하는 비트 라인(BL[1], BL[2]) 간의 비트 라인 분열을 통해 메모리 셀(102a, 102b)에 저장된 데이터를 감지하거나 또는 판독하도록 구성된다.
일부 실시예들에서, 비트 라인(BL[1], BL[2])은 감지 증폭기(304)에 결합되지 않는다. 일부 실시예들에서, 비트 라인 바(BLB[1], BLB[2])는 감지 증폭기(304)에 결합되고, 감지 증폭기(304)는 대응하는 비트 라인 바(BLB[1], BLB[2]) 간의 비트 라인 바 분열을 통해 메모리 셀(102a, 102b)에 저장된 데이터를 감지하거나 또는 판독하도록 구성된다. 감지 증폭기(304)의 다양한 구성들이 본 발명개시의 범위 내에 있다.
래치 회로(306)는 비트 라인(BL[1])에 의해 감지 증폭기(304)에 결합된다. 래치 회로(306)는 감지 증폭기(304)로부터 수신된 데이터(Q[1])를 출력하도록 구성된다. 래치 회로(306)의 다양한 구성들이 본 발명개시의 범위 내에 있다.
도 4는 일부 실시예들에 따른, 도 3에서 사용가능한 메모리 회로(400)의 회로도이다.
메모리 회로(400)는 도 3의 메모리 회로(300)의 실시예이다. 도 3의 메모리 회로(300)와 비교하여, 사전 충전 및 등화 회로(402)는 메모리 회로(300)의 사전 충전 및 등화 회로(302)를 대체하고, 감지 증폭기(404)는 메모리 회로(300)의 감지 증폭기(304)를 대체한다.
사전 충전 및 등화 회로(402)는 도 3의 사전 충전 및 등화 회로(302)의 실시예이다. 일부 실시예들에서, 사전 충전 및 등화 회로(402)는 도 1의 사전 충전 및 등화 회로(110[1],110[2],…,110[X]) 중 하나 이상으로서 사용가능하다.
감지 증폭기(404)는 도 3의 감지 증폭기(304)의 실시예이다. 일부 실시예들에서, 감지 증폭기(404)는 도 1의 감지 증폭기(106[1],106[2],…,106[X]) 중 하나 이상으로서 사용가능하다.
사전 충전 및 등화 회로(402)는 신호(BLEQ)에 응답하여 비트 라인(BL[1], BL[2])을 전압(VBL)으로 사전 충전하고 등화시키도록 구성된다. 일부 실시예들에서, 전압(VBL)은 공급 전압(VDD)과 동일하다. 일부 실시예들에서, 전압(VBL)은 공급 기준 전압(VSS)과 동일하다.
사전 충전 및 등화 회로(402)는 3개의 PMOS 트랜지스터(P3a, P3b, P4)를 포함한다. PMOS 트랜지스터(P3a, P3b)는 사전 충전 회로이다. PMOS 트랜지스터(P3a, P3b)는 신호(BLEQ)에 응답하여 비트 라인(BL[1], BL[2])을 전압(VBL)으로 사전 충전하도록 구성된다. PMOS 트랜지스터(P4)는 등화 회로이다. PMOS 트랜지스터(P4)는 신호(BLEQ)에 응답하여 비트 라인(BL[1], BL[2])의 전압을 전압(VBL)으로 등화시키도록 구성된다. PMOS 트랜지스터(P3a, P3b, P4)의 게이트들은 함께 결합되고, 신호(BLEQ)를 수신하도록 구성된다. 일부 실시예들에서, 신호(BLEQ)는 적어도 사전 충전 신호 또는 등화 신호이다.
PMOS 트랜지스터(P3a, P3b)의 소스들은 비트 라인(BL[1], BL[2])과 각각 결합된다. PMOS 트랜지스터(P3a, P3b)의 드레인들은 함께 결합되고 전압(VBL)을 수신하도록 구성된다. 예를 들어, 신호(EQB)가 로우 논리값으로 인가될 때, 트랜지스터(P3a, P3b)는 턴 온되고, 대응하는 비트 라인(BL[1], BL[2])을 전압(VBL)의 전압 레벨로 풀링(pull)한다. 그 결과, 비트 라인(BL[1], BL[2])은 전압(VBL)의 전압 레벨로 사전 충전된다.
PMOS 트랜지스터(P4)는 비트 라인들(BL[1], BL[2]) 간에 결합된다. PMOS 트랜지스터(P4)의 소스는 비트 라인(BL[1])과 결합된다. PMOS 트랜지스터(P4)의 드레인은 비트 라인(BL[2])과 결합된다. 예를 들어, 신호(EQB)가 로우 논리값으로 인가되면, 트랜지스터(P4)는 턴 온되고, 비트 라인(BL[1])을 비트 라인(BL[2])에 결합시킨다. 그 결과, 비트 라인(BL[1], BL[2])의 전압은 전압(VBL)의 전압 레벨과 동일해진다. 일부 실시예들에서, PMOS 트랜지스터(P3a, P3b, P4) 각각의 드레인과 소스는 상호교환가능하게 사용된다.
사전 충전 및 등화 회로(402)의 다른 구성들이 본 발명개시의 범위 내에 있다. PMOS 트랜지스터(P3a, P3b, P4) 중 하나 이상이 비트 라인(BL[1], BL[2])을 사전 충전 및/또는 등화시키는데 사용되는 것은 예시일 뿐이다. NMOS 트랜지스터, 또는 트랜지스터들의 수량과 같은, 다른 회로들 및/또는 다른 유형의 트랜지스터가 비트 라인(BL[1], BL[2])을 사전 충전 및/또는 등화시키는데 사용되는 것이 다양한 실시예들의 범위 내에 있다. 전압(VBL)의 다른 값들이 다양한 실시예들의 범위 내에 있다.
감지 증폭기(404)는 대응하는 비트 라인(BL[1], BL[2]) 간의 비트 라인 분열을 통해 메모리 셀 어레이(102)의 메모리 셀(102a, 102b)에 저장된 데이터를 감지하거나 또는 판독하도록 구성된다.
감지 증폭기(404)는 3개의 PMOS 트랜지스터(P5, P6, P7), 및 3개의 NMOS 트랜지스터(N5, N6, N7)를 포함한다. 트랜지스터(P5, P6, N5, N6)는 교차 래치 또는 교차 결합형 인버터의 쌍을 형성한다. 예를 들어, PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)는 제1 인버터를 형성하고, PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)는 제2 인버터를 형성한다.
PMOS 트랜지스터(P5)의 드레인 단자, NMOS 트랜지스터(N5)의 드레인 단자, PMOS 트랜지스터(P6)의 게이트 단자, 및 NMOS 트랜지스터(N6)의 게이트 단자 각각은 노드(ND1)에서 함께 결합된다. 노드(ND1)는 비트 라인 BL[1]과 결합된다. 일부 실시예들에서, 노드(ND1)는 저장 노드로서 구성된다. PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5) 각각의 드레인 단자 및 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6) 각각의 게이트 단자는 비트 라인(BL[1])에 결합된다.
PMOS 트랜지스터(P7)의 드레인 단자는 노드(NODE_2)에서 PMOS 트랜지스터(P5, P6) 각각의 소스 단자에 결합된다. PMOS 트랜지스터(P7)의 소스 단자는 전압 공급 노드(NODE_3)로서 구성된다. 전압 공급 노드(NODE_3)는 제1 공급 전압(VDD)에 결합된다. PMOS 트랜지스터(P7)의 게이트 단자는 감지 증폭기 인에이블 신호(SAEP)를 수신하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(P7)는 "헤더(header) 스위치"라고 불린다.
PMOS 트랜지스터(P6)의 드레인 단자, NMOS 트랜지스터(N6)의 드레인 단자, PMOS 트랜지스터(P5)의 게이트 단자, 및 NMOS 트랜지스터(N5)의 게이트 단자 각각은 노드(ND2)에서 함께 결합된다. 노드(ND2)는 비트 라인 BL[2]과 결합된다. 일부 실시예들에서, 노드(ND2)는 저장 노드로서 구성된다. PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6) 각각의 드레인 단자 및 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5) 각각의 게이트 단자는 비트 라인(BL[2])에 결합된다.
NMOS 트랜지스터(N7)의 드레인 단자는 노드(NODE_4)에서 NMOS 트랜지스터(N5, N6) 각각의 소스 단자에 결합된다. NMOS 트랜지스터(N7)의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨표시되지 않음)로서 구성된다. NMOS 트랜지스터(N7)의 게이트 단자는 감지 증폭기 인에이블 신호(SAE)를 수신하도록 구성된다. 일부 실시예들에서, 감지 증폭기 인에이블 신호(SAE)는 감지 증폭기 인에이블 신호(SAEP)로부터 반전된 것이다. 일부 실시예들에서, NMOS 트랜지스터(N7)는 "푸터(footer) 스위치"라고 불린다.
일부 실시예들에서, 감지 증폭기 인에이블 신호(SAEP)가 로우 논리값이고 감지 증폭기 인에이블 신호(SAE)가 하이 논리값인 경우, 감지 증폭기(404)가 인에이블된다. 예를 들어, 감지 증폭기 인에이블 신호(SAEP)가 로우 논리값으로 PMOS 트랜지스터(P7)에 인가되면, PMOS 트랜지스터(P7)는 턴 온되고, 노드(NODE_2)를 공급 전압(VDD)의 전압 레벨쪽으로 풀링시킨다.
마찬가지로, 예를 들어, 감지 증폭기 인에이블 신호(SAE)가 하이 논리값으로 NMOS 트랜지스터(N7)에 인가되면, NMOS 트랜지스터(N7)는 턴 온되고, 노드(NODE_4)를 공급 기준 전압(VSS)의 전압 레벨쪽으로 풀링시킨다. 결과적으로, 감지 증폭기(404)는 인에이블되고, 비트 라인(BL[1], BL[2])에서 전압 레벨을 증폭시키도록 구성되고, 판독 데이터 출력을 래치 회로(306)에 출력하도록 구성된다.
메모리 셀(102a, 102b) 간의 PVT 변동은 비트 라인(BL[1], BL[2]) 간에 방전 속도 차이를 야기한다. 일부 실시예들에서, 감지 증폭기(404)는 어느 메모리 셀(102a, 102b) 및 대응하는 비트 라인(BL[1], BL[2])이 공급 기준 전압(VSS)쪽으로 더 빠르게 방전하는지를 메모리 셀(102a, 102b) 간의 PVT 변동에 기초하여 결정하도록 구성된다. 일부 실시예들에서, 메모리 셀(102a)과 비트 라인(BL[1])이 메모리 셀(102b)과 비트 라인(BL[2])보다 더 빠르게 공급 기준 전압(VSS)쪽으로 방전하는 경우 감지 증폭기(404)는 로우 논리값을 출력하도록 구성된다. 일부 실시예들에서, 메모리 셀(102a)과 비트 라인(BL[1])이 메모리 셀(102b)과 비트 라인(BL[2])보다 더 느리게 공급 기준 전압(VSS)쪽으로 방전하는 경우 감지 증폭기(404)는 하이 논리값을 출력하도록 구성된다. 일부 실시예들에서, 비트 라인(BL[1], BL[2]) 간에 상이한 방전 속도를 야기시키는 메모리 셀(102a, 102b) 간의 PVT 변동이 랜덤 시퀀스의 데이터 비트(Q[1])(예컨대, 출력 신호(Q))를 생성하기 위해 감지 증폭기에 의해 사용된다. 일부 실시예들에서, 생성된 각각의 데이터 비트는 PUF 응용 또는 보안 시스템에서 사용가능한 도 1의 IO 회로(104)에 의해 생성된 데이터의 보다 큰 랜덤 시퀀스(예를 들어, 출력 데이터 세트(Q))의 일부이다.
일부 실시예들에서, PMOS 트랜지스터(P5, P6 또는 P7) 중 하나 이상은 "대형 PMOS 트랜지스터"로서 특징지워진다. 일부 실시예들에서, NMOS 트랜지스터(N5, N6 또는 N7) 중 하나 이상은 "대형 NMOS 트랜지스터"로서 특징지워진다. 일부 실시예들에서, 대형 PMOS 트랜지스터는 대형 NMOS 트랜지스터의 크기와 같거나 또는 이보다 큰 크기를 갖는다. 일부 실시예들에서, 적어도 대형 NMOS 트랜지스터 또는 대형 PMOS 트랜지스터는 하나 이상의 핀 또는 핑거(finger)를 갖는 핀 전계 효과 트랜지스터(FinFET)이다. 일부 실시예들에서, 핀은 핑거라고 지칭된다. 일부 실시예들에서, 대형 PMOS 트랜지스터의 크기는 적어도 대형 PMOS 트랜지스터의 채널 폭 또는 대형 PMOS 트랜지스터의 핀들의 갯수를 포함한다. 일부 실시예들에서, 대형 NMOS 트랜지스터의 크기는 적어도 대형 NMOS 트랜지스터의 채널 폭 또는 대형 NMOS 트랜지스터의 핀들의 갯수를 포함한다. 일부 실시예들에서, 대형 PMOS 트랜지스터는 약 16개의 핀 내지 약 100개의 핀의 범위의 핀들의 갯수를 갖는다. 일부 실시예들에서, 대형 PMOS 트랜지스터는 약 800㎚ 내지 약 8000㎚의 범위의 채널 폭을 갖는다. 일부 실시예들에서, 대형 NMOS 트랜지스터는 약 16개의 핀 내지 약 100개의 핀의 범위의 핀들의 갯수를 갖는다. 일부 실시예들에서, 대형 NMOS 트랜지스터는 약 800㎚ 내지 약 8000㎚의 범위의 채널 폭을 갖는다.
일부 실시예들에서, 비트 라인 바(BLB[1], BLB[2])는 감지 증폭기(404)에 결합되고, 비트 라인(BL[1], BL[2])은 감지 증폭기(404)에 결합되지 않는다. 감지 증폭기(404)의 다양한 구성들이 본 발명개시의 범위 내에 있다. PMOS 트랜지스터(P5, P6, P7) 또는 NMOS 트랜지스터(N5, N6, N7)는 예시를 위한 것이다. NMOS 트랜지스터 또는 PMOS 트랜지스터와 같은, 다른 회로 및/또는 다른 유형의 트랜지스터가 다른 것으로 대체될 수 있으며, 다양한 실시예들의 범위 내에 있다. 다른 유형의 신호들(SAEP 또는 SAE)이 다양한 실시예들의 범위 내에 있다.
일부 실시예들에서, PUF 응용의 일부로서 감지 증폭기(404)를 사용함으로써, 감지 증폭기(404)의 바이어스 포인트는 다른 접근법과 비교하여 이동된다. 예를 들어, 일부 실시예들에서, 감지 증폭기(404)의 바이어스 포인트는 공급 전압(VDD)을 2로 나눈 것(예를 들어, VDD/2)과 실질적으로 동일한데, 이것은 다른 접근법보다 낮다. 일부 실시예들에서, 감지 증폭기(404)가 턴 온될 때, 감지 증폭기(404)의 바이어스 포인트는 Vdd/2보다 작거나 같도록 다른 접근법에 비해 감소된다. 일부 실시예들에서, 비트 라인(BL[1] 또는 BL[2])의 전압이 VDD/2보다 작은 후에 감지 증폭기(404)는 턴 온되어, 감지 증폭기(404)의 바이어스 포인트를 다른 접근법보다 낮아지도록 이동시킨다. 일부 실시예들에서, 비트 라인(BL[1] 또는 BL[2])의 전압이 PMOS 트랜지스터(P5, P6 또는 P7) 중 하나 이상의 문턱 전압(Vth) 이하인 후에 감지 증폭기(404)는 턴 온되어, 감지 증폭기(404)의 바이어스 포인트를 이동시킨다. 달리 말하면, 감지 증폭기(404)는 감지 증폭기(404)의 문턱 전압(Vth)보다 작은 바이어스 포인트를 갖도록 구성된다.
PMOS 트랜지스터(P7)를 헤더 스위치로서 사용함으로써, 감지 증폭기(404)의 노드(ND1, ND2)에 저장된 초기 데이터는, (감지 증폭기(404)를 턴 온하기 전에) 비트 라인(BL[1], BL[2]) 간에 데이터 분열이 발생하는 동안 PMOS 트랜지스터(P7)가 턴 오프되기 때문에 대응하는 비트 라인(BL[1], BL[2]) 상의 데이터와 다투지 않는다. 따라서, 감지 증폭기(404)가 감지 증폭기 인에이블 신호(SAE, SAEP)에 의해 턴 온되면, 비트 라인(BL[1] 또는 BL[2])은 다른 접근법보다 더 빠르게 기준 전압(VSS)쪽으로 방전되어 더욱 양호한 판독 마진을 초래시킨다.
다른 접근법에 비해 감지 증폭기(404)와 헤더 스위치에서 더 큰 PMOS 트랜지스터(예컨대, PMOS 트랜지스터(P7))를 사용함으로써, 감지 증폭기(404)가 감지 증폭기 인에이블 신호(SAE, SAEP)에 의해 인에이블될 때, PMOS 트랜지스터(P5, P6, P7)는 비트 라인(BL[1] 또는 Bl[2])을 다른 접근법보다 더 빠르게 공급 전압(VDD)쪽으로 풀링시킬 수 있어서 더욱 양호한 판독 마진을 초래시킬 수 있다.
래치 회로
도 5는 일부 실시예들에 따른, 도 3에서 사용가능한 래치 회로(500)의 회로도이다.
래치 회로(500)는 도 3 또는 도 4의 래치 회로(306)의 실시예이다. 일부 실시예들에서, 래치 회로(500)는 도 1의 래치 회로(108[1],108[2],…,108[X]) 중 하나 이상으로서 사용가능하다.
래치 회로(500)는 신호(IN)의 논리 상태를 저장하도록 구성된다. 래치 회로(500)는 신호(IN) 및 감지 증폭기 인에이블 신호(SAE, SAEP)를 수신하고, 감지 증폭기 인에이블 신호(SAE) 및 감지 증폭기 인에이블 신호(SAEP)에 응답하여 신호(OUT)를 출력하도록 구성된다. 신호(IN)는 도 4의 비트 라인(BL[1])의 전압에 대응한다. 신호(OUT)는 도 4의 데이터(Q[1])에 대응한다.
일부 실시예들에서, 래치 회로(500)는 감지 증폭기가 감지 증폭기 인에이블 신호(SAE, SAEP)에 의해 인에이블된 후의 신호(IN)의 논리 상태를 저장하도록 구성된다. 일부 실시예들에서, 출력 신호(OUT)는 감지 증폭기가 감지 증폭기 인에이블 신호(SAE, SAEP)에 의해 인에이블된 후의 신호(IN)의 논리 상태에 대응한다.
일부 실시예들에서, 신호(IN)는 도 1의 하나 이상의 비트 라인(BL[1],BL[2],…,BL[N])의 전압에 대응한다. 일부 실시예들에서, 신호(OUT)는 도 1의 데이터 세트(Q)의 하나 이상의 데이터에 대응한다.
래치 회로(500)는 NMOS 트랜지스터(N8, N9, N10, N11), PMOS 트랜지스터(P8, P9, P10, P11), 및 인버터(I1)를 포함한다.
PMOS 트랜지스터(P8)의 게이트와 NMOS 트랜지스터(N8)의 게이트는 함께 결합되고, 입력 신호(IN)를 수신하도록 구성된다. 입력 신호(IN)는 각각, PMOS 트랜지스터(P8)를 턴 온 또는 턴 오프시키고, NMOS 트랜지스터(N8)를 턴 오프 또는 턴 온시킨다.
PMOS 트랜지스터(P8)의 드레인은 노드(NODE_5)에서 NMOS 트랜지스터(N8)의 드레인과 결합된다.
PMOS 트랜지스터(P8)의 소스는 PMOS 트랜지스터(P9)의 드레인과 결합된다. PMOS 트랜지스터(P9)의 소스는 공급 전압(VDD)에 결합되고 공급 전압(VDD)을 수신한다. PMOS 트랜지스터(P9)의 게이트는 감지 증폭기 인에이블 신호(SAEP)를 수신하도록 구성된다. 감지 증폭기 인에이블 신호(SAEP)는 PMOS 트랜지스터(P9)를 턴 온 또는 턴 오프시킨다.
NMOS 트랜지스터(N8)의 소스는 NMOS 트랜지스터(N9)의 드레인과 결합된다. NMOS 트랜지스터(N9)의 소스는 공급 기준 전압(VSS)에 결합되고 공급 기준 전압(VSS)을 수신한다. NMOS 트랜지스터(N9)의 게이트는 감지 증폭기 인에이블 신호(SAE)를 수신하도록 구성된다. 감지 증폭기 인에이블 신호(SAE)는 NMOS 트랜지스터(N9)를 턴 온 또는 턴 오프시킨다.
일부 실시예들에서, 감지 증폭기 인에이블 신호(SAE)가 논리적으로 하이일 때, 감지 증폭기 인에이블 신호(SAEP)는 논리적으로 로우이고, 그 반대도 마찬가지이다.
PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)는 신호(INB)를 출력하도록 구성된다. 일부 실시예들에서, 신호(INB)는 신호(IN)로부터 반전된 것이다. PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N9)가 턴 온되면, PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)는 인버터형 구성을 가지며, 신호(INB)는 신호(IN)로부터 반전된다. 예를 들어, 감지 증폭기 인에이블 신호(SAEP)가 논리적으로 로우이면 PMOS 트랜지스터(P9)를 온(on)이 되게 해서 PMOS 트랜지스터(P8)의 소스를 공급 전압(VDD)에 결합시키고, 감지 증폭기 인에이블 신호(SAE)가 논리적으로 하이이면 NMOS 트랜지스터(N9)를 온이 되게 해서 NMOS 트랜지스터(N8)의 소스를 기준 전압(VSS)에 결합시킨다. 결과적으로, 입력 신호(IN)가 논리적으로 로우인 경우, PMOS 트랜지스터(P8)는 턴 온되고, 노드(NODE_5)는 PMOS 트랜지스터(P8, P9)에 의해 공급 전압(VDD)으로 풀링되고, 신호(INB)는 논리적으로 하이이다. 대조적으로, 입력 신호(IN)가 논리적으로 하이인 경우, NMOS 트랜지스터(N8)는 턴 온되고, 노드(NODE_5)는 NMOS 트랜지스터(N8, N9)에 의해 기준 전압(VSS)으로 풀링되고, 신호(INB)는 논리적으로 로우이다.
PMOS 트랜지스터(P10)의 드레인, NMOS 트랜지스터(N10)의 드레인, 인버터(I1)의 입력 단자, PMOS 트랜지스터(P8)의 드레인, 및 NMOS 트랜지스터(N8)의 드레인 각각은 서로 결합된다. PMOS 트랜지스터(P10)의 드레인, NMOS 트랜지스터(N10)의 드레인, 및 인버터(I1)의 입력 단자는 노드(NODE_6)에서 신호(INB)를 수신하도록 구성된다.
PMOS 트랜지스터(P10)의 게이트는 감지 증폭기 인에이블 신호(SAE)를 수신하도록 구성된다. 감지 증폭기 인에이블 신호(SAE)는 PMOS 트랜지스터(P10)를 턴 온 또는 턴 오프시킨다. PMOS 트랜지스터(P10)의 소스는 PMOS 트랜지스터(P11)의 드레인과 결합된다. PMOS 트랜지스터(P11)의 소스는 공급 전압(VDD)에 결합되고 공급 전압(VDD)을 수신한다.
NMOS 트랜지스터(N10)의 게이트는 감지 증폭기 인에이블 신호(SAEP)를 수신하도록 구성된다. 감지 증폭기 인에이블 신호(SAEP)는 NMOS 트랜지스터(N10)를 턴 온 또는 턴 오프시킨다. NMOS 트랜지스터(N10)의 소스는 NMOS 트랜지스터(N11)의 드레인과 결합된다. NMOS 트랜지스터(N11)의 소스는 기준 전압(VSS)에 결합되고 기준 전압(VSS)을 수신한다.
인버터(I1)는 신호(INB)를 수신하고, 신호(OUT)를 출력하도록 구성된다. 인버터(I1)의 입력 단자는 PMOS 트랜지스터(P10)의 드레인, NMOS 트랜지스터(N10)의 드레인, PMOS 트랜지스터(P8)의 드레인, 및 NMOS 트랜지스터(N8)의 드레인에 결합된다. 인버터(I1)의 입력 단자는 신호(INB)를 수신하도록 구성된다. 인버터(I1)의 출력 단자는 PMOS 트랜지스터(P11)의 게이트 및 NMOS 트랜지스터(N11)의 게이트와 결합된다. 인버터(I1)의 출력 단자는 신호(INB)에 응답하여 신호(OUT)를 출력하도록 구성된다. 신호(OUT)는 신호(INB)로부터 반전된 것이다.
NMOS 트랜지스터(N11)의 게이트, PMOS 트랜지스터(P11)의 게이트, 및 인버터(I1)의 출력 단자는 함께 결합된다. NMOS 트랜지스터(N11)의 게이트 및 PMOS 트랜지스터(P11)의 게이트는 신호(OUT)를 수신하도록 구성된다. 신호(OUT)는 각각, PMOS 트랜지스터(P11)를 턴 온 또는 턴 오프시키고, NMOS 트랜지스터(N11)를 턴 오프 또는 턴 온시킨다.
일부 실시예들에서, 감지 증폭기 인에이블 신호(SAE)가 논리적으로 로우일 때, 감지 증폭기 인에이블 신호(SAEP)는 논리적으로 하이이고, 그 반대도 마찬가지이다.
PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N10)는 동시에 턴 온 또는 턴 오프되도록 구성된다. 대조적으로, PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)는 상보적 방식으로 턴 온 또는 턴 오프되도록 구성된다.
예를 들어, 감지 증폭기 인에이블 신호(SAE)가 논리적으로 로우가 되면, PMOS 트랜지스터(P10)를 온이 되게 하고, 감지 증폭기 인에이블 신호(SAEP)가 논리적으로 하이가 되면, NMOS 트랜지스터(N10)를 온이 되게 하여, NMOS 트랜지스터(N11)의 드레인과 PMOS 트랜지스터(P11)의 드레인은 노드(NODE_6)에 결합시킨다. 신호(INB)가 논리적으로 로우인 경우, 신호(OUT)가 논리적으로 하이가 되어, NMOS 트랜지스터(N11)를 턴 온시키고, 노드(NODE_6)는 NMOS 트랜지스터(N10, N11)에 의해 기준 전압(VSS)으로 풀링된다. 신호(INB)가 논리적으로 하이인 경우, 신호(OUT)가 논리적으로 로우가 되어, PMOS 트랜지스터(P11)를 턴 온시키고, 노드(NODE_6)는 PMOS 트랜지스터(P10, P11)에 의해 공급 전압(VDD)으로 풀링된다.
대조적으로, 감지 증폭기 인에이블 신호(SAE)가 논리적으로 하이인 경우, PMOS 트랜지스터(P10)를 오프가 되게 하여 PMOS 트랜지스터(P11)의 드레인을 노드(NODE_6)로부터 연결해제시키고, 감지 증폭기 인에이블 신호(SAEP)가 논리적으로 로우인 경우, NMOS 트랜지스터(N10)를 오프가 되게 하여 NMOS 트랜지스터(N11)의 드레인을 노드(NODE_6)로부터 연결해제시킨다.
인버터(I1), 하나 이상의 NMOS 트랜지스터(N8, N9, N10, N11) 및/또는 PMOS 트랜지스터(P8, P9, P10, P11)의 다른 수량 또는 구성이 본 발명개시의 범위 내에 있다. 래치 회로(500)는 예시를 위해 사용된 것이다. 래치 회로(500)와 유사한 기능을 갖는 다른 회로들이 본 발명개시의 구상가능한 범위 내에 있다.
파형
도 6은 일부 실시예들에 따른, 파형(600)의 그래프이다. 파형(600)은 도 4의 감지 증폭기(404)에 의해 수행된 메모리 셀(102a, 102b)의 판독 동작에서의 신호들의 파형을 포함한다. 이 도해에서, 초기에, 메모리 셀(102a, 102b) 각각은 로우 논리값을 저장한다. 이 도해에서, 전압(VBL)은 공급 전압(VDD)과 동일하다.
일부 실시예들에서, 곡선(602)은 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL')를 나타내고; 곡선(604)은 사전 충전 및 등화 회로(402)에 의해 수신된 신호(BLEQ)를 나타내고; 곡선(606)은 감지 증폭기(404)에 의해 수신된 감지 증폭기 인에이블 신호(SAEP)를 나타내고; 곡선(608)은 감지 증폭기(404)에 의해 수신된 감지 증폭기 인에이블 신호(SAE)를 나타내고; 곡선(610)은 비트 라인 신호(BL[1])를 나타내며; 곡선(612)은 비트 라인 신호(BL[2])를 나타낸다.
시간(T0)에서, 곡선(604)은 로우 논리값이여서 사전 충전 및 등화 회로(402)를 턴 온시킨다. 결과적으로, 비트 라인(BL[1], BL[2])은 사전 충전 및 등화 회로(402)에 의해 하이 논리값으로 사전 충전된다.
시간(T0)에서, 곡선(602)은 로우 논리값이여서 메모리 셀(102a, 102b) 각각 내의 NMOS 트랜지스터(N3, N4)를 턴 오프시키고, 비트 라인(BL[1], BL[2])은 대응하는 메모리 셀(102a, 102b)에 연결되지 않는다.
시간(T1)에서, 곡선(602, 604)은 로우 논리값에서 하이 논리값으로 천이하여 메모리 셀(102a, 102b) 각각 내의 NMOS 트랜지스터(N3, N4)를 턴 온시키기 시작하여, 사전 충전 및 등화 회로(402) 내의 PMOS 트랜지스터(P3a, P3b, P4)를 턴 오프시키기 시작한다.
시간(T2)에서, 곡선(602, 604)은 하이 논리값이고, 곡선(610, 612)은 하이 논리값에서 로우 논리값으로 천이한다. 곡선(602)의 결과로서, 메모리 셀(102a, 102b) 각각 내의 NMOS 트랜지스터(N3)는 턴 온되어, 비트 라인(BL[1], BL[2])을 대응하는 메모리 셀(102a, 102b)에 연결시킨다. 곡선(604)의 결과로서, 사전 충전 및 등화 회로(402) 내의 PMOS 트랜지스터(P3a, P3b, P4)는 턴 오프된다. 곡선(610, 612)이 하이 논리값에서 로우 논리값으로 천이한 결과로서, PMOS 트랜지스터(P5, P6)는 약간 턴 온된다. 그러나, PMOS 트랜지스터(P5, P6)는, PMOS 트랜지스터(P7)가 턴 오프되어 있기 때문에, 비트 라인(BL[1], BL[2])을 논리적으로 하이쪽으로 풀링하지 않는다.
시간(T3)에서, 곡선(606)은 하이 논리값에서 로우 논리값으로 천이하고, 곡선(608)은 로우 논리값에서 하이 논리값으로 천이한다. 결과적으로, NMOS 트랜지스터(N7) 및 PMOS 트랜지스터(P7)가 턴 온되기 시작하여 감지 증폭기(404)를 턴 온시키기 시작한다.
시간(T4)에서, 곡선(608)은 하이 논리값이고, 곡선(606)은 로우 논리값이다. 결과적으로, NMOS 트랜지스터(N7)는 감지 증폭기 인에이블 신호(SAE)에 의해 턴 온되고 노드(NODE_4)와 기준 공급 전압(VSS) 사이에 전류 경로가 제공된다. 마찬가지로, PMOS 트랜지스터(P7)는 감지 증폭기 인에이블 신호(SAEP)에 의해 턴 온되고 노드(NODE_2)와 노드(NODE_3) 사이에 전류 경로가 제공된다. 달리 말하면, 감지 증폭기(404)가 턴 온된다. 일부 실시예들에서, 감지 증폭기(404)는 턴 온되어 비트 라인(BL[1])을 공급 기준 전압(VSS)쪽으로 풀링하고, 비트 라인(BL[2])을 공급 전압(VDD)쪽으로 풀링한다. 일부 실시예들에서, 감지 증폭기(404)는 턴 온되어 비트 라인(BL[1])을 공급 전압(VDD)쪽으로 풀링하고, 비트 라인(BL[2])을 공급 기준 전압(VSS)쪽으로 풀링한다.
일부 실시예들에서, 감지 증폭기(404)는, 비트 라인(BL[1], BL[2]) 간의 데이터 분열이 미리 결정된정 값(ΔV)보다 큰 후에 감지 증폭기 인에이블 신호(SAE 또는 SAEP)에 의해 활성화되거나 턴 온된다. 일부 실시예들에서, 시간(T4)에서, 곡선(610)과 곡선(612) 사이의 차이는 미리 결정된 값(ΔV)과 실질적으로 동일하다.
일부 실시예들에서, 시간(T4)에서, 곡선(610)으로 나타낸, 비트 라인(BL[1])의 전압의 값은 감지 증폭기(404)의 문턱 전압(Vth)에서 미리 결정된 값(ΔV)을 뺀 값 이하이다. 일부 실시예들에서, 시간(T4)에서, 곡선(612)으로 나타낸, 비트 라인(BL[2])의 전압의 값은 감지 증폭기(404)의 문턱 전압(Vth) 이하이다. 따라서, 일부 실시예들에서, 감지 증폭기(404)는 비트 라인(BL[1] 또는 BL[2])의 전압이 감지 증폭기(404)의 문턱 전압(Vth) 미만인 후에 턴 온된다. 달리 말하면, 감지 증폭기(404)는 감지 증폭기(404)의 문턱 전압(Vth)보다 작은 바이어스 포인트를 갖도록 구성된다. 도 6에 도시된 바와 같이, 타원(620)은 시간(T5) 직전의 곡선(610)과 곡선(612) 사이의 차이(예를 들어, 미리 결정된 값(ΔV))를 보여준다. 예를 들어, 시간(T5) 직전에서, 비트 라인(BL[1])은 NMOS 트랜지스터(N7)에 의해 공급 기준 전압(VSS)쪽으로 풀링되고, 비트 라인(BL[2])은 PMOS 트랜지스터(P7)에 의해 공급 전압(VDD)쪽으로 풀링되어 미리 결정된 값(ΔV)을 증가시켜서, 다른 접근법보다 더 양호한 감지 증폭기(404)에 대한 판독 마진을 초래시킨다. 일부 실시예들에서, PMOS 트랜지스터(P5, P6, P7) 중 하나 이상에 대해 대형 PMOS 트랜지스터를 사용함으로써, 감지 증폭기(404)의 미리 결정된 값(ΔV)은 다른 접근법보다 더 커서 더 양호한 판독 마진을 일으킨다.
시간(T5)에서, 곡선(608)은 하이 논리값에서 로우 논리값으로 천이하고, 곡선(606)은 로우 논리값에서 하이 논리값으로 천이한다. 결과적으로, NMOS 트랜지스터(N7) 및 PMOS 트랜지스터(P7)가 턴 오프되기 시작하여 감지 증폭기(404)를 턴 오프시키기 시작한다.
시간(T6)에서, 곡선(608)은 로우 논리값이고, 곡선(606)은 하이 논리값이다. 결과적으로, 감지 증폭기 인에이블 신호(SAE)에 의해 NMOS 트랜지스터(N7)가 턴 오프되고, 감지 증폭기 인에이블 신호(SAEP)에 의해 PMOS 트랜지스터(P7)가 턴 오프된다. 달리 말하면, 감지 증폭기(404)가 턴 오프된다.
시간(T7)에서, 곡선(602) 및 곡선(604)은 로우 논리값으로 천이한다. 로우 논리값으로의 곡선(602)의 천이는 메모리 셀(102a, 102b) 각각 내의 NMOS 트랜지스터(N3)를 턴 오프시켜서, 비트 라인(BL[1], BL[2])을 대응하는 메모리 셀(102a, 102b)로부터 연결해제시킨다. 로우 논리값으로의 곡선(604)의 천이는 사전 충전 및 등화 회로(402)를 턴 온시킨다.
시간(T8)에서, 곡선(604)은 로우 논리값이고, 곡선(610, 612)은 하이 논리값으로 천이한다. 로우 논리값으로의 곡선(604)의 천이는 사전 충전 및 등화 회로(402)를 턴 온시킨다. 사전 충전 및 등화 회로(402)가 턴 온되기 시작할 때, 사전 충전 및 등화 회로(402)는 비트 라인(BL[1], BL[2])을 (곡선(610, 612)에 의해 도시된 바와 같이) 하이 논리값으로 사전 충전시키기 시작한다. 달리 말하면, 사전 충전 및 등화 회로(402)를 턴 온시키면 곡선(610, 612)을 하이 논리값으로 천이시킨다.
시간(T9)에서, 곡선(610, 612)은 하이 논리값이다. 달리 말하면, 비트 라인(BL[1], BL[2])은 하이 논리값으로 사전 충전된다.
방법
도 7은 일부 실시예들에 따른 메모리 회로(400)의 감지 증폭기(404)를 동작시키는 방법(700)의 흐름도이다. 추가적인 동작들이 도 7에서 도시된 방법(700) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 동작들은 여기서 단지 간략하게 설명될 수 있으며, 도 7에서의 하나 이상의 동작이 생략된다는 것을 이해할 것이다.
일부 실시예들에서, 방법(700)은 감지 증폭기(106)(도 1) 또는 감지 증폭기(304)(도 3) 또는 감지 증폭기(404)(도 4)의 세트 내의 하나 이상의 감지 증폭기와 같은, 감지 증폭기를 동작시키는데 사용된다. 이하의 동작들에서는, 도 1, 도 2, 및 도 4를 참조한다. 예시를 위해, 도 2의 노드(ND)는 로우 논리값을 저장하는 반면에 노드(NDB)는 하이 논리값을 저장한다.
방법(700)의 동작(702)에서, 데이터가 제1 메모리 셀(예를 들어, 메모리 셀(102a)) 및 제2 메모리 셀(예를 들어, 메모리 셀(102b))에 기입된다. 일부 실시예들에서, 동작(702)은 제1 논리값을 메모리 셀(102a)에 기입하는 단계 및 제1 논리값을 메모리 셀(102b)에 기입하는 단계를 포함한다. 일부 실시예들에서, 동작(702)은 메모리 셀(102a) 및 메모리 셀(102b) 각각에 논리적 로우를 기입하는 단계를 포함한다. 일부 실시예들에서, 동작(702)은 메모리 셀(102a) 및 메모리 셀(102b) 각각에 논리적 하이를 기입하는 단계를 포함한다.
방법(700)의 동작(704)에서, 데이터가 제1 메모리 셀(예를 들어, 메모리 셀(102a)) 및 제2 메모리 셀(예를 들어, 메모리 셀(102b))로부터 판독된다. 일부 실시예들에서, 동작(704)은 동작들(706, 708, 710) 중 하나 이상을 포함한다.
방법(700)의 동작(706)에서, 제1 비트 라인(BL[1])과 제2 비트 라인(BL[2])은, 사전 충전 및 등화 회로(404)에 의해, 제1 신호(예를 들어, 신호(BLEQ))에 기초하여 사전 충전 전압 레벨로 사전 충전된다. 일부 실시예들에서, 사전 충전 전압 레벨은 전압(VBL)이다. 일부 실시예들에서, 전압(VBL)은 공급 전압(VDD)과 동일하다. 일부 실시예들에서, 전압(VBL)은 공급 기준 전압(VSS)과 동일하다.
일부 실시예들에서, 동작(706)은 제1 신호(BLEQ)에 응답하여 PMOS 트랜지스터(P3a)를 턴 온시켜서 제1 비트 라인(BL[1])을 사전 충전 전압 레벨로 풀링시키는 단계, 제1 신호(BLEQ)에 응답하여 PMOS 트랜지스터(P3b)를 턴 온시켜서 제2 비트 라인(BL[2])을 사전 충전 전압 레벨로 풀링시키는 단계, 및 제1 신호(BLEQ)에 응답하여 PMOS 트랜지스터(P4)를 턴 온시켜서 제1 비트 라인(BL[1])과 제2 비트 라인(BL[2])을 결합시키는 단계를 포함한다.
방법(700)의 동작(708)에서, 감지 증폭기(404)는 제2 신호(예를 들어, 신호(SAE)) 및 제3 신호(예를 들어, 신호(SAEP))에 응답하여 턴 온된다. 일부 실시예들에서, 제2 신호(SAE) 및 제3 신호(SAEP)는 제1 신호(BLEQ)와는 상이하다. 일부 실시예들에서, 동작(708)은 제2 신호(SAE)에 응답하여 NMOS 트랜지스터(N7)를 턴 온시켜서 노드(NODE_4)를 제1 전압 레벨(VSS)쪽으로 풀링시키는 단계, 및 제3 신호(SAEP)에 응답하여 PMOS 트랜지스터(P7)를 턴 온시켜서 노드(NODE_4)를 제1 전압 레벨(VSS)과는 상이한 제2 전압 레벨(VDD)쪽으로 풀링시키는 단계를 포함한다.
방법(700)의 동작(710)에서, 제1 비트 라인(BL[1])의 제1 전압 레벨은 제2 비트 라인(BL[2])의 제2 전압 레벨과 비교된다. 일부 실시예들에서, 동작(710)은 감지 증폭기(404)에 의해 수행된다. 일부 실시예들에서, 동작(710)은, 제2 비트 라인(BL[2])이 제1 전압 레벨(VSS)쪽으로 풀링되는 것보다 더 빠르게 제1 비트 라인(BL[1])이 제1 전압 레벨(VSS)쪽으로 풀링되는 경우 감지 증폭기(404)가 제1 논리값(논리적 로우)을 출력하는 단계를 포함한다. 일부 실시예들에서, 동작(710)은, 제2 비트 라인(BL[2])이 제1 전압 레벨(VSS)쪽으로 풀링되는 것보다 더 느리게 제1 비트 라인(BL[1])이 제1 전압 레벨(VSS)쪽으로 풀링되는 경우 감지 증폭기(404)가 제2 논리값(논리적 하이)을 출력하는 단계를 포함한다. 일부 실시예들에서, 제2 논리값(논리적 하이)은 제1 논리값(논리적 로우)과는 상이하다. 감지 증폭기(404)에 의해 출력되는 다른 값들 또는 구성들이 본 발명개시의 범위 내에 있다.
방법(700)의 동작(712)에서, 제1 메모리 셀(102a) 및 제2 메모리 셀(102b)에 저장된 데이터(예를 들어, 논리적 로우)에 기초하여 래치 회로(500)에 의해 랜덤 데이터 세트(Q)가 출력된다. 일부 실시예들에서, 동작(712)은 도 5의 래치 회로(500)와 관련하여 설명된 하나 이상의 동작을 포함한다.
일부 실시예들에서, 동작(712)은 PMOS 트랜지스터(P9)를 턴 온시켜서 PMOS 트랜지스터(P8)의 소스를 공급 전압(VDD)에 결합시키고, NMOS 트랜지스터(N9)를 턴 온시켜서 NMOS 트랜지스터(N8)의 소스를 기준 전압(VSS)에 결합시키는 단계를 포함한다. 일부 실시예들에서, 동작(712)은 PMOS 트랜지스터(P8)를 턴 온시켜서 PMOS 트랜지스터(P8, P9)에 의해 노드(NODE_5)를 공급 전압(VDD)으로 풀링시키는 단계를 포함한다. 일부 실시예들에서, 동작(712)은 NMOS 트랜지스터(N8)를 턴 온시켜서 NMOS 트랜지스터(N8, N9)에 의해 노드(NODE_5)를 기준 전압(VSS)으로 풀링시키는 단계를 포함한다.
일부 실시예들에서, 동작(712)은 PMOS 트랜지스터(P10)를 턴 온시켜서 PMOS 트랜지스터(P11)의 드레인을 노드(NODE_6)에 결합시키고, NMOS 트랜지스터(N10)를 턴 온시켜서 NMOS 트랜지스터(N11)의 드레인을 노드(NODE_6)에 결합시키는 단계를 포함한다. 일부 실시예들에서, 동작(712)은 PMOS 트랜지스터(P10, P11)를 턴 온시켜서 PMOS 트랜지스터(P10, P11)에 의해 노드(NODE_6)를 공급 전압(VDD)으로 풀링시키는 단계를 포함한다. 일부 실시예들에서, 동작(712)은 NMOS 트랜지스터(N10, N11)를 턴 온시켜서 NMOS 트랜지스터(N10, N11)에 의해 노드(NODE_6)를 기준 전압(VSS)으로 풀링시키는 단계를 포함한다.
일부 실시예들에서, 방법(700)은 메모리 회로(400)의 메모리 셀(102a, 102b)로부터 판독된 데이터에 기초하여 난수(예를 들어, 출력 신호(Q))를 생성하도록 감지 증폭기(304, 404)를 동작시키는 방법을 포함한다. 일부 실시예들에서, 방법(700)은 메모리 회로(100) 내의 메모리 셀 어레이(102)의 대응하는 메모리 셀들의 쌍으로부터 판독된 데이터에 기초하여 데이터 세트(Q)의 대응하는 난수(예를 들어, 신호(Q[1],…, Q[X])를 생성하도록 감지 증폭기(106)의 세트의 각각의 감지 증폭기에 의해 수행된다.
일부 실시예들에서, 방법(700)의 제1 메모리 셀 또는 제2 메모리 셀은 메모리 어레이(102) 또는 메모리 셀(200) 내의 하나 이상의 메모리 셀(MCB)을 포함한다. 일부 실시예들에서, 방법(700)의 감지 증폭기는 감지 증폭기(106 또는 304)의 세트 중 하나 이상을 포함한다. 일부 실시예들에서, 방법(700)의 사전 충전 및 등화 회로는 사전 충전 및 등화 회로(110 또는 302) 중 하나 이상을 포함한다. 일부 실시예들에서, 방법(700)의 래치 회로는 래치 회로(108 또는 306) 중 하나 이상을 포함한다.
일부 실시예들에서, 방법(700)을 사용하는 회로(예를 들어, 감지 증폭기(404))는 다른 접근법보다 더 양호한 판독 마진을 갖는다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 회로에 있어서,
제1 비트 라인에 결합된 제1 메모리 셀;
제2 비트 라인에 결합된 제2 메모리 셀;
상기 제1 비트 라인과 상기 제2 비트 라인에 결합되고, 제1 신호에 응답하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전(pre-charge) 전압 레벨로 충전하도록 구성된 사전 충전 회로; 및
상기 제1 비트 라인에 의해 상기 제1 메모리 셀에 결합되고, 상기 제2 비트 라인에 의해 상기 제2 메모리 셀에 결합되며, 제2 신호 및 제3 신호 - 상기 제2 신호 및 상기 제3 신호는 상기 제1 신호와는 상이함 - 에 응답하는 감지 증폭기
를 포함하고,
상기 감지 증폭기는,
제1 공급 전압에 결합되고, 상기 제2 신호에 응답하여 상기 제1 공급 전압을 상기 감지 증폭기에 제공하도록 구성된 헤더 스위치
를 포함한 것인 메모리 회로.
실시예 2. 실시예 1에 있어서,
상기 제1 비트 라인에 의해 상기 감지 증폭기에 결합되고, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤(random) 데이터 세트를 출력하도록 구성된 래치
를 더 포함하는 메모리 회로.
실시예 3. 실시예 1에 있어서, 상기 사전 충전 회로는,
제1 유형의 제1 트랜지스터;
상기 제1 유형의 제2 트랜지스터; 및
상기 제1 유형의 제3 트랜지스터
를 포함하고,
상기 제1 유형의 제1 트랜지스터는,
상기 제1 신호를 수신하도록 구성된 상기 제1 트랜지스터의 제1 단자;
상기 제1 비트 라인에 결합된 상기 제1 트랜지스터의 제2 단자; 및
적어도 제1 공급 전압에 결합된 상기 제1 트랜지스터의 제3 단자
를 포함하고,
상기 제1 유형의 제2 트랜지스터는,
상기 제1 신호를 수신하도록 구성된 상기 제2 트랜지스터의 제1 단자;
상기 제2 비트 라인에 결합된 상기 제2 트랜지스터의 제2 단자; 및
상기 제1 공급 전압 및 상기 제1 트랜지스터의 제3 단자에 결합된 상기 제2 트랜지스터의 제3 단자
를 포함하며,
상기 제1 유형의 제3 트랜지스터는,
상기 제1 신호를 수신하도록 구성된 상기 제3 트랜지스터의 제1 단자;
상기 제1 비트 라인에 결합된 상기 제3 트랜지스터의 제2 단자; 및
상기 제2 비트 라인에 결합된 상기 제3 트랜지스터의 제3 단자
를 포함한 것인 메모리 회로.
실시예 4. 실시예 3에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 P형 트랜지스터들인 것인 메모리 회로.
실시예 5. 실시예 1에 있어서, 상기 감지 증폭기는,
제1 크기를 갖는 제1 유형의 제1 트랜지스터 세트; 및
제2 크기를 갖는 제2 유형의 제2 트랜지스터 세트
를 포함하며, 상기 제2 크기는 상기 제1 크기 이상인 것인 메모리 회로.
실시예 6. 실시예 5에 있어서,
상기 제1 유형의 제1 트랜지스터 세트는 N형 트랜지스터들이며;
상기 제2 유형의 제2 트랜지스터 세트는 P형 트랜지스터들인 것인 메모리 회로.
실시예 7. 실시예 1에 있어서, 상기 감지 증폭기는,
상기 제1 비트 라인에 결합된 제1 교차 결합 인버터;
상기 제2 비트 라인에 결합된 제2 교차 결합 인버터 - 상기 헤더 스위치는 제1 채널 폭을 갖고, 제1 노드와 상기 제1 공급 전압 사이에 결합됨 -; 및
제2 채널 폭을 갖고, 상기 제1 공급 전압과는 상이한 제2 공급 전압과 제2 노드 사이에 결합된 푸터(footer) 스위치
를 포함하며, 상기 제1 채널 폭은 상기 제2 채널 폭 이상인 것인 메모리 회로.
실시예 8. 실시예 7에 있어서,
상기 헤더 스위치는 P형 트랜지스터를 포함하고,
상기 P형 트랜지스터는,
상기 제2 신호를 수신하도록 구성된 상기 P형 트랜지스터의 제1 단자,
상기 제1 공급 전압에 결합된 상기 P형 트랜지스터의 제2 단자, 및
상기 제1 노드에 결합된 상기 P형 트랜지스터의 제3 단자
를 포함하고,
상기 푸터 스위치는 N형 트랜지스터를 포함하고,
상기 N형 트랜지스터는,
상기 제3 신호를 수신하도록 구성된 상기 N형 트랜지스터의 제1 단자,
상기 제2 공급 전압에 결합된 상기 N형 트랜지스터의 제2 단자, 및
상기 제2 노드에 결합된 상기 N형 트랜지스터의 제3 단자
를 포함한 것인 메모리 회로.
실시예 9. 실시예 1에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM)인 것인 메모리 회로.
실시예 10. 메모리 회로에 있어서,
워드 라인;
제1 비트 라인;
제2 비트 라인;
제1 행에 배열된 제1 메모리 셀과 제2 메모리 셀 - 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 워드 라인에 결합됨 - 을 갖는 메모리 어레이; 및
입력 출력 회로
를 포함하고,
상기 입력 출력 회로는,
상기 제1 비트 라인과 상기 제2 비트 라인에 결합되고, 제1 신호에 응답하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전 전압 레벨로 충전하도록 구성된 사전 충전 회로; 및
상기 제1 비트 라인에 의해 상기 제1 메모리 셀에 결합되고, 상기 제2 비트 라인에 의해 상기 제2 메모리 셀에 결합되며, 제1 감지 증폭기 신호 및 상기 제1 감지 증폭기 신호와는 상이한 제2 감지 증폭기 신호에 응답하는 감지 증폭기
를 포함한 것인 메모리 회로.
실시예 11. 실시예 10에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 논리 디바이스들인 것인 메모리 회로.
실시예 12. 실시예 10에 있어서,
상기 입력 출력 회로는,
상기 제1 비트 라인에 의해 상기 감지 증폭기에 결합되고, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤 데이터 세트를 출력하도록 구성된 래치
를 더 포함한 것인 메모리 회로.
실시예 13. 실시예 10에 있어서,
상기 감지 증폭기는,
제1 크기를 갖는 제1 P형 트랜지스터;
제2 크기를 갖는 제2 P형 트랜지스터;
제3 크기를 갖는 제3 P형 트랜지스터;
제4 크기를 갖는 제1 N형 트랜지스터;
제5 크기를 갖는 제2 N형 트랜지스터; 및
제6 크기를 갖는 제3 N형 트랜지스터
를 포함하며,
상기 제1 크기, 상기 제2 크기, 또는 상기 제3 크기 중 적어도 하나는 상기 제4 크기, 상기 제5 크기, 또는 상기 제6 크기 중 적어도 하나와 동일한 것인 메모리 회로.
실시예 14. 실시예 10에 있어서,
상기 감지 증폭기는,
상기 제1 비트 라인에 결합된 제1 교차 결합 인버터;
상기 제2 비트 라인에 결합된 제2 교차 결합 인버터;
제1 갯수의 핀들을 갖고, 제1 노드와 제1 공급 전압 사이에 결합된 헤더 스위치; 및
제2 갯수의 핀들을 갖고, 상기 제1 공급 전압과는 상이한 제2 공급 전압과 제2 노드 사이에 결합된 푸터 스위치
를 포함하며, 상기 핀들의 제1 갯수는 상기 핀들의 제2 갯수 이상인 것인 메모리 회로.
실시예 15. 실시예 14에 있어서,
상기 헤더 스위치는 P형 트랜지스터를 포함하고,
상기 P형 트랜지스터는,
제2 신호를 수신하도록 구성된 상기 P형 트랜지스터의 제1 단자,
상기 제1 공급 전압에 결합된 상기 P형 트랜지스터의 제2 단자, 및
상기 제1 노드에 결합된 상기 P형 트랜지스터의 제3 단자
를 포함하고,
상기 푸터 스위치는 N형 트랜지스터를 포함하고,
상기 N형 트랜지스터는,
제3 신호를 수신하도록 구성된 상기 N형 트랜지스터의 제1 단자,
상기 제2 공급 전압에 결합된 상기 N형 트랜지스터의 제2 단자, 및
상기 제2 노드에 결합된 상기 N형 트랜지스터의 제3 단자
를 포함한 것인 메모리 회로.
실시예 16. 방법에 있어서,
데이터를 제1 메모리 셀과 제2 메모리 셀에 기입(write)하는 단계;
상기 제1 메모리 셀과 상기 제2 메모리 셀로부터 상기 데이터를 판독하는 단계 - 상기 데이터를 판독하는 단계는,
제1 비트 라인과 제2 비트 라인에 결합된 사전 충전 회로에 의해, 제1 신호에 기초하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전 전압 레벨로 사전 충전하는 단계;
제2 신호 및 제3 신호 - 상기 제2 신호 및 상기 제3 신호는 상기 제1 신호와는 상이함 - 에 응답하여 감지 증폭기를 턴 온(turn on)시키는 단계; 및
상기 제1 비트 라인의 제1 전압 레벨을 상기 제2 비트 라인의 제2 전압 레벨과 비교하는 단계를 포함함 -; 및
상기 제1 비트 라인과 상기 제2 비트 라인에 각각 반영된, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장된 데이터에 기초하여 데이터 세트를 출력하는 단계
를 포함하는 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 비트 라인의 제1 전압 레벨을 상기 제2 비트 라인의 제2 전압 레벨과 비교하는 단계는,
상기 제2 비트 라인이 상기 제1 전압 레벨쪽으로 풀링(pull)되는 것보다 더 빠르게 상기 제1 비트 라인이 상기 제1 전압 레벨쪽으로 풀링되는 경우 제1 논리값을 출력하는 단계; 및
상기 제2 비트 라인이 상기 제1 전압 레벨쪽으로 풀링되는 것보다 더 느리게 상기 제1 비트 라인이 상기 제1 전압 레벨쪽으로 풀링되는 경우 제2 논리값을 출력하는 단계를 포함하며, 상기 제2 논리값은 상기 제1 논리값과는 상이한 것인 방법.
실시예 18. 실시예 16에 있어서, 상기 데이터를 상기 제1 메모리 셀과 상기 제2 메모리 셀에 기입하는 단계는,
제1 논리값을 상기 제1 메모리 셀에 기입하는 단계; 및
상기 제1 논리값을 상기 제2 메모리 셀에 기입하는 단계를 포함한 것인 방법.
실시예 19. 실시예 16에 있어서, 상기 제2 신호 및 상기 제3 신호에 응답하여 상기 감지 증폭기를 턴 온시키는 단계는,
상기 제2 신호에 응답하여 제1 트랜지스터를 턴 온시켜서 제1 노드를 제1 전압 레벨쪽으로 풀링하는 단계; 및
상기 제3 신호에 응답하여 제2 트랜지스터를 턴 온시켜서 제2 노드를 상기 제1 전압 레벨과는 상이한 제2 전압 레벨쪽으로 풀링하는 단계를 포함한 것인 방법.
실시예 20. 실시예 16에 있어서, 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전하는 단계는,
상기 제1 신호에 응답하여 제1 트랜지스터를 턴 온시켜서 상기 제1 비트 라인을 상기 사전 충전 전압 레벨쪽으로 풀링하는 단계; 및
상기 제1 신호에 응답하여 제2 트랜지스터를 턴 온시켜서 상기 제2 비트 라인을 상기 사전 충전 전압 레벨쪽으로 풀링하는 단계를 포함한 것인 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    제1 비트 라인에 결합된 제1 메모리 셀;
    제2 비트 라인에 결합된 제2 메모리 셀;
    상기 제1 비트 라인과 상기 제2 비트 라인에 결합되고, 제1 신호에 응답하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전(pre-charge) 전압 레벨로 충전하도록 구성된 사전 충전 회로; 및
    상기 제1 비트 라인에 의해 상기 제1 메모리 셀에 결합되고, 상기 제2 비트 라인에 의해 상기 제2 메모리 셀에 결합되며, 제2 신호 및 제3 신호 - 상기 제2 신호 및 상기 제3 신호는 상기 제1 신호와는 상이함 - 에 응답하는 감지 증폭기
    를 포함하고,
    상기 감지 증폭기는,
    제1 공급 전압에 결합되고, 상기 제2 신호에 응답하여 상기 제1 공급 전압을 상기 감지 증폭기에 제공하도록 구성되는 헤더 스위치;
    상기 제1 비트 라인에 결합된 제1 교차 결합 인버터; 및
    상기 제2 비트 라인에 결합된 제2 교차 결합 인버터
    를 포함하고,
    상기 제1 교차 결합 인버터는 제1 유형 및 제2 유형의 제1 트랜지스터 세트를 포함하고, 상기 제1 트랜지스터 세트는 제1 크기를 가지며,
    상기 제2 교차 결합 인버터는 상기 제1 유형 및 상기 제2 유형의 제2 트랜지스터 세트를 포함하고, 상기 제2 트랜지스터 세트는 제2 크기를 가지며, 상기 제2 크기는 상기 제1 크기보다 크고,
    상기 감지 증폭기는 상기 제1 비트 라인 또는 상기 제2 비트 라인의 전압이 상기 사전 충전 전압 레벨의 1/2 미만이 된 후에 턴 온되는 것인 메모리 회로.
  2. 제1항에 있어서,
    상기 제1 비트 라인에 의해 상기 감지 증폭기에 결합되고, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장된 데이터에 기초하여 랜덤(random) 데이터 세트를 출력하도록 구성된 래치
    를 더 포함하는 메모리 회로.
  3. 제1항에 있어서,
    상기 사전 충전 회로는,
    상기 제1 유형의 제1 트랜지스터;
    상기 제1 유형의 제2 트랜지스터; 및
    상기 제1 유형의 제3 트랜지스터
    를 포함하고,
    상기 제1 유형의 제1 트랜지스터는,
    상기 제1 신호를 수신하도록 구성된 상기 제1 트랜지스터의 제1 단자;
    상기 제1 비트 라인에 결합된 상기 제1 트랜지스터의 제2 단자; 및
    적어도 제1 공급 전압에 결합된 상기 제1 트랜지스터의 제3 단자
    를 포함하고,
    상기 제1 유형의 제2 트랜지스터는,
    상기 제1 신호를 수신하도록 구성된 상기 제2 트랜지스터의 제1 단자;
    상기 제2 비트 라인에 결합된 상기 제2 트랜지스터의 제2 단자; 및
    상기 제1 공급 전압 및 상기 제1 트랜지스터의 제3 단자에 결합된 상기 제2 트랜지스터의 제3 단자
    를 포함하며,
    상기 제1 유형의 제3 트랜지스터는,
    상기 제1 신호를 수신하도록 구성된 상기 제3 트랜지스터의 제1 단자;
    상기 제1 비트 라인에 결합된 상기 제3 트랜지스터의 제2 단자; 및
    상기 제2 비트 라인에 결합된 상기 제3 트랜지스터의 제3 단자
    를 포함한 것인 메모리 회로.
  4. 제3항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 P형 트랜지스터들인 것인 메모리 회로.
  5. 제1항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀인 것인 메모리 회로.
  6. 제1항에 있어서,
    상기 제1 유형은 N형 트랜지스터이며;
    상기 제2 유형은 P형 트랜지스터인 것인 메모리 회로.
  7. 제1항에 있어서,
    상기 헤더 스위치는 제1 채널 폭을 갖고, 제1 노드와 상기 제1 공급 전압 사이에 결합되고,
    상기 감지 증폭기는,
    제2 채널 폭을 갖고, 상기 제1 공급 전압과는 상이한 제2 공급 전압과 제2 노드 사이에 결합된 푸터(footer) 스위치 - 상기 제1 채널 폭은 상기 제2 채널 폭 이상임 -를 포함하는 것인 메모리 회로.
  8. 제7항에 있어서,
    상기 헤더 스위치는 P형 트랜지스터를 포함하고,
    상기 P형 트랜지스터는,
    상기 제2 신호를 수신하도록 구성된 상기 P형 트랜지스터의 제1 단자,
    상기 제1 공급 전압에 결합된 상기 P형 트랜지스터의 제2 단자, 및
    상기 제1 노드에 결합된 상기 P형 트랜지스터의 제3 단자
    를 포함하고,
    상기 푸터 스위치는 N형 트랜지스터를 포함하고,
    상기 N형 트랜지스터는,
    상기 제3 신호를 수신하도록 구성된 상기 N형 트랜지스터의 제1 단자,
    상기 제2 공급 전압에 결합된 상기 N형 트랜지스터의 제2 단자, 및
    상기 제2 노드에 결합된 상기 N형 트랜지스터의 제3 단자
    를 포함한 것인 메모리 회로.
  9. 메모리 회로에 있어서,
    워드 라인;
    제1 비트 라인;
    제2 비트 라인;
    제1 행에 배열된 제1 메모리 셀과 제2 메모리 셀 - 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 워드 라인에 결합됨 - 을 갖는 메모리 어레이; 및
    입력 출력 회로
    를 포함하고,
    상기 입력 출력 회로는,
    상기 제1 비트 라인과 상기 제2 비트 라인에 결합되고, 제1 신호에 응답하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전 전압 레벨로 충전하도록 구성된 사전 충전 회로; 및
    상기 제1 비트 라인에 의해 상기 제1 메모리 셀에 결합되고, 상기 제2 비트 라인에 의해 상기 제2 메모리 셀에 결합되며, 제1 감지 증폭기 신호 및 상기 제1 감지 증폭기 신호와는 상이한 제2 감지 증폭기 신호에 응답하는 감지 증폭기
    를 포함하고,
    상기 감지 증폭기는,
    상기 제1 비트 라인에 결합된 제1 교차 결합 인버터; 및
    상기 제2 비트 라인에 결합된 제2 교차 결합 인버터
    를 포함하고,
    상기 제1 교차 결합 인버터는 제1 유형 및 제2 유형의 제1 트랜지스터 세트를 포함하고, 상기 제1 트랜지스터 세트는 제1 크기를 가지며,
    상기 제2 교차 결합 인버터는 상기 제1 유형 및 상기 제2 유형의 제2 트랜지스터 세트를 포함하고, 상기 제2 트랜지스터 세트는 제2 크기를 가지며, 상기 제2 크기는 상기 제1 크기보다 크고,
    상기 감지 증폭기는 상기 제1 비트 라인 또는 상기 제2 비트 라인의 전압이 상기 사전 충전 전압 레벨의 1/2 미만이 된 후에 턴 온되는 것인 메모리 회로.
  10. 방법에 있어서,
    데이터를 제1 메모리 셀과 제2 메모리 셀에 기입(write)하는 단계;
    상기 제1 메모리 셀과 상기 제2 메모리 셀로부터 상기 데이터를 판독하는 단계 - 상기 데이터를 판독하는 단계는,
    제1 비트 라인과 제2 비트 라인에 결합된 사전 충전 회로에 의해, 제1 신호에 기초하여 상기 제1 비트 라인과 상기 제2 비트 라인을 사전 충전 전압 레벨로 사전 충전하는 단계 - 상기 사전 충전 전압 레벨은 제1 논리값에 대응함 -;
    제2 신호 및 제3 신호 - 상기 제2 신호 및 상기 제3 신호는 상기 제1 신호와 상이함 - 에 응답하여 감지 증폭기를 턴 온(turn on)시키는 단계; 및
    상기 제1 비트 라인의 전압 레벨을 상기 제2 비트 라인의 전압 레벨과 비교하는 단계를 포함함 -; 및
    상기 제1 비트 라인과 상기 제2 비트 라인에 각각 반영된, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장된 데이터에 기초하여 데이터 세트를 출력하는 단계
    를 포함하고,
    상기 감지 증폭기는,
    상기 제1 비트 라인에 결합된 제1 교차 결합 인버터; 및
    상기 제2 비트 라인에 결합된 제2 교차 결합 인버터
    를 포함하고,
    상기 제1 교차 결합 인버터는 제1 유형 및 제2 유형의 제1 트랜지스터 세트를 포함하고, 상기 제1 트랜지스터 세트는 제1 크기를 가지며,
    상기 제2 교차 결합 인버터는 상기 제1 유형 및 상기 제2 유형의 제2 트랜지스터 세트를 포함하고, 상기 제2 트랜지스터 세트는 제2 크기를 가지며, 상기 제2 크기는 상기 제1 크기보다 크고,
    상기 감지 증폭기는 상기 제1 비트 라인 또는 상기 제2 비트 라인의 전압이 상기 사전 충전 전압 레벨의 1/2 미만이 된 후에 턴 온되는 것인 방법.
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