JPWO2005050663A1 - 半導体集積回路装置 - Google Patents
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Abstract
記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。
Description
本発明は、蓄積ノードに記憶された情報と入力された情報との比較を行うコンテント・アドレッサブル・メモリセル（ＣＡＭセル）を含む半導体集積回路装置に関し、特に、３値情報をリフレッシュしながら記憶するターナリダイナミックＣＡＭセル（ＴＤＣＡＭセル）を高密度に集積し、低電力かつ高速なＴＤＣＡＭアレイを実現する技術に適用して有効な技術に関するものである。
ターナリ・ダイナミック・コンテント・アドレッサブル・メモリ（ＴＤＣＡＭ）におけるＴＤＣＡＭセル構成は、たとえば、’Ｒｅｃｏｒｄｓ ｏｆ ｔｈｅ ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｅｓｉｇｎ ａｎｄ Ｔｅｓｔｉｎｇ，２０００，Ｐａｇｅ（ｓ）：１０１−１０５’（以下、文献１）に記載されている。
図２１に、文献１のＦｉｇ．２に示されたセル構成の一例を示す。
このセルは、混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）加工技術により形成されており、ＮＭＯＳ（ＮチャネルＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴ１，Ｔ２とキャパシタＣ１，Ｃ２により、三値情報を記憶するメモリ機能を有する。
また、ＮＭＯＳトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６によるＸＮＯＲ（排他的否定論理和）演算機能を有し、記憶情報と入力情報との比較を行う。なお、ＶＰＬＴは、キャパシタＣ１，Ｃ２の一方の電極に入力される所謂プレート電極電圧である。
まず、メモリ機能について説明する。
三値情報は、情報’１’、情報’０’、所謂’Ｄｏｎ’ｔ ｃａｒｅ’状態を表す情報’Ｘ’である。高電圧を論理’１’、低電圧を論理’０’とすると、蓄積ノード（Ｎ１，Ｎ２）の論理値は、情報’１’の場合（１，０）、情報’０’の場合（０，１）、情報’Ｘ’の場合（０，０）である。
記憶情報のリフレッシュはトランジスタＴ１，Ｔ２を介して行われ、同図では省略されているが、ビット線ＢＬ１，ＢＬ２にそれぞれ接続されたセンスアンプを用いて読み出しと再書き込みが行われる。
次に、ＸＮＯＲ演算機能について説明する。
検索動作において記憶情報と比較される情報は、サーチ線ＳＬ１，ＳＬ２を介して入力される三値情報である。その内訳は、情報’１’と情報’０’、さらに、所謂’ＭＡＳＫ’状態を表す情報’Ｘ’である。
記憶情報と入力情報が同じ時、すなわち一致の時は、高電圧にプリチャージされたマッチ線ＭＬと低電圧（たとえば接地電圧ＶＳＳ）に固定された放電線ＤＣＬとの接続が遮断（カットオフ）されるので、マッチ線はプリチャージ電圧に保持される。
また、記憶情報が‘Ｄｏｎ’ｔ ｃａｒｅ’状態であったり、入力情報が’ＭＡＳＫ’であったりした場合も、マッチ線ＭＬと放電線ＤＣＬは遮断されるので、一致の場合と同様にマッチ線はプリチャージ電圧に保持される。
さらに、双方の情報が異なる時、すなわち不一致の時、たて積みトランジスタＴ３，Ｔ４、またはトランジスタＴ５，Ｔ６のどちらか一方が導通することにより電流経路が形成されるので、マッチ線ＭＬと放電線ＤＣＬが短絡されて、マッチ線ＭＬは接地電圧ＶＳＳに向かって放電される。
以上の動作によるマッチ線ＭＬの電圧変化を、図示されていないマッチ線センスアンプで弁別することにより、比較結果を判定する。
図２６は、以上の検索動作をまとめた真理値表である。
米国特許第６３４３０２９号（以下、文献２）は、ＣＡＭセル構成の他の例を記載する。図２２に文献２のＦｉｇ．１のセル構成およびアレイ構成の要部を示す。同図では、理解を助けるために、図２１と同じ役割のトランジスタには、同じ記号を割り振っている。
このセルは、記憶回路ＣＳＴ１，ＣＳＴ２に保持された情報とサーチ線ＳＬ１，ＳＬ２を介して入力された情報とを、比較回路ＣＣＰで比較するものであり、次に述べるような二つの特徴を有する。
第一の特徴は、平行に配置されたマッチ線ＭＬと共通ソース線ＣＳＬとを用いたチャージシェア動作によって比較結果に応じた信号を発生する点にある。
第二の特徴は、比較回路ＣＣＰを構成するトランジスタの結線が図２１のセルと異なる点にある。すなわち、蓄積ノードＮ１に接続されたトランジスタＴ４がマッチ線ＭＬ、サーチ線ＳＬ２に接続されたトランジスタＴ３が共通ソース線ＣＳＬにそれぞれ接続されている。
同様に、蓄積ノードＮ２に接続されたトランジスタＴ６がマッチ線ＭＬ、サーチ線ＳＬ１に接続されたトランジスタＴ５が共通ソース線ＣＳＬにそれぞれ接続されている。なお、比較回路ＣＣＰは、セル内の接続が違っても、図２１のセルと同じようなＸＮＯＲ演算が可能である。
次に、検索動作におけるチャージシェア動作を説明する。
まず、待機状態において、ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタＴＨＰ、およびＮＭＯＳトランジスタＴＬを導通させることによって、マッチ線ＭＬを高電圧ＶＰＣＨ、共通ソース線ＣＳＬを接地電圧ＶＳＳにそれぞれプリチャージする。
検索動作が始まると、まず、プリチャージイネーブル信号ＰＣＨＢ，ＰＣＨを駆動してトランジスタＴＨＰ，ＴＬをそれぞれカットオフ状態とし、マッチ線ＭＬ、および共通ソース線ＣＳＬをフローティング状態にする。
次に、サーチ線ＳＬ１，ＳＬ２を介して比較情報を入力する。ここで、記憶情報と比較情報とが同じである場合は、マッチ線ＭＬと共通ソース線ＣＳＬとの接続が遮断されるので、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保たれる。
一方、情報が異なる場合は、図２１のセルと同様に比較回路ＣＣＰに電流経路が形成されてマッチ線ＭＬと共通ソース線ＣＳＬが短絡される。このため、マッチ線ＭＬの寄生容量ＣＭに蓄えられた電荷が共通ソース線ＣＳＬの寄生容量ＣＣに分割されて、マッチ線ＭＬの電圧が低下する。
最後に、マッチ線ＭＬの電圧変化を弁別することにより、情報の比較結果を判定する。このような動作では、寄生容量ＣＭと寄生容量ＣＣとの大きさが同じならば、短絡後のマッチ線ＭＬの電圧は、プリチャージ電圧ＶＰＣＨと接地電圧ＶＳＳの中間電圧ＶＰＣＨ／２となる。
したがって、図２２の構成では、図２１の構成のように共通ソース線ＣＳＬを接地電圧ＶＳＳに接続する場合に比べて、マッチ線の電圧振幅が小さいので、マッチ線プリチャージに要する電力が抑制される。
以上の文献で述べられているＣＡＭは、複数の記憶情報（以下では、エントリという）と比較情報（以下、検索キーという）とを同時に比較して、これらの同異を判別するデバイスである。
このため、テーブル検索の高速化が求められているルータやスイッチなどの通信機器用途での需要が高まっている。しかし、近年の爆発的なインターネットの普及に伴い、テーブル規模が急増しており、ＴＣＡＭの大容量化が課題となっている。
本願発明者等は、本願に先立ち、ＴＣＡＭの大容量化について検討した結果、図２１、および図２２に示したメモリセル構成では、高集積化と低電力化の二つについて考慮が十分なされていないことに気がついた。
第一の高集積化について、メモリセル面積のさらなる低減には、キャパシタを立体化し、自己整合プロセスを用いた汎用ＤＲＡＭ加工技術の導入が有効である。
しかし、図２１のメモリセルは、素子数および信号数が多いために、汎用ＤＲＡＭのような規則正しいメモリアレイのレイアウトおよび構造を実現するのが困難であり、自己整合プロセスの導入が困難な恐れがある。
また、蓄積ノードＮ１，Ｎ２に見られるように、メモリセル内部でトランジスタのゲート電極とソースまたはドレイン電極とを接続する汎用ＤＲＡＭにはない構造が必要なので、汎用ＤＲＡＭの加工工程と整合性がとれず、新たな加工技術の開発が必要になる恐れがある。
第二の低電力化について、マッチ線のプリチャージ電力抑制には、図２２に示した構成によるチャージシェア動作が有効である。しかし、図２２の比較回路ＣＣＰの構成では、極微細加工を用いた汎用ＤＲＡＭで問題となるような配線間の結合容量に起因する雑音の影響が大きく、比較動作に要する時間が増加する恐れがある。
図２３は、この問題について、本願に先立って詳細に検討したＣＡＭのセル構成およびアレイ構成の要部を示している。
同図は、図２２のメモリセルＣＭＣにおいて結合容量を考慮した等価回路モデルであり、サーチ線ＳＬ１，ＳＬ２と共通ソース線ＣＳＬとの間に結合容量ＣＳＣ１，ＣＳＣ２、蓄積ノードＮ１，Ｎ２とマッチ線ＭＬとの間に結合容量ＣＮＭＣ１，ＣＮＭＣ２が挿入されている。
図２４と図２５は、図２３の構成における検索動作タイミングの一例を示している。ここで、メモリセルＣＭＣは、記憶回路ＣＳＴ１，ＣＳＴ２を用いて、記憶情報‘１’を保持しているものと仮定する。
この場合、蓄積ノードの論理値は（Ｎ１，Ｎ２）＝（１，０）であり、蓄積ノードＮ１は電源電圧ＶＤＤ、蓄積ノードＮ２は接地電圧ＶＳＳにそれぞれ保持されている。したがって、トランジスタＴ４は導通し、トランジスタＴ６はカットオフ状態にある。
また、参照電圧ＶＲは、マッチ線の電圧を弁別するための基準電圧である。さらに、ＶＳＩＧは、正確な弁別に必要なマッチ線電圧と参照電圧ＶＲとの電圧差であるが、以下では、比較信号電圧と呼ぶことにする。
はじめに、図２４に従って、情報が一致した場合の検索動作タイミングを説明する。
まず、待機状態において、プリチャージイネーブル信号ＰＲＥＢを接地電圧ＶＳＳ、プリチャージイネーブル信号ＰＲＥを電源電圧ＶＤＤにそれぞれ駆動することにより、トランジスタＴＨＰ，ＴＮをそれぞれ導通させて、マッチ線ＭＬをプリチャージ電圧ＶＰＣＨ、共通ソース線ＣＳＬを接地電圧ＶＳＳにそれぞれ駆動する。
検索動作が始まると、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥＢを電源電圧ＶＤＤ、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＲＥを接地電圧ＶＳＳにそれぞれ駆動することにより、トランジスタＴＨＰ，ＴＬの各々をオフ状態として、マッチ線ＭＬと共通ソース線ＣＳＬとをフローティング状態とする。
続いて、サーチ線を介して検索キーを入力する。メモリセルＣＭＣの記憶情報と比較する検索キーの情報が’１’である場合、サーチ線の論理値は（ＳＬ１，ＳＬ２）＝（１，０）であるので、接地電圧ＶＳＳとなっているサーチ線ＳＬ１が電源電圧ＶＤＤに駆動され、サーチ線ＳＬ２が接地電圧ＶＳＳに保持される。
ここで、サーチ線ＳＬ１は寄生容量ＣＳＣ１を介して共通ソース線ＣＳＬと結合しているので、サーチ線ＳＬ１の活性化に応じて共通ソース線ＣＳＬの電圧が上昇する。このようなサーチ線電圧の変動による電圧上昇を、以下ではサーチ線駆動雑音と呼ぶことにする。
なお、図２３では省略されているが、実際の検索キーは複数のビットで構成された情報であるので、一本のマッチ線に複数のメモリセルが接続されており、複数のサーチ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。
また、ＴＣＡＭで情報’Ｘ’が入力された場合、該当するサーチ線対は接地電圧ＶＳＳに保持される。したがって、図２４に示したサーチ線駆動雑音ＶＮＣの大きさは、検索キーのデータパターン、すなわちサーチ線の駆動本数に応じた値となる。
一方、マッチ線ＭＬは、結合容量ＣＮＭＣ１，ＣＮＭＣ２を介して蓄積ノードＮ１，Ｎ２とそれぞれ結合しているが、これら蓄積ノードの電圧は保持されているので、プリチャージ電圧ＶＰＣＨに保持される。
さて、検索キーが入力されたことにより、メモリセルＣＭＣ１１のトランジスタＴ５が導通されるが、トランジスタＴ６がカットオフ状態にあるので、比較回路ＣＰの蓄積ノードＮ２側には電流が流れない。
また、トランジスタＴ３はカットオフ状態に保たれるので、蓄積ノードＮ１側にも電流が流れない。すなわち、メモリセルＣＭＣ１１の比較回路ＣＰは一致状態にある。
したがって、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保たれるので、参照電圧ＶＲに対して正の比較信号ＶＳＩＧがマッチ線ＭＬに発生されたことを何らかの方法で検出することにより、一致と判定する。
次に、図２５に従って、検索キーとエントリが異なる場合の検索動作を説明する。マッチ線ＭＬおよび共通ソース線ＣＳＬをフローティング状態としてから検索キーを入力する動作は、前述した通りである。
以下では、メモリセルＣＭＣの記憶情報と比較する情報が’０’である場合の検索動作を述べる。
この場合、サーチ線の論理値は（ＳＬ１，ＳＬ２）＝（０，１）であるので、サーチ線ＳＬ１が接地電圧ＶＳＳに保持されるのに対して、接地電圧ＶＳＳとなっているサーチ線ＳＬ２が電源電圧ＶＤＤに駆動される。
ここで、サーチ線ＳＬ２は寄生容量ＣＳＣ２を介して共通ソース線ＣＳＬと結合しているので、図２４と同様に、サーチ線ＳＬ２の活性化に応じて、共通ソース線ＣＳＬの電圧が上昇する。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ３が導通されるので、電流経路が比較回路ＣＣＰの蓄積ノードＮ１側に形成されることにより、マッチ線ＭＬと共通ソース線とが短絡される。
すなわち、プリチャージ電圧ＶＰＣＨに駆動されていたマッチ線ＭＬは、中間電圧ＶＭに向かって放電され、接地電圧ＶＳＳにプリチャージされていた共通ソース線ＣＳＬは中間電圧ＶＭに向かって充電される。
したがって、マッチ線ＭＬの電圧が参照電圧ＶＲを下回り、参照電圧に対して負の比較信号電圧−ＶＳＩＧが発生されたことを何らかの方法で弁別することにより、比較結果が不一致であったと判定する。最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ２を接地電圧ＶＳＳに駆動し、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＲＥＢを接地電圧ＶＳＳ、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥを電源電圧ＶＤＤにそれぞれ駆動して、マッチ線ＭＬ、共通ソース線ＣＳＬをそれぞれプリチャージすることにより、検索動作を終える。
なお、ｔ１は、サーチ線を駆動してから負の比較信号電圧−ＶＳＩＧが発生されるまでの時間であり、以下では、比較時間と呼ぶことにする。また、同図では、ワースト条件における動作タイミングを説明するために、マッチ線ＭＬに接続された他のメモリセルが一致状態にある場合のマッチ線波形を示している。
しかし、他のメモリセルが不一致状態にあるならば、マッチ線と共通ソース線ＣＳＬとは複数のメモリセルに形成された電流経路によって短絡されるので、図示された波形よりも早く中間電圧ＶＭに変化することは明らかである。
さらに、結合容量ＣＳＣ１、ＣＳＣ２、ＣＮＭＣ１、ＣＮＭＣ２が同じ大きさの容量であり、マッチ線ＭＬおよび共通ソース線ＣＳＬの負荷容量が等しい場合、短絡後の電圧はＶＰＣＨ／２となる。しかし、サーチ線駆動雑音の大きさに応じてＶＰＣＨ／２より高い電圧ＶＭとなることは、容易に理解できる。
以上の検索動作から、図２３のメモリセルＣＭＣにおけるトランジスタＴ３，Ｔ５は、サーチ線駆動雑音によってソース電極（ここでは、共通ソース線ＣＳＬ）の電圧が上昇することにより、ゲート−ソース間電圧が小さくなり、さらには基板バイアス効果によりしきい電圧が上昇するので、駆動能力が低下する。
このため、図２３の構成によるＴＣＡＭは、マッチ線のプリチャージ電力が抑制される反面、検索キーのデータパターンによって比較時間ｔ１が著しく増加し、検索動作が遅くなる恐れがある。
本発明の目的は、ＴＤＣＡＭセルの高集積化に向けて、汎用ＤＲＡＭ加工技術を適用するためのメモリセルのレイアウトおよび内部ノード接続技術を提供することにある。
また、本発明の他の目的は、マッチ線の低電力化に有効なチャージシェア方式において、サーチ線駆動雑音による比較時間の増加を回避するための技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
図２１に、文献１のＦｉｇ．２に示されたセル構成の一例を示す。
このセルは、混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）加工技術により形成されており、ＮＭＯＳ（ＮチャネルＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴ１，Ｔ２とキャパシタＣ１，Ｃ２により、三値情報を記憶するメモリ機能を有する。
また、ＮＭＯＳトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６によるＸＮＯＲ（排他的否定論理和）演算機能を有し、記憶情報と入力情報との比較を行う。なお、ＶＰＬＴは、キャパシタＣ１，Ｃ２の一方の電極に入力される所謂プレート電極電圧である。
まず、メモリ機能について説明する。
三値情報は、情報’１’、情報’０’、所謂’Ｄｏｎ’ｔ ｃａｒｅ’状態を表す情報’Ｘ’である。高電圧を論理’１’、低電圧を論理’０’とすると、蓄積ノード（Ｎ１，Ｎ２）の論理値は、情報’１’の場合（１，０）、情報’０’の場合（０，１）、情報’Ｘ’の場合（０，０）である。
記憶情報のリフレッシュはトランジスタＴ１，Ｔ２を介して行われ、同図では省略されているが、ビット線ＢＬ１，ＢＬ２にそれぞれ接続されたセンスアンプを用いて読み出しと再書き込みが行われる。
次に、ＸＮＯＲ演算機能について説明する。
検索動作において記憶情報と比較される情報は、サーチ線ＳＬ１，ＳＬ２を介して入力される三値情報である。その内訳は、情報’１’と情報’０’、さらに、所謂’ＭＡＳＫ’状態を表す情報’Ｘ’である。
記憶情報と入力情報が同じ時、すなわち一致の時は、高電圧にプリチャージされたマッチ線ＭＬと低電圧（たとえば接地電圧ＶＳＳ）に固定された放電線ＤＣＬとの接続が遮断（カットオフ）されるので、マッチ線はプリチャージ電圧に保持される。
また、記憶情報が‘Ｄｏｎ’ｔ ｃａｒｅ’状態であったり、入力情報が’ＭＡＳＫ’であったりした場合も、マッチ線ＭＬと放電線ＤＣＬは遮断されるので、一致の場合と同様にマッチ線はプリチャージ電圧に保持される。
さらに、双方の情報が異なる時、すなわち不一致の時、たて積みトランジスタＴ３，Ｔ４、またはトランジスタＴ５，Ｔ６のどちらか一方が導通することにより電流経路が形成されるので、マッチ線ＭＬと放電線ＤＣＬが短絡されて、マッチ線ＭＬは接地電圧ＶＳＳに向かって放電される。
以上の動作によるマッチ線ＭＬの電圧変化を、図示されていないマッチ線センスアンプで弁別することにより、比較結果を判定する。
図２６は、以上の検索動作をまとめた真理値表である。
米国特許第６３４３０２９号（以下、文献２）は、ＣＡＭセル構成の他の例を記載する。図２２に文献２のＦｉｇ．１のセル構成およびアレイ構成の要部を示す。同図では、理解を助けるために、図２１と同じ役割のトランジスタには、同じ記号を割り振っている。
このセルは、記憶回路ＣＳＴ１，ＣＳＴ２に保持された情報とサーチ線ＳＬ１，ＳＬ２を介して入力された情報とを、比較回路ＣＣＰで比較するものであり、次に述べるような二つの特徴を有する。
第一の特徴は、平行に配置されたマッチ線ＭＬと共通ソース線ＣＳＬとを用いたチャージシェア動作によって比較結果に応じた信号を発生する点にある。
第二の特徴は、比較回路ＣＣＰを構成するトランジスタの結線が図２１のセルと異なる点にある。すなわち、蓄積ノードＮ１に接続されたトランジスタＴ４がマッチ線ＭＬ、サーチ線ＳＬ２に接続されたトランジスタＴ３が共通ソース線ＣＳＬにそれぞれ接続されている。
同様に、蓄積ノードＮ２に接続されたトランジスタＴ６がマッチ線ＭＬ、サーチ線ＳＬ１に接続されたトランジスタＴ５が共通ソース線ＣＳＬにそれぞれ接続されている。なお、比較回路ＣＣＰは、セル内の接続が違っても、図２１のセルと同じようなＸＮＯＲ演算が可能である。
次に、検索動作におけるチャージシェア動作を説明する。
まず、待機状態において、ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタＴＨＰ、およびＮＭＯＳトランジスタＴＬを導通させることによって、マッチ線ＭＬを高電圧ＶＰＣＨ、共通ソース線ＣＳＬを接地電圧ＶＳＳにそれぞれプリチャージする。
検索動作が始まると、まず、プリチャージイネーブル信号ＰＣＨＢ，ＰＣＨを駆動してトランジスタＴＨＰ，ＴＬをそれぞれカットオフ状態とし、マッチ線ＭＬ、および共通ソース線ＣＳＬをフローティング状態にする。
次に、サーチ線ＳＬ１，ＳＬ２を介して比較情報を入力する。ここで、記憶情報と比較情報とが同じである場合は、マッチ線ＭＬと共通ソース線ＣＳＬとの接続が遮断されるので、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保たれる。
一方、情報が異なる場合は、図２１のセルと同様に比較回路ＣＣＰに電流経路が形成されてマッチ線ＭＬと共通ソース線ＣＳＬが短絡される。このため、マッチ線ＭＬの寄生容量ＣＭに蓄えられた電荷が共通ソース線ＣＳＬの寄生容量ＣＣに分割されて、マッチ線ＭＬの電圧が低下する。
最後に、マッチ線ＭＬの電圧変化を弁別することにより、情報の比較結果を判定する。このような動作では、寄生容量ＣＭと寄生容量ＣＣとの大きさが同じならば、短絡後のマッチ線ＭＬの電圧は、プリチャージ電圧ＶＰＣＨと接地電圧ＶＳＳの中間電圧ＶＰＣＨ／２となる。
したがって、図２２の構成では、図２１の構成のように共通ソース線ＣＳＬを接地電圧ＶＳＳに接続する場合に比べて、マッチ線の電圧振幅が小さいので、マッチ線プリチャージに要する電力が抑制される。
以上の文献で述べられているＣＡＭは、複数の記憶情報（以下では、エントリという）と比較情報（以下、検索キーという）とを同時に比較して、これらの同異を判別するデバイスである。
このため、テーブル検索の高速化が求められているルータやスイッチなどの通信機器用途での需要が高まっている。しかし、近年の爆発的なインターネットの普及に伴い、テーブル規模が急増しており、ＴＣＡＭの大容量化が課題となっている。
本願発明者等は、本願に先立ち、ＴＣＡＭの大容量化について検討した結果、図２１、および図２２に示したメモリセル構成では、高集積化と低電力化の二つについて考慮が十分なされていないことに気がついた。
第一の高集積化について、メモリセル面積のさらなる低減には、キャパシタを立体化し、自己整合プロセスを用いた汎用ＤＲＡＭ加工技術の導入が有効である。
しかし、図２１のメモリセルは、素子数および信号数が多いために、汎用ＤＲＡＭのような規則正しいメモリアレイのレイアウトおよび構造を実現するのが困難であり、自己整合プロセスの導入が困難な恐れがある。
また、蓄積ノードＮ１，Ｎ２に見られるように、メモリセル内部でトランジスタのゲート電極とソースまたはドレイン電極とを接続する汎用ＤＲＡＭにはない構造が必要なので、汎用ＤＲＡＭの加工工程と整合性がとれず、新たな加工技術の開発が必要になる恐れがある。
第二の低電力化について、マッチ線のプリチャージ電力抑制には、図２２に示した構成によるチャージシェア動作が有効である。しかし、図２２の比較回路ＣＣＰの構成では、極微細加工を用いた汎用ＤＲＡＭで問題となるような配線間の結合容量に起因する雑音の影響が大きく、比較動作に要する時間が増加する恐れがある。
図２３は、この問題について、本願に先立って詳細に検討したＣＡＭのセル構成およびアレイ構成の要部を示している。
同図は、図２２のメモリセルＣＭＣにおいて結合容量を考慮した等価回路モデルであり、サーチ線ＳＬ１，ＳＬ２と共通ソース線ＣＳＬとの間に結合容量ＣＳＣ１，ＣＳＣ２、蓄積ノードＮ１，Ｎ２とマッチ線ＭＬとの間に結合容量ＣＮＭＣ１，ＣＮＭＣ２が挿入されている。
図２４と図２５は、図２３の構成における検索動作タイミングの一例を示している。ここで、メモリセルＣＭＣは、記憶回路ＣＳＴ１，ＣＳＴ２を用いて、記憶情報‘１’を保持しているものと仮定する。
この場合、蓄積ノードの論理値は（Ｎ１，Ｎ２）＝（１，０）であり、蓄積ノードＮ１は電源電圧ＶＤＤ、蓄積ノードＮ２は接地電圧ＶＳＳにそれぞれ保持されている。したがって、トランジスタＴ４は導通し、トランジスタＴ６はカットオフ状態にある。
また、参照電圧ＶＲは、マッチ線の電圧を弁別するための基準電圧である。さらに、ＶＳＩＧは、正確な弁別に必要なマッチ線電圧と参照電圧ＶＲとの電圧差であるが、以下では、比較信号電圧と呼ぶことにする。
はじめに、図２４に従って、情報が一致した場合の検索動作タイミングを説明する。
まず、待機状態において、プリチャージイネーブル信号ＰＲＥＢを接地電圧ＶＳＳ、プリチャージイネーブル信号ＰＲＥを電源電圧ＶＤＤにそれぞれ駆動することにより、トランジスタＴＨＰ，ＴＮをそれぞれ導通させて、マッチ線ＭＬをプリチャージ電圧ＶＰＣＨ、共通ソース線ＣＳＬを接地電圧ＶＳＳにそれぞれ駆動する。
検索動作が始まると、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥＢを電源電圧ＶＤＤ、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＲＥを接地電圧ＶＳＳにそれぞれ駆動することにより、トランジスタＴＨＰ，ＴＬの各々をオフ状態として、マッチ線ＭＬと共通ソース線ＣＳＬとをフローティング状態とする。
続いて、サーチ線を介して検索キーを入力する。メモリセルＣＭＣの記憶情報と比較する検索キーの情報が’１’である場合、サーチ線の論理値は（ＳＬ１，ＳＬ２）＝（１，０）であるので、接地電圧ＶＳＳとなっているサーチ線ＳＬ１が電源電圧ＶＤＤに駆動され、サーチ線ＳＬ２が接地電圧ＶＳＳに保持される。
ここで、サーチ線ＳＬ１は寄生容量ＣＳＣ１を介して共通ソース線ＣＳＬと結合しているので、サーチ線ＳＬ１の活性化に応じて共通ソース線ＣＳＬの電圧が上昇する。このようなサーチ線電圧の変動による電圧上昇を、以下ではサーチ線駆動雑音と呼ぶことにする。
なお、図２３では省略されているが、実際の検索キーは複数のビットで構成された情報であるので、一本のマッチ線に複数のメモリセルが接続されており、複数のサーチ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。
また、ＴＣＡＭで情報’Ｘ’が入力された場合、該当するサーチ線対は接地電圧ＶＳＳに保持される。したがって、図２４に示したサーチ線駆動雑音ＶＮＣの大きさは、検索キーのデータパターン、すなわちサーチ線の駆動本数に応じた値となる。
一方、マッチ線ＭＬは、結合容量ＣＮＭＣ１，ＣＮＭＣ２を介して蓄積ノードＮ１，Ｎ２とそれぞれ結合しているが、これら蓄積ノードの電圧は保持されているので、プリチャージ電圧ＶＰＣＨに保持される。
さて、検索キーが入力されたことにより、メモリセルＣＭＣ１１のトランジスタＴ５が導通されるが、トランジスタＴ６がカットオフ状態にあるので、比較回路ＣＰの蓄積ノードＮ２側には電流が流れない。
また、トランジスタＴ３はカットオフ状態に保たれるので、蓄積ノードＮ１側にも電流が流れない。すなわち、メモリセルＣＭＣ１１の比較回路ＣＰは一致状態にある。
したがって、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保たれるので、参照電圧ＶＲに対して正の比較信号ＶＳＩＧがマッチ線ＭＬに発生されたことを何らかの方法で検出することにより、一致と判定する。
次に、図２５に従って、検索キーとエントリが異なる場合の検索動作を説明する。マッチ線ＭＬおよび共通ソース線ＣＳＬをフローティング状態としてから検索キーを入力する動作は、前述した通りである。
以下では、メモリセルＣＭＣの記憶情報と比較する情報が’０’である場合の検索動作を述べる。
この場合、サーチ線の論理値は（ＳＬ１，ＳＬ２）＝（０，１）であるので、サーチ線ＳＬ１が接地電圧ＶＳＳに保持されるのに対して、接地電圧ＶＳＳとなっているサーチ線ＳＬ２が電源電圧ＶＤＤに駆動される。
ここで、サーチ線ＳＬ２は寄生容量ＣＳＣ２を介して共通ソース線ＣＳＬと結合しているので、図２４と同様に、サーチ線ＳＬ２の活性化に応じて、共通ソース線ＣＳＬの電圧が上昇する。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ３が導通されるので、電流経路が比較回路ＣＣＰの蓄積ノードＮ１側に形成されることにより、マッチ線ＭＬと共通ソース線とが短絡される。
すなわち、プリチャージ電圧ＶＰＣＨに駆動されていたマッチ線ＭＬは、中間電圧ＶＭに向かって放電され、接地電圧ＶＳＳにプリチャージされていた共通ソース線ＣＳＬは中間電圧ＶＭに向かって充電される。
したがって、マッチ線ＭＬの電圧が参照電圧ＶＲを下回り、参照電圧に対して負の比較信号電圧−ＶＳＩＧが発生されたことを何らかの方法で弁別することにより、比較結果が不一致であったと判定する。最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ２を接地電圧ＶＳＳに駆動し、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＲＥＢを接地電圧ＶＳＳ、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥを電源電圧ＶＤＤにそれぞれ駆動して、マッチ線ＭＬ、共通ソース線ＣＳＬをそれぞれプリチャージすることにより、検索動作を終える。
なお、ｔ１は、サーチ線を駆動してから負の比較信号電圧−ＶＳＩＧが発生されるまでの時間であり、以下では、比較時間と呼ぶことにする。また、同図では、ワースト条件における動作タイミングを説明するために、マッチ線ＭＬに接続された他のメモリセルが一致状態にある場合のマッチ線波形を示している。
しかし、他のメモリセルが不一致状態にあるならば、マッチ線と共通ソース線ＣＳＬとは複数のメモリセルに形成された電流経路によって短絡されるので、図示された波形よりも早く中間電圧ＶＭに変化することは明らかである。
さらに、結合容量ＣＳＣ１、ＣＳＣ２、ＣＮＭＣ１、ＣＮＭＣ２が同じ大きさの容量であり、マッチ線ＭＬおよび共通ソース線ＣＳＬの負荷容量が等しい場合、短絡後の電圧はＶＰＣＨ／２となる。しかし、サーチ線駆動雑音の大きさに応じてＶＰＣＨ／２より高い電圧ＶＭとなることは、容易に理解できる。
以上の検索動作から、図２３のメモリセルＣＭＣにおけるトランジスタＴ３，Ｔ５は、サーチ線駆動雑音によってソース電極（ここでは、共通ソース線ＣＳＬ）の電圧が上昇することにより、ゲート−ソース間電圧が小さくなり、さらには基板バイアス効果によりしきい電圧が上昇するので、駆動能力が低下する。
このため、図２３の構成によるＴＣＡＭは、マッチ線のプリチャージ電力が抑制される反面、検索キーのデータパターンによって比較時間ｔ１が著しく増加し、検索動作が遅くなる恐れがある。
本発明の目的は、ＴＤＣＡＭセルの高集積化に向けて、汎用ＤＲＡＭ加工技術を適用するためのメモリセルのレイアウトおよび内部ノード接続技術を提供することにある。
また、本発明の他の目的は、マッチ線の低電力化に有効なチャージシェア方式において、サーチ線駆動雑音による比較時間の増加を回避するための技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明は、複数のマッチ線対と、該複数のマッチ線対に交差する複数のサーチ線対と、複数のマッチ線対と複数のサーチ線対との交点に配置された複数のメモリセルとを有した半導体集積回路装置であって、複数のマッチ線対の各々は、プリチャージ回路を有し、該複数のプリチャージ回路は、マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、複数のメモリセルは、記憶回路と比較回路とを有し、該比較回路は、第一、および第二のＭＯＳトランジスタを有し、該第一、および第二のＭＯＳトランジスタのゲート電極は、複数のサーチ線にそれぞれ接続され、第一、および第二のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極が複数の第一のマッチ線にそれぞれ接続されるものである。
また、本願のその他の発明の概要を簡単に示す。
（２）本発明は、複数のマッチ線対と、該複数のマッチ線対に交差する複数のサーチ線対と、複数のマッチ線対と複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、複数のマッチ線対の各々は、プリチャージ回路を有し、該複数のプリチャージ回路は、マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、複数のメモリセルの各々は、記憶回路と比較回路とを有し、該比較回路は、複数のマッチ線対の間に第一の電流経路を形成するように直列接続された第一、および第二のＭＯＳトランジスタと、第二の電流経路を形成するように直列接続された第三、および第四のＭＯＳトランジスタとを有し、第一、および第三のＭＯＳトランジスタのゲート電極は、複数のサーチ線にそれぞれ接続され、第一および第三のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって複数の第一のマッチ線にそれぞれ接続され、第二および第四のＭＯＳトランジスタのゲート電極は、記憶回路にそれぞれ接続され、第二および第四のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって複数の第二マッチ線にそれぞれ接続されるものである。
（３）本発明は、複数の第一のマッチ線と、該複数の第一のマッチ線に交差する複数のサーチ線対と、複数のサーチ線対に平行な複数のビット線対と、記複数の第一のマッチ線と複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、複数のメモリセルの各々は、記憶回路と比較回路とを有し、該記憶回路は、複数のビット線対に接続され、該比較回路は、複数のサーチ線対と複数の第一のマッチ線に接続され、複数のビット線対の電圧振幅は、複数のサーチ線対よりも大きいものである。
（１）本発明は、複数のマッチ線対と、該複数のマッチ線対に交差する複数のサーチ線対と、複数のマッチ線対と複数のサーチ線対との交点に配置された複数のメモリセルとを有した半導体集積回路装置であって、複数のマッチ線対の各々は、プリチャージ回路を有し、該複数のプリチャージ回路は、マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、複数のメモリセルは、記憶回路と比較回路とを有し、該比較回路は、第一、および第二のＭＯＳトランジスタを有し、該第一、および第二のＭＯＳトランジスタのゲート電極は、複数のサーチ線にそれぞれ接続され、第一、および第二のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極が複数の第一のマッチ線にそれぞれ接続されるものである。
また、本願のその他の発明の概要を簡単に示す。
（２）本発明は、複数のマッチ線対と、該複数のマッチ線対に交差する複数のサーチ線対と、複数のマッチ線対と複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、複数のマッチ線対の各々は、プリチャージ回路を有し、該複数のプリチャージ回路は、マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、複数のメモリセルの各々は、記憶回路と比較回路とを有し、該比較回路は、複数のマッチ線対の間に第一の電流経路を形成するように直列接続された第一、および第二のＭＯＳトランジスタと、第二の電流経路を形成するように直列接続された第三、および第四のＭＯＳトランジスタとを有し、第一、および第三のＭＯＳトランジスタのゲート電極は、複数のサーチ線にそれぞれ接続され、第一および第三のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって複数の第一のマッチ線にそれぞれ接続され、第二および第四のＭＯＳトランジスタのゲート電極は、記憶回路にそれぞれ接続され、第二および第四のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって複数の第二マッチ線にそれぞれ接続されるものである。
（３）本発明は、複数の第一のマッチ線と、該複数の第一のマッチ線に交差する複数のサーチ線対と、複数のサーチ線対に平行な複数のビット線対と、記複数の第一のマッチ線と複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、複数のメモリセルの各々は、記憶回路と比較回路とを有し、該記憶回路は、複数のビット線対に接続され、該比較回路は、複数のサーチ線対と複数の第一のマッチ線に接続され、複数のビット線対の電圧振幅は、複数のサーチ線対よりも大きいものである。
図１は、本発明の実施の形態１による６個のトランジスタと２個のキャパシタで構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、図２は、図１におけるメモリアレイの第二金属層より下の層のレイアウトを示す図、図３は、図１におけるメモリアレイの第三金属層より下の層のレイアウトを示す図、図４は、図２のレイアウト図中に示したＡ−Ａ’線に沿った部分の構造を示す断面図、図５は、図２のレイアウト図中に示したＢ−Ｂ’線に沿った部分の構造を示す断面図、図６は、図３のレイアウト図中に示したＣ−Ｃ’線に沿った部分の構造を示す断面図、図７は、図３のレイアウト図中に示したＤ−Ｄ’線に沿った部分の構造を示す断面図、図８は、図１のメモリセルにおいて寄生容量を考慮した簡易等価回路の一例を示す図、図９は、図３のレイアウト上に図８のメモリアレイに示した寄生容量を模式的に示した図、図１０は、図１のメモリアレイにおいて寄生容量を考慮した簡易等価回路の一例を示す図、図１１は、図１０のメモリアレイにおいての一致エントリを検出した場合の検索動作タイミングの一例を示す図、図１２は、図１０のメモリアレイにおいて不一致エントリを検出した場合の検索動作タイミングの一例を示す図、図１３は、本発明の実施の形態１による６個のトランジスタと２個のキャパシタで構成されるメモリセルを用いたメモリアレイの他の構成例を示す図、図１４は、図１３のメモリアレイにおいて寄生容量を考慮した簡易等価回路の一例を示す図、図１５は、図１４のメモリアレイにおいて一致エントリを検出した場合の検索動作タイミングの一例を示す図、図１６は、図１４のメモリアレイにおいて不一致エントリを検出した場合の検索動作タイミングの一例を示す図、図１７は、本発明の実施の形態２による６個のトランジスタと２個のキャパシタで構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、図１８は、本発明の実施の形態３によるメモリアレイにおいて各回路ブロックに供給される電源電圧の一例を示すブロック図、図１９は、図１８の読み書き回路ブロックにおける要素回路の具体的な構成例を示す図、図２０は、図１８のメモリアレイにおけるリフレッシュ動作タイミングの一例を示す図、図２１は６個のトランジスタと２個のキャパシタで構成されるターナリ・ダイナミック・コンテント・アドレッサブル・メモリセルの従来例を示す図、図２２はチャージシェア動作を用いた比較信号電圧発生方式によるコンテント・アドレッサブル・メモリセルおよびメモリアレイの従来例を示す図、図２３は、図２２のメモリセルにおいて配線間の結合容量を考慮した等価回路の一例を示す図、図２４は、図２３のメモリセルにおいての一致エントリを検出した場合の検索動作タイミングの一例を示す図、図２５は、図２３のメモリセルにおいて不一致エントリを検出した場合の検索動作タイミングの一例を示す図、図２６は、図２１におけるメモリセルの検索動作の真理値表を示す説明図である。
本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）や立体型キャパシタ等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
（実施の形態１）
本実施の形態１において、図１は、メモリアレイの構成例を示している。同図では、メモリアレイの動作に必要なロウデコーダＸＤＥＣ、読み書き回路ブロックＲＷＢ、サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）も同時に示されている。
この構成の特徴は、次のように二つある。
第一の特徴は、二本のマッチ線の一方のマッチ線を高電圧（第１の電圧）、他方のマッチ線を低電圧（第２の電圧）にそれぞれ駆動するプリチャージ回路ＰＣＨｒ（ｒ＝１，２、・・・，ｍ）を配置し、高電圧に駆動されるマッチ線にマッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）を配置する点にある。
第二の特徴は、サーチ線と高電圧に駆動されるマッチ線とが、後述する寄生容量によって結合している点にある。
このような構成において、チャージシェア動作によって二本のマッチ線に比較信号電圧を発生し、高電圧側のマッチ線に発生された信号をマッチ判定回路で弁別する。
なお、以下では、高電圧に駆動されるマッチ線（第一のマッチ線）ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）を高電圧側マッチ線、低電圧に駆動されるマッチ線（第二のマッチ線）ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）を低電圧側マッチ線とそれぞれ呼ぶことにする。また、必要に応じて対応する二本のマッチ線をマッチ線対と呼ぶことにする。
図１では、複数のビット線ＢＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＢＬ２ｓ（ｓ＝１，２，・・・，ｎ）が交互に平行に配置され、一つのメモリセルには、対応する二本のビット線がそれぞれ接続される。
また、複数のサーチ線ＳＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＳＬ２ｓ（ｓ＝１，２，・・・，ｎ）が対応するビット線に平行に配置される。以下では、例えばビット線ＢＬ１１とビット線ＢＬ２１のように対応する二本のビット線を、必要に応じてビット線対と呼ぶことにする。
同様に、サーチ線ＳＬ１１とサーチ線ＳＬ２１のように対応する二本のサーチ線を、必要に応じてサーチ線対と呼ぶことにする。さらに同図では、ビット線対に交わるように、複数のワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）が配置され、複数の高電圧側マッチ線ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）および低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）が、対応するワード線に平行に配置される。ここでも、例えばマッチ線ＨＭＬ１とＬＭＬ１のように対応する二本のマッチ線を、以下では必要に応じてマッチ線対と呼ぶことにする。これらビット線対とワード線との各交点に、メモリセルＭＣｒｓ（ｒ＝１，２，・・・，ｍ，ｓ＝１，２，・・・，ｎ）がそれぞれ配置される。
メモリセルは、図２１と同様に、２つのキャパシタと６つのトランジスタによるＴＤＣＡＭセル構成である。ただし、図２１では放電線ＤＣＬに接続していたトランジスタＴ４，Ｔ６のソースを、低電圧側マッチ線ＬＭＬに接続する点が異なる。なお、図１では、図２２に示したメモリセルＣＭＣの構成と比較するために、メモリセルＭＣを構成する素子が機能毎に二つの回路に分けて示されている。
すなわち、トランジスタＴ１，Ｔ２とキャパシタＣ１，Ｃ２は記憶回路ＳＴＣ、トランジスタ（第一のトランジスタ）Ｔ３、トランジスタ（第三のトランジスタ）Ｔ４、トランジスタ（第二のトランジスタ）Ｔ５、およびトランジスタ（第四のトランジスタ）Ｔ６は比較回路ＣＰをそれぞれ構成する。
したがって、図２２の比較回路ＣＣＰの構成と比べると、マッチ線のプリチャージ電圧に対してトランジスタの接続順が逆になり、高電圧マッチ線ＨＭＬから低電圧マッチ線ＬＭＬに向かって、一方はトランジスタＴ３，Ｔ５、他方はトランジスタＴ４，Ｔ６の順にそれぞれ接続される。
メモリアレイの周囲に配置されたロウデコーダＸＤＥＣ、読み書き回路ブロックＲＷＢ、サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、動作に応じて使い分けられる。
ロウデコーダＸＤＥＣと読み書き回路ブロックＲＷＢは、記憶情報（ここではエントリ）の読み出し動作や書き込み動作、或いはリフレッシュ動作に用いられる回路ブロックである。前者のロウデコーダＸＤＥＣは、ワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）の中からロウアドレスに応じたワード線を選択する。後者の読み書き回路ブロックＲＷＢは、各ビット線ＢＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＢＬ２ｓ（ｓ＝１，２，・・・，ｎ）に配置された複数のセンスアンプやプリチャージ回路で構成される。
センスアンプは、例えば公知のクロスカップル型ラッチ構成であり、ビット線に読み出された信号の弁別や増幅を行い、さらに書き込み情報に応じた電圧にビット線および蓄積ノードを駆動する。
サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、検索動作に用いられる回路である。
まず、サーチ線駆動回路ＳＬＤは、入力データ（ここでは、検索キー）に応じた電圧にサーチ線ＳＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＳＬ２ｓ（ｓ＝１，２，・・・，ｎ）を駆動する。
次に、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）は、プリチャージイネーブル信号ＰＣがゲート電極に接続されたＮＭＯＳトランジスタＴＨＮ，ＴＬでそれぞれ構成される。
プリチャージイネーブル信号ＰＣに応じて、トランジスタＴＨＮはプリチャージ電圧ＶＨの電源端子と高電圧側マッチ線とを接続し、トランジスタＴＬはプリチャージ電圧ＶＬの電源端子と低電圧側マッチ線ＬＭＬとを接続する。
ここで、前者のプリチャージ電圧ＶＨは、後者のプリチャージ電圧ＶＬよりも高く設定される。なお、トランジスタＴＨＮの代わりに、図２２に示したようなＰＭＯＳトランジスタＴＨＰを用いることも可能である。しかし、相補のプリチャージ起動信号が必要となるため、制御信号の追加により消費電力が増加する。また、ウェル分離が必要になるために、チップ面積が大きくなるという問題もある。
したがって、制御信号が少なく、ＮＭＯＳトランジスタだけ構成される図１のプリチャージ回路の構成の方が望ましい。さらに、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、検索キーとエントリとの比較結果に応じて高電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に発生された比較信号電圧を弁別し、検索キーが一致したか否かを判定する。
このような構成により、以下の二つの効果が得られる。
第一の効果は、消費電力の低減である。本メモリアレイでは、後述するように、それぞれ異なる電圧にプリチャージしたマッチ線対をフローティング状態としてから、サーチ線対を介して検索キーを入力することによって、情報の比較結果に応じた信号をチャージシェア動作によって高電圧側マッチ線に発生する。したがって、高電圧側マッチ線の電圧振幅をマッチ線対のプリチャージ電圧差の半分程度にまで抑制することができるので、マッチ線のプリチャージ動作に要する電力を低減することが可能である。
第二に、比較信号発生時間の抑制である。後述するように、サーチ線対は高電圧マッチ線と結合しているので、検索動作におけるサーチ線駆動雑音は高電圧マッチ線に発生する。したがって、メモリセル内のトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６は、ゲート−ソース間電圧の低下あるいは基板バイアス効果によるしきい電圧の上昇による駆動能力の低下を回避できるので、比較時間を短縮することが可能である。以上の二つの効果により、低電力かつ高速に検索動作を行うＴＣＡＭを実現することができる。
次に、図２と図３に従って、メモリアレイのレイアウトの例を説明する。このレイアウトの特徴は、以下に述べるように四つある。
第一の特徴は、ゲート電極の配置にある。まず、蓄積ノードに接続されるトランジスタのゲート電極をＬ字型とし、ワード線と共に最小間隔でポリシリコン層を配置する点にある。
第二の特徴は、蓄積ノードにおけるトランジスタの拡散領域とゲート電極を、汎用ＤＲＡＭのビット線形成に用いられる配線層に相当する第一金属層を介して接続する点にある。
第三の特徴は、メモリセルとビット線、サーチ線、マッチ線との接続に用いるコンタクトおよびスルーホールを隣接するメモリセルと共有することにある。第四の特徴は、比較回路を構成する四つのトランジスタの電極をそれぞれ平行に配置する点にある。
図２は、メモリアレイの一部分について、第二金属層より下の層のレイアウトを示している。太い点線で描かれた四角形ＭＣＡは、一つのメモリセルの領域を示すものであり、実際のレイアウトパターンではない。
隣接するメモリセルは境界部のみが示されているが、実際は、四角形ＭＣＡの各辺にそれぞれ線対称に配置されている。
図示するように、メモリセルは、活性領域パターンＦＬ、シリコン基板上に形成されたトランジスタのゲート電極やワード線となるポリシリコンパターンＰＳ、キャパシタの上部電極を形成するプレート金属層パターンＰＬＴ、メモリセル内部における素子間の接続や後述するコンタクトとスルーホールとの接続に用いられる第一金属層パターンＦＭ、高電圧側マッチ線や低電圧側マッチ線を形成する第二金属層パターンＳＭ、活性領域と第一金属層とを接続する第一コンタクトパターンＦＣ、ポリシリコン層と第一金属層とを接続する第二コンタクトパターンＳＣ、活性化領域とキャパシタの下部電極とを接続する第三コンタクトパターンＴＣ、第一金属層と第二金属層とを接続する第一スルーホールパターンＦＴなどから構成されている。
これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、簡単のためにキャパシタの下部電極を形成するポリシリコンパターンが省略されているが、公知の汎用ＤＲＡＭ加工技術から、プレート金属層パターンの真下に第三コンタクトパターン毎に配置されることは、容易に理解できる。
また、パターン名の後の括弧内には対応するノード名が示されており、マッチ線ＨＭＬ２、ＬＭＬ２とサーチ線ＳＬ１２、ＳＬ２２との交点にメモリセルが配置されていることから、四角形ＭＣＡに囲まれた領域は、図１のメモリアレイにおける第２行第２列目のメモリセルＭＣ２２であることは、容易に理解できる。
図３は、図２に第二金属層より上の層のパターンを追加したレイアウト図である。
図において、第三金属層パターンＴＭはビット線やサーチ線を形成する。第二スルーホールパターンＳＴは第二金属層と第三金属層とを接続する。なお、汎用ＤＲＡＭでは、第一金属層ＦＭを用いてビット線を形成していることが広く知られている。しかし、同図に示すメモリセルでは配線数が多いために、さらに上層の第三金属層ＴＭに引き上げられている。
図４は、記憶回路ＳＴＣにおいて、図２に示したＡ−Ａ’断面を模式的に示した図である。
図において、Ｐ型半導体基板１００内には素子分離用の絶縁物１０１が埋め込まれており、活性領域パターンＦＬにおけるＮ型拡散層領域１０２が形成されている。
Ｐ型半導体基板１００上にはトランジスタのゲート酸化膜１０３、トランジスタのゲート電極１０４、およびトランジスタのゲート電極側面に絶縁膜で形成されたサイドウォール１０５が形成されている。
また、ゲート電極１０４の上方には、サイドウォールと同時にゲート電極上に絶縁膜で形成されたゲートキャップ１０６が形成されている。第一金属層２００はメモリセルの内部で素子を接続し、第二金属層２０１は第一スルーホールと第二スルーホールとの接続に用いられる。
さらに、下部コンタクト３００はＮ型拡散層領域と第一金属層とを接続する第一コンタクトにおいてポリシリコンで形成され、上部コンタクト３０１は第一コンタクトにおいて第一金属層と同じ材料で形成されている。
第三コンタクト３０２はゲート電極と第一金属層とを接続するように第一金属層と同じ材料で形成されており、相関絶縁膜５００において、第一スルーホール４００は第一金属層と第二金属層とを接続する。
同図では、図２と対応させて、層名の後の括弧内にノード名を示している。例えば、図４中のゲート電極１０４で示されたノード名によって、トランジスタＴ１のソース、またはドレインの一方の電極とトランジスタＴ４のゲート電極とが第一金属層２００と第一および第二コンタクトによって接続されていることが容易に理解できる。
なお、このような内部ノードの接続部分における構造は、図４では省略されているが、メモリアレイの外部に配置された回路ブロックにおいても使われる。例えば、汎用ＤＲＡＭのロウデコーダＸＤＥＣでは、ワード線を駆動するトランジスタのソースまたはドレインの一方のＮ型拡散層領域とポリシリコンで形成されたワード線との接続が、同じような構造を用いて行われる。
図５は、さらに記憶回路ＳＴＣにおいて、図２に示したＢ−Ｂ’断面を模式的に示した図である。
以下では、図４には示されていない構造を説明する。
上部コンタクト３０３は、Ｎ型拡散層領域１０２とキャパシタの下部電極とを接続する第三コンタクトにおいてポリシリコンで形成されている。キャパシタの下部電極６００はポリシリコンで形成されており、その表面にはキャパシタの絶縁膜６０１を介して上部電極６０２、すなわちプレート電極が形成されている。
図５では、図２と対応させて、層名の後の括弧内にノード名を示している。例えば、ゲート電極１０４で示されたノード名によって、トランジスタＴ１とトランジスタＴ４のゲート電極がそれぞれ平行に配置されていることが容易に理解できる。
なお、第三コンタクトの下部コンタクトは、第一コンタクトの下部コンタクト３００と同じ構造であり、サイドウォール１０５の隙間を埋め込むように同時に形成された所謂セルフ・アライン・コンタクト（ＳＡＣ）である。この加工技術は、汎用ＤＲＡＭで広く用いられている自己整合プロセスと呼ばれるものである。
また、第一金属層２００と第一コンタクトの上部コンタクト３０１、第二コンタクト３０２は、これらの上層部にキャパシタを形成する際の熱処理による電気特性の劣化を防ぐために、例えば融点の高いタングステンで形成される。
さらに、図４にも示したように、第二金属層２０１とＮ型拡散層領域１０２との間の層に形成されるビット線ＢＬ１２とメモリセルとの接続部分は、隣接するメモリセルと共有するように形成されていることは、容易に理解することができる。
さらに、図６は、比較回路ＣＰにおいて、図３に示したＣ−Ｃ’断面を模式的に示した図である。
図において、ビット線やサーチ線は第三金属層２０２で形成されている。同図では、図４と対応させて層名の後の括弧内にノード名を示しており、例えば、図６中のゲート電極１０４で示されたノード名によって、比較回路ＣＰにおけるトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のゲート電極が互いに平行に配置されていることが容易に理解できる。
このような構成により、比較回路ＣＰにおいても、第一コンタクトの下部コンタクト３００を前述の自己整合プロセスで形成している。また、これらのコンタクトを隣接するトランジスタ間で共有している。
図７は、さらに比較回路ＣＰにおいて、図３に示したＤ−Ｄ’断面を模式的に示した図である。
第二スルーホール４０１は、第二金属層と第三金属層とを接続する。トランジスタＴ３，Ｔ５とサーチ線対ＳＬ１２，ＳＬ２２とは、第二コンタクト３０２、第一スルーホール４００、第二スルーホール４０１を用いてそれぞれ接続されている。
これらの構造が隣接するメモリセルと共有されていることは、図３のレイアウトを考慮すれば容易に理解できる。なお、図４や図５の断面図には示されていないが、第三金属層３０５で形成されたビット線ＢＬ１２，ＢＬ２２とトランジスタＴ１，Ｔ２とは、サーチ線と同様に第二スルーホール４０１を介して接続されることは、図７から容易に理解できる。
以上のようなメモリセル構造により、次に述べる四つの効果が得られる。
第一の効果は、汎用ＤＲＡＭと同じような自己整合プロセスを用いることにより、混載ＤＲＡＭで考慮しているような合せ余裕を削減することができる点である。
第二の効果は、第一および第二コンタクトと第一金属層とを用いることにより、汎用ＤＲＡＭのメモリアレイの外側に配置された回路ブロックと同じ加工工程で、メモリセルの内部ノードの接続を実現することができる点である。
第三の効果は、ビット線対やサーチ線対、マッチ線対とメモリセルとの接続部分を隣接するメモリセルと共有することにより、セル面積を抑制することができる点である。
第四の効果は、低電圧側マッチ線とメモリセルとの接続部分を隣接するメモリセルと共有し、さらにマッチ線対を同じ第二金属層を用いて配置することにより、サイドウォール絶縁膜によって低電圧側マッチ線に生ずる寄生容量を高電圧側マッチ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ大きさにすることができる点である。
この第四の効果は、後述する検索動作において、十分な大きさの比較信号電圧を発生しながらマッチ線対の振幅を半減するチャージシェア動作に好適である。以上の効果により、チャージシェア動作が可能なメモリセルを小さな面積で実現することが可能となる。
最後に、図２、および図３に示したレイアウトにおいて、一例として、次の四つの規則を適用するものと仮定して、メモリセル面積を算出する。
第一の規則は、各層の配線幅および間隔の最小値をＦ（Ｆは最小加工寸法）とする。第二の規則は、各コンタクトおよび各スルーホールのパターンを一辺がＦの正方形とする。第三の規則は、各コンタクトの合せ余裕をゼロとする。第四の規則は、各スルーホールと各金属層との合せ余裕を二方にのみＦ／４とする。
これらの四つのレイアウト規則を用いると、比較回路におけるトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６を最小間隔で配置することができるので、セル幅は８Ｆである。また、ワード線ＷＬを１０．２５Ｆピッチで配置できるので、Ｆの２乗の８２倍のメモリセルを実現することができる。
次に、これまで説明してきたメモリセル構造における寄生容量を考慮したメモリセルの簡易等価回路モデルを説明する。
図８は、図１のメモリアレイにおけるメモリセルＭＣ２２の簡易等価回路モデルを示している。
容量ＣＳＨ１，ＣＳＨ２は、サーチ線ＳＬ１２、ＳＬ２２と高電圧側マッチ線ＨＭＬ２との間にそれぞれ生ずる寄生容量である。また、容量ＣＳＬ１、ＣＳＬ２は、サーチ線ＳＬ１２、ＳＬ２２と低電圧側マッチ線ＬＭＬ２との間にそれぞれ生ずる寄生容量である。
さらに、容量ＣＮＨ１，ＣＮＨ２は蓄積ノードＮ１、Ｎ２と高電圧側マッチ線ＨＭＬ２との間、容量ＣＮＬ１，ＣＮＬ２は蓄積ノードＮ１、Ｎ２と低電圧側マッチ線ＬＭＬ２との間にそれぞれ生ずる寄生容量である。
図９は、図３に示したレイアウト図上にこれらの寄生容量を書き込んで、寄生容量が発生する位置を模式的に示している。
寄生容量ＣＳＨ１、ＣＳＨ２は、高電圧側マッチ線ＨＭＬ２が、図６に示したように第一コンタクトの下部コンタクト３００の部分で、サーチ線ＳＬ１２、ＳＬ２２にそれぞれ接続されたゲート電極を形成するポリシリコン層１０４の間を非常に近接して通過しているために発生する。
サイドウォール絶縁膜１０５の厚さは、最小加工寸法が０．１３μｍの微細加工を用いる場合、３０ｎｍ程度である。一方、高電圧側マッチ線ＨＭＬ２を形成する第二金属層２０１とサーチ線ＳＬ１２、ＳＬ２２を形成する第三金属層２０２との間の層間絶縁膜５００の厚さは数百ｎｍである。したがって、寄生容量ＣＳＨ１、ＣＳＨ２の大きさは、ゲート電極と第一コンタクトがサードウォール絶縁膜１０５を挟む部分の形状でほぼ決まる。
容量ＣＮＬ１、ＣＮＬ２も同様に、低電圧側マッチ線ＬＭＬ１が、第一コンタクトの下部コンタクト３００の部分で、蓄積ノードＮ１、Ｎ２にそれぞれ接続されたトランジスタＴ４，Ｔ６のゲート電極を形成するポリシリコン層１０４にそれぞれ非常に近接して通過しているために発生する。このように構造が似ているため、寄生容量ＣＳＨ１、ＣＳＨ２の大きさと寄生容量ＣＮＬ１、ＣＮＬ２の大きさは、ほぼ等しい。
寄生容量ＣＮＨ１、ＣＮＨ２は、トランジスタＴ４，Ｔ６のゲート電極を形成するポリシリコン層１０４と高電圧側マッチ線ＨＭＬ２を形成する第二金属層２０１との間の層間絶縁膜５００によってそれぞれ発生する。
この部分の層間絶縁膜の厚さは、図５に示したキャパシタの高さにほぼ等しく、１μｍ程度である。したがって、寄生容量ＣＮＨ１、ＣＮＨ２の大きさは、寄生容量ＣＮＬ１、ＣＮＬ２と比べると極めて小さい。
寄生容量ＣＳＬ１、ＣＳＬ２は、図９のレイアウトと図６のサーチ線ＳＬ１２、ＳＬ２２と高電圧側マッチ線ＨＭＬ２との位置関係から、低電圧側マッチ線ＬＭＬ２を形成する第二金属層２０１とサーチ線ＳＬ１２、ＳＬ２２を形成する第三金属層２０２との間の層間絶縁膜５００によって発生することが、容易に理解できる。したがって、寄生容量ＣＳＬ１、ＣＳＬ２の大きさは、寄生容量ＣＳＨ１、ＣＳＨ２と比べると極めて小さい。
なお、実際の構造では、寄生容量ＣＳＬ１、ＣＳＬ２に似た寄生容量がビット線対とマッチ線対との間に生ずることは、容易に理解できる。しかし、以下に述べる検索動作の説明を簡単にするために、図８、および図９では、検索動作で活性化されるサーチ線対との間に寄生する容量に注目し、ビット線にとの間に生ずる寄生容量は省略している。
図１０は、図８の簡易等価回路モデルを用いた図１によるメモリアレイ構成を示している。
以下では、第一行のエントリについての検索動作について、メモリセルＭＣ１１に注目して説明する。なお、メモリセルＭＣ１１は、記憶回路ＳＴＣに記憶情報’１’を保持しているものと仮定する。この場合、蓄積ノードの論理値は（Ｎ１，Ｎ２）＝（１，０）であり、蓄積ノードＮ１は電源電圧ＶＤＤ、蓄積ノードＮ２は接地電圧ＶＳＳにそれぞれ保持されている。したがって、トランジスタＴ４は導通し、トランジスタＴ６はカットオフ状態にある。
はじめに、図１１に従って、検索キーとエントリが同じ場合の検索動作を説明する。
まず、待機状態において、プリチャージイネーブル信号ＰＣを昇圧電圧ＶＤＨに駆動してプリチャージ回路ＰＣＨ１内のトランジスタＴＨＮ、ＴＬを活性化することにより、高電圧側マッチ線ＨＭＬ１をプリチャージ電圧ＶＨ、低電圧側マッチ線ＬＭＬ１をプリチャージ電圧ＶＬにそれぞれ駆動する。同図では、プリチャージ電圧ＶＨが電源電圧ＶＤＤ、プリチャージ電圧ＶＬが接地電圧ＶＳＳの場合の動作タイミング例が示されている。また、昇圧電圧ＶＤＨは、トランジスタＴＨＮが十分に導通するように電源電圧ＶＤＤよりも高い電圧に設定されており、例えば、トランジスタＴＨＮのしきい電圧をＶＴＮとすると、ＶＤＨ＞ＶＨ＋ＶＴＮ（ここでは、ＶＤＨ＞ＶＤＤ＋ＶＴＮ）の関係にある。
検索動作が始まると、昇圧電圧ＶＤＨとなっているプリチャージイネーブル信号ＰＣを接地電圧ＶＳＳに駆動することにより、プリチャージ回路ＰＣＨ１におけるトランジスタＴＨＮ，ＴＬの各々をカットオフ状態として、マッチ線ＨＭＬ１，ＬＭＬ１をフローティング状態とする。
続いて、サーチ線対を介して検索キーを入力する。メモリセルＭＣ１１の記憶情報と比較する検索キーの情報が‘１’である場合、サーチ線の論理値は（ＳＬ１１，ＳＬ２１）＝（１，０）であるので、接地電圧ＶＳＳとなっているサーチ線ＳＬ１１が電源電圧ＶＤＤに駆動され、サーチ線ＳＬ２１は接地電圧ＶＳＳに保持される。
ここで、高電圧側マッチ線ＨＭＬ１は寄生容量ＣＳＨ１、ＣＳＨ２を介してサーチ線ＳＬ１１，ＳＬ１２、寄生容量ＣＮＨ１、ＣＮＨ２を介して蓄積ノードＮ１、Ｎ２にそれぞれ結合している。このうち、活性化されたサーチ線ＳＬ１１との結合により、高電圧側マッチ線ＨＭＬ１の電圧が上昇する。
すなわち、サーチ線駆動雑音が高電圧マッチ線ＨＭＬ１に発生する。なお、同図では省略されているが、実際の検索キーは複数のビットで構成された情報であるので、複数のサーチ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。
したがって、同図に示したサーチ線駆動雑音ＶＮＣは、サーチ線の駆動本数に応じた値となる。一方、低電圧側マッチ線ＬＭＬ１は、寄生容量ＣＮＬ１，ＣＮＬ２を介して蓄積ノードＮ１，Ｎ２、寄生容量ＣＳＬ１，ＣＳＬ２を介してサーチ線ＳＬ１１，ＳＬ１２とそれぞれ結合している。
このうち、サーチ線ＳＬ１１だけが駆動されるが、前述したように、寄生容量ＣＳＬ１は極めて小さいので、サーチ線ＳＬ１１との結合による低電圧側マッチ線ＬＭＬ１の電圧上昇は、高電圧側マッチ線ＨＭＬ１と比べて無視できるほど小さい。したがって、同図では、サーチ線ＳＬ１１を起動後の低電圧側マッチ線ＬＭＬ１の電圧を接地電圧ＶＳＳとしている。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ５が導通されるが、トランジスタＴ６がカットオフ状態にあるので、比較回路ＣＰの蓄積ノードＮ２側には電流が流れない。また、トランジスタＴ３はカットオフ状態に保たれるので、蓄積ノードＮ１側にも電流が流れない。
すなわち、メモリセルＭＣ１１の比較回路ＣＰは一致状態にある。同様に、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）においても各々の比較回路ＣＰが一致状態にあるならば、マッチ線対の接続は遮断された状態に保たれる。
したがって、高電圧側マッチ線ＨＭＬ１はプリチャージ電圧ＶＨ以上（ここでは電源電圧ＶＤＤ以上）、低電圧側マッチ線ＬＭＬ１は接地電圧ＶＳＳに保たれる。
この結果、マッチ判定回路ＭＤ１は、高電圧側マッチ線ＨＭＬ１の電圧が参照電圧ＶＲＨに対して高く、正の比較信号電圧（ＶＳＩＧ）以上の電圧が発生されたことを弁別し、第一行のエントリが一致したことを検出する。
最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ１１を接地電圧ＶＳＳに駆動し、さらに、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＣを昇圧電圧ＶＤＨに駆動してマッチ線対をそれぞれプリチャージすることにより、検索動作を終える。
なお、参照電圧ＶＲＨは、マッチ判定回路がプチチャージ電圧ＶＨに保持された場合の高電圧側マッチ線電圧を正確に弁別できるように設定される。例えば、マッチ判定回路が比較信号を正確に弁別するのに必要な信号電圧をＶＳＩＧと表すと、ＶＲＨ＝ＶＨ−ＶＳＩＧ（ここでは、ＶＲＨ＝ＶＤＤ−ＶＳＩＧ）に設定されている。
次に、図１２に従って、検索キーとエントリが異なる場合の検索動作を説明する。
プリチャージしていたマッチ線対をフローティング状態としてから検索キーを入力する動作は、前述した通りである。以下では、メモリセルＭＣ１１の記憶情報と比較する検索キーの情報が’０’である場合の検索動作を述べる。この場合、サーチ線の論理値は（ＳＬ１１，ＳＬ２１）＝（０，１）であるので、サーチ線ＳＬ１１が接地電圧ＶＳＳに保持されるのに対して、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１が電源電圧ＶＤＤに駆動される。
ここで、図１１と同様に、寄生容量ＣＳＨ２を介したサーチ線ＳＬ２１との結合により、高電圧側マッチ線ＨＭＬ１の電圧が上昇する。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ３が導通されるので、比較回路ＣＰの蓄積ノードＮ１側に電流経路が形成されることにより、マッチ線対が短絡される。すなわち、電源電圧ＶＤＤにプリチャージされていた高電圧側マッチ線ＨＭＬ１は中間電圧ＶＤＤ／２付近に向かって放電され、接地電圧ＶＳＳにプリチャージされていた低電圧側マッチ線ＬＭＬ１は中間電圧ＶＤＤ／２付近に向かって充電される。
この結果、マッチ判定回路ＭＤ１は、高電圧側マッチ線ＨＭＬ１の電圧が参照電圧ＶＲＨよりＶＳＩＧだけ下回ることにより、負の比較信号電圧（−ＶＳＩＧ）が発生されたことを弁別し、第一行のエントリが不一致であったと判定する。
最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ２１を接地電圧ＶＳＳに駆動し、さらに、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥを昇圧電圧ＶＤＨに駆動してマッチ線対をそれぞれプリチャージすることにより、検索動作を終える。
なお、同図では、ワースト条件における動作タイミングを説明するために、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）が一致状態にある場合のマッチ線対波形を示している。
しかし、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）が不一致状態にあるならば、マッチ線対は複数のメモリセルに形成された電流経路によって短絡されるので、図示された波形よりも早く中間電圧ＶＤＤ／２付近に到達することは明らかである。すなわち、高電圧マッチ線ＨＭＬ１は、図示された比較時間ｔ２よりも短い時間で電圧レベル（ＶＲ−ＶＳＩＧ）に到達する。
また、本実施例ではメモリセルの構造で述べたように、マッチ線対の寄生容量が等しくなるように設計しているが、マッチ検出回路が一方の高電圧側マッチ線ＨＭＬ１だけに接続されているために生じる負荷容量の不平衡や、サーチ線駆動雑音が一方の高電圧側マッチ線ＨＭＬ１だけに発生することを考慮して、短絡後のマッチ線対の電圧は中間電圧ＶＤＤ／２付近と説明した。
以上で述べたメモリアレイの構成と動作による効果を、以下にまとめる。
第一の効果は、消費電力を低減することができる点にある。本メモリアレイでは、それぞれ異なる電圧にプリチャージしていたマッチ線対をフローティング状態としてから、サーチ線対を介して検索キーを入力することによって、情報の比較結果に応じた信号をチャージシェア動作によって高電圧側マッチ線に発生するので、高電圧側マッチ線の電圧振幅をマッチ線対のプリチャージ電圧差の半分程度にまで抑制することができる。しがたって、マッチ線のプリチャージ動作に要する電力を低減することが可能となる。
第二の効果は、検索動作に要する時間を短縮することができる点にある。マッチ線対は、寄生容量ＣＳＨ１，ＣＳＨ２，ＣＳＬ１，ＣＳＬ２を介してサーチ線対と結合しているので、マッチ線対にはサーチ線駆動雑音が発生する。しかし、寄生容量ＣＳＬ１，ＣＳＬ２が極めて小さいので、低電圧側マッチ線の電圧上昇は無視できるほど小さい。したがって、情報の比較を行うトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６は、ゲート−ソース間電圧の低下あるいは基板バイアス効果によるしきい電圧の上昇による駆動能力の低下を回避することができるので、比較時間を短縮することができる。すなわち、検索動作に要する時間を短縮することが可能となる。
第三の効果は、汎用ＤＲＡＭで広く用いられている自己整合プロセスを導入することにより、マスクの合せ余裕を削減できる点にある。まず、トランジスタＴ３，Ｔ５のゲート電極をＬ字型に形成し、トランジスタＴ４，Ｔ６のゲート電極と二本のワード線とを最小間隔で配置する。また、トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のゲート電極を互いに平行に最小間隔で配置する。以上のレイアウトにより、第一および第三コンタクトを、自己整合プロセスを用いてゲート電極の間に形成することができるので、メモリセルの面積を抑制することが可能となる。
第四の効果は、汎用ＤＲＡＭと同じ加工工程でＴＤＣＡＭセルを形成することができる点にある。すなわち、メモリアレイの外側に配置された回路ブロックと同じように、第一および第三コンタクトと第一金属層とを用いてメモリセルの内部ノードの接続を実現することができるので、汎用ＤＲＡＭの加工工程をそのまま適用することができる。
第五の効果は、ビット線対やサーチ線対、マッチ線対とメモリセルとの接続部分を隣接するメモリセルと共有することにより、セル面積を抑制することができる点である。
第六の効果は、マッチ線対の負荷容量をほぼ同じ大きさにすることができる点にある。すなわち、まず、低電圧側マッチ線とメモリセルとの接続部分を隣接するメモリセルと共有し、マッチ線対を同じ第二金属層を用いて形成することにより、サイドウォール絶縁膜によって低電圧側マッチ線に生ずる寄生容量を高電圧側マッチ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ値にすることができるので、短絡後のマッチ線対の電圧をほぼ中間電圧ＶＤＤ／２にすることができる。したがって、十分な大きさの比較信号電圧を発生しつつ、マッチ線対の電圧振幅を電源電圧ＶＤＤのほぼ半分に抑制する安定なチャージシェア動作を実現することが可能になる。以上の六つの効果により、検索動作を低電力かつ高速に行う大容量ＴＣＡＭを実現することができる。
次に、図１３に従って、メモリアレイの構成の他の例を説明する。
この構成の特徴は、図１のメモリアレイと同じ構成のメモリセルを用いながら、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）を低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に接続している点にある。
図１４は、図８、および図９で述べたメモリセルの簡易等価回路モデルを図１３に適用した場合のメモリアレイ構成を示している。以下では、図１５、および図１６に従って、図１４のメモリアレイにおける検索動作を説明する。
図１５は、検索キーとエントリが一致する場合の検索動作タイミングを示している。図１１と同様に、メモリセルＭＣ１１における記憶情報（エントリ）‘１’と検索キー‘１’とを比較するために、プリチャージしていたマッチ線対をフローティング状態としてから、接地電圧ＶＳＳとなっているサーチ線ＳＬ１１を電源電圧ＶＤＤに駆動する。
この時、比較回路ＣＰが一致状態にあるので、マッチ線対の接続は遮断された状態に保たれる。したがって、寄生容量ＣＳＨ１を介してサーチ線ＳＬ１１と結合している高電圧側マッチ線ＨＭＬ１は、サーチ線駆動雑音によりプリチャージ電圧ＶＨ（ここでは、電源電圧ＶＤＤ）より高い電圧に持ち上げられたまま保たれる。一方、低電圧側マッチ線ＬＭＬ１は、寄生容量ＣＳＬ１を介してサーチ線ＳＬ１１と結合しているが、その結合が弱いためにサーチ線駆動雑音が無視できるほど小さいので、ほぼプリチャージ電圧（ここでは、接地電圧ＶＳＳ）に保持される。
図１５では、参照電圧ＶＲＬが、接地電圧ＶＳＳよりもＶＳＩＧだけ高い電圧に設定されており、マッチ判定回路ＭＤ１は、この参照電圧ＶＲＬに対して負の比較信号（ここでは−ＶＳＩＧ）が低電圧側マッチ線ＬＭＬ１に発生されたことを弁別して、第一エントリが一致したと判定する。
図１６は、検索キーとエントリが異なる場合の検索動作タイミングを示している。
図１２と同様に、メモリセルＭＣ１１における記憶情報（エントリ）‘１’と検索キー‘０’とを比較するために、プリチャージしていたマッチ線対をフローティング状態としてから、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１を電源電圧ＶＤＤに駆動する。
この時、比較回路ＣＰが不一致状態となるので、マッチ線対が短絡されることにより低電圧側マッチ線ＬＭＬ１は中間電圧ＶＤＤ／２付近に向かって充電される。
したがって、低電圧側マッチ線ＬＭＬ１が参照電圧ＶＲＬをＶＳＩＧだけ上回ったタイミング、すなわちサーチ線を駆動してから時間ｔ３を経過したタイミングで、マッチ判定回路ＭＤ１は、低電圧側マッチ線ＬＭＬ１に正の比較信号（ここではＶＳＩＧ）が発生されたことを弁別して、第一エントリが不一致であったと判定する。
以上の構成と動作による効果は、図１のメモリアレイよりも短い時間で検索動作を行うことができる点にある。すなわち、図１１で説明したように図１のメモリアレイ構成では、不一致状態の高電圧側マッチ線の電圧が、サーチ線駆動雑音により一旦上昇してから放電されるので、負の比較信号（−ＶＳＩＧ）を発生するまでに要する時間（比較時間Ｔ２）が長い。
一方、低電圧側マッチ線はサーチ線駆動雑音の影響をほとんど受けずに充電されるので、図１６に示した比較時間ｔ３は、時間ｔ２よりも短い。したがって、図１４のように、低電圧側マッチ線にマッチ判定回路を接続した構成の方が、検索動作を一層短時間で行うことが可能となる。
（実施の形態２）
本実施の形態２においては、メモリアレイにおける他の構成と動作を説明する。図１７は、本実施例によるメモリアレイを示しており、図１３と同様にｍ×ｎビットのメモリセルを有する構成が示されている。また、メモリセルは二つのキャパシタと六つのトランジスタで構成される。
図１７の構成の特徴は、複数のワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）および複数のマッチ線対に直交するように複数のデータ線ＤＬ１ｓ，ＤＬ２ｓ（ｓ＝１，２，・・・，ｎ）を配置し、これらの交点にメモリセルを配置する点にある。以下では、対応する二本のデータ線をデータ線対と呼ぶことにする。
これらのデータ線は接続されるメモリセルに応じて対をなし、読み書き回路ブロックＲＷＢにそれぞれ接続される。読み書き回路ブロックＲＷＢは、前記実施の形態１の図１で述べたように、データ線にそれぞれ接続された複数のセンスアンプとプリチャージ回路で構成される。
ただし、これらのセンスアンプは、記憶情報（エントリ）または比較情報（検索キー）に応じた電圧にデータ線をそれぞれ駆動する。すなわち、二値情報（情報’１’および情報’０’）に対して駆動されるデータ線対の極性は、エントリの場合と検索キーの場合とで逆になることは、表１の真理値表から容易に理解することができる。
このような構成により、図１３や図１に示すような、列方向のサーチ線対を駆動するサーチ線駆動回路ＳＬＤを取り除くことができて、アレイ面積を低減することが可能である。
なお、同図では、マッチ判定回路ＭＤｓ（１，２，・・・，ｍ）を低電圧側マッチ線ＬＭＬｓ（１，２，・・・，ｍ）に接続した構成を示しているが、高電圧側マッチ線ＨＭＬｓ（１，２，・・・，ｍ）に接続した構成も可能である。
しかし、前記実施の形態１で述べたように、図１７に示した構成の方が、検索時間の短縮に好適である。また、実施の形態１の図２から図７で説明したようなメモリセルのレイアウトおよび構造を適用することにより、面積の小さなメモリセルを実現することが可能である。
（実施の形態３）
これまでは、図１５や図１６に示したように、サーチ線対と蓄積ノード、すなわちサーチ線対とビット線対との電圧振幅が等しく、接地電圧ＶＳＳから電源電圧ＶＤＤまでとして、種々のメモリアレイ構成とその検索動作を説明してきた。本実施の形態３においては、これらのメモリアレイにおける別の電圧設定について説明する。
図１８は、本実施の形態３におけるメモリアレイのブロック図を、それぞれに供給される電源電圧と共に示している。
このメモリアレイは、一例として、図１３のメモリアレイ構成をブロック化したものであり、メモリアレイＭＡの周囲に、複数のプリチャージ回路で構成されるプリチャージ回路ブロックＰＢ、複数のマッチ検出回路で構成されるマッチ検出回路ＭＤＢ、ロウデコーダＸＤＥＣ、サーチ線駆動回路ＳＬＤ、読み書き回路ブロックＲＷＢとが配置された構成である。
また、プリチャージイネーブル信号ＰＣを駆動するプリチャージイネーブル信号駆動回路ＰＣＤと電源電圧発生回路ＶＧＥＮ、アレイ制御回路ＡＣＴＬがそれぞれ追加されている。
本実施の形態３における特徴は、電源電圧発生回路ＶＧＥＮを用いて、サーチ線の高電圧レベルとなる電源電圧ＶＤＤよりも高いビット線電圧ＶＢＬを発生して、論理値‘１’の蓄積ノードの電圧を電源電圧ＶＤＤよりも高い電圧に駆動することにより、記憶情報の読み出し動作を正確に行うことにある。
以下では、この点に注目してメモリアレイ構成とリフレッシュ動作を説明する。
まず、電源電圧発生回路ＶＧＥＮは、チップ外部から入力される電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて、昇圧電圧ＶＤＨ，ＶＰＰ、ビット線電圧ＶＢＬ、参照電圧ＶＲＬ，ＶＢＬＲ、プリチャージ電圧ＶＨ，ＶＬをそれぞれ出力する。
検索動作に用いられる４つの回路ブロックのうち、第一の回路ブロックであるサーチ線駆動回路ＳＬＤは電源電圧ＶＤＤと接地電圧ＶＳＳをそれぞれ受けて、サーチ線対を接地電圧ＶＳＳから電源電圧ＶＤＤにそれぞれ駆動する。
第二の回路ブロックであるプリチャージイネーブル信号駆動回路ＰＣＤは、昇圧電圧ＶＤＨと接地電圧ＶＳＳをそれぞれ受けて、プリチャージイネーブル信号ＰＣを接地電圧ＶＳＳから昇圧電圧ＶＤＨに駆動する。ここで、昇圧電圧ＶＤＨは、実施の形態１で述べたように電源電圧ＶＤＤよりプリチャージ回路ブロックＰＢ内のＮＭＯＳトランジスタのしきい電圧ＶＴＮよりも高い電圧に設定されている。
第三の回路ブロックであるプリチャージ回路ブロックＰＢは、プリチャージ電圧ＶＨ，ＶＬを受けて、プリチャージイネーブル信号ＰＣに応じて、高電圧側マッチ線ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）をプリチャージ電圧ＶＨ、低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）をプリチャージ電圧ＶＬにそれぞれ駆動する。
第四の回路ブロックであるマッチ判定回路ブロックＭＤＢは、基準電圧ＶＲＬを受けて、低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に発生された比較信号をそれぞれ弁別する。このような回路構成と電圧設定により、図１５、および図１６で述べたような検索動作を実現する。
次に、読み書き動作およびリフレッシュ動作に用いられる三つの回路ブロックについて説明する。第一の回路ブロックであるローデコーダＸＤＥＣは、昇圧電圧ＶＰＰと接地電圧ＶＳＳをそれぞれ受けて、ロウアドレスに応じた電圧にワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）をそれぞれ駆動する。第二の回路ブロックであるアレイ制御回路ＡＣＴＬは、電源電圧ＶＤＤ、接地電圧ＶＳＳ、ビット線電圧ＶＢＬ、参照電圧ＶＢＬＲをそれぞれ受けて、アドレスの入力タイミングに応じて、共通ソース線ＣＳＰ，ＣＳＮ、ビット線イコライズ信号ＢＬＥＱ、読み書きイネーブル信号ＲＷＥをそれぞれ駆動する。
第三の回路ブロックである読み書き回路ブロックＲＷＢは、共通ソース線ＣＳＰ，ＣＳＮ、ビット線イコライズ信号ＢＬＥＱ、読み書きイネーブル信号ＲＷＥ、参照電圧ＶＢＬＲをそれぞれ受けて、記憶情報（エントリ）に応じた電圧にビット線対をそれぞれ駆動する。
図１９は、読み書き回路ブロックＲＷＢの要素回路の構成例として、ビット線ＢＬ１１に配置される読み書き回路ＲＷＣ１１を示している。センスアンプＳＡは、二つのＰＭＯＳトランジスタＴ１０，Ｔ１１と二つのＮＭＯＳトランジスタＴ１２，Ｔ１３とで構成される、汎用ＤＲＡＭで公知のクロスカップル型ラッチである。
トランジスタＴ１０，Ｔ１１のソースが共通ソース線ＣＳＰ、トランジスタＴ１２，Ｔ１３のソースが共通ソース線ＣＳＮにそれぞれ接続され、ビット線ＢＬ１１とダミービット線ＢＬＤ１１との間に発生した微小電圧差を弁別および増幅する。
イコライズ回路ＰＥは、三つのＮＭＯＳトランジスタＴ２０，Ｔ２１，Ｔ２２で構成される公知の構成であり、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬ１１、およびダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動する。
カラムスイッチ回路ＹＳＷは、ＮＭＯＳトランジスタＴ３０，Ｔ３１で構成され、読み書きイネーブル信号ＲＷＥに応じてビット線ＢＬ１１と入出力線ＩＯＴ１１、ダミービット線ＢＬＤ１１と入出力線ＩＯＢ１１とをそれぞれ接続する。
なお、ダミー容量ＣＤは、ビット線ＢＬ１１に発生する微小電圧を正確に分別および増幅するために、ビット線ＢＬ１１とダミービット線ＢＬＤ１１との負荷容量が等しくなるように設計した容量である。
このような構成のメモリアレイにおけるリフレッシュ動作について、図２０に従って、以下に説明する。ここでは、図１５や図１６の説明と同じように、図１８のメモリアレイＭＡにおけるメモリセルＭＣ１１が記憶情報‘１’を保持しており、図１３におけるメモリセルＭＣ１１の蓄積ノードＮ１の論理値が‘１’であると仮定する。
はじめに、ビット線イコライズ信号ＢＬＥＱを昇圧電圧ＶＰＰに駆動して、イコライズ回路ＰＥ内のトランジスタを導通させることにより、ビット線ＢＬ１１とダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動する。
ここで、昇圧電圧ＶＰＰは、トランジスタＴ２０，Ｔ２１，Ｔ２２のソース−ドレイン間電圧が、これらのしきい電圧ＶＴＮ１よりも十分大きな値となるように、ビット線電圧ＶＢＬに対してしきい電圧ＶＴＮ１よりも高い電圧に設定されている。すなわち、ＶＰＰ＞ＶＢＬ＋ＶＴＮ１の関係にある。
次に、昇圧電圧ＶＰＰとなっているビット線イコライズ信号ＢＰＲＥを接地電圧ＶＳＳに駆動することにより、イコライズ回路ＰＥをカットオフ状態とし、接地電圧ＶＳＳとなっているワード線ＷＬ１を昇圧電圧ＶＰＰに駆動すると、図１３のメモリセルＭＣ１１におけるトランジスタＴ１が導通することにより、ビット線ＢＬ１１に微小電圧が発生する。
さらに、参照電圧ＶＢＬＲとなっている共通ソース線ＣＳＰをビット線電圧ＶＢＬ、共通ソース線ＣＳＮを接地電圧ＶＳＳにそれぞれ駆動してセンスアンプＳＡを起動することにより、微小信号を弁別および増幅する。
ここでは、参照電圧ＶＢＬＲはビット線電圧ＶＢＬと接地電圧ＶＳＳとの中間電圧ＶＢＬ／２に設定されており、メモリセルＭＣ１１の蓄積ノードＮ１の論理値‘１’に応じて、ビット線ＢＬ１１の電圧が僅かに上昇する例が示されている。
したがって、センスアンプＳＡは、ビット線ＢＬ１１とダミービット線ＢＬＤ１１の電圧を弁別して、ビット線ＢＬ１１をビット線電圧ＶＢＬ、ダミービット線ＢＬＤ１１を接地電圧ＶＳＳにそれぞれ駆動する。
また、同時に、図示されていない蓄積ノードＮ１をビット線電圧ＶＢＬ付近に駆動する。最後に、昇圧電圧ＶＰＰとなっているワード線ＷＬを接地電圧ＶＳＳに駆動してメモリセル内のトランジスタＴ１をカットオフ状態としてから、接地電圧ＶＳＳとなっているイコライズ信号ＢＬＥＱを昇圧電圧ＶＰＰに駆動してプリチャージ回路ＰＥを活性化することにより、ビット線ＢＬ１１とダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動してリフレッシュ動作を終える。
以上の構成と動作から、図１８に示したメモリアレイでは、次のような効果が得られる。すなわち、電圧発生回路ＶＧＥＮを用いてサーチ線の高電圧レベル（ここでは電源電圧ＶＤＤ）よりも高いレベルの電圧（ここではビット線電圧ＶＢＬ）を発生し、アレイ制御回路ＡＣＴＬを介して読み書き回路ブロックＲＷＢに供給することにより、ビット線をサーチ線よりも高い電圧に駆動することができる。
したがって、電源電圧ＶＤＤを低くした場合においても、蓄積ノードを十分高い電圧に駆動することができる。すなわち、ノイズマージンの大きな安定した読み書き動作およびリフレッシュ動作を維持しつつ、検索動作における消費電力を一層低減することが可能となる。
これまでは、電源電圧ＶＤＤに対して高いビット線電圧ＶＢＬを発生するメモリアレイ構成と動作を示したが、反対に電源電圧ＶＤＤをビット線ならびに蓄積ノードの高電圧レベルとして、電源電圧ＶＤＤよりも低い電圧を発生してサーチ線の高電圧レベルとすることも可能である。しかし、ＴＣＡＭでは、検索動作を高速に行うことが求められており、サーチ線を高速に駆動するためには、外部から入力される安定な電源電圧ＶＤＤをサーチ線の高電圧レベルとするのが望ましい。よって、図１８の構成が最適である。
また、図１９では、ダミービット線ＢＬＤ１１にダミー容量ＣＤを接続した読み書き回路構成を示した。しかし、図１８では、読み書き回路ブロックＲＷＢを二つのメモリアレイで共有する構成も可能である。この構成は、汎用ＤＲＡＭで広く知られている開放ビット線構成から容易に理解できる。この場合、ダミービット線ＢＬＤ１１には、ビット線ＢＬ１１と同数のメモリセルが接続されるので、ダミー容量ＣＤがなくともビット線の負荷容量を揃えることができる。すなわち、回路設計が容易になり、読み出し動作およびリフレッシュ動作を安定に行うことができる。
さらに、図１３の構成を例に、ビット線の高電圧レベルをサーチ線よりも高い値に設定したメモリアレイの構成と動作について説明してきたが、この電圧設定は、図１や図１７のメモリアレイ構成にも適用できて、同様の効果が得られる。
なお、図１７に適用する場合、マッチ判定回路が高電圧側マッチ線に発生した比較信号電圧を弁別できるように、電源電圧発生回路ＶＧＥＮは、基準電圧ＶＲＬの代わりにＶＲＨを発生して、マッチ判定回路ブロックＭＤＢに供給する。また、図１７に適用する場合、データ線対の高電圧レベルは、動作に応じて、検索動作の時には電源電圧ＶＤＤ、読み書き動作ならびにリフレッシュ動作の時にはビット線電圧ＶＢＬに切り替えられることは、容易に理解できる。
以上、図２０ではリフレッシュ動作について述べた。しかし、読み出し動作や書き込み動作においては、活性化したワード線を立ち下げる前に、接地電圧ＶＳＳとなっている読み書きイネーブル信号ＲＷＥを電源電圧ＶＤＤに駆動することにより、図１９のカラムスイッチＹＳＷを活性化して、ビット線ＢＬ１１を入出力線ＩＯＴ１１、ダミービット線ＢＬＤ１１を入出力線ＩＯＢ１１にそれぞれ接続して、記憶情報をメモリアレイの外部に読み出したり、入力された記憶情報をメモリセルに書き込んだりすることは、汎用ＤＲＡＭの構成および動作から容易に理解できる。
また、本実施の形態３による電圧設定は、前述した実施の形態１や実施の形態２のメモリアレイに限らず、図２１のメモリセルを用いたメモリアレイにも適用することが可能である。
この場合も、図１８と同様に、蓄積ノードを十分高い電圧に駆動して、ノイズマージンの大きな安定した読み書き動作およびリフレッシュ動作を可能にしつつ、電源電圧ＶＤＤを低くすることによって、検索動作における消費電力を一層低減することが可能となる。
以上、実施の形態１〜３に従い、種々のメモリアレイ構成によるＴＣＡＭについて説明してきたが、本発明はＴＣＡＭに限らず、音声認識や画像認識などで用いられるバイナリ・コンテント・アドレッサブル・メモリにも適用することが可能である。
また、本発明によるＴＣＡＭは、オフチップすなわち単体デバイスに限らず、所謂システム・オン・チップ（ＳｏＣ）と呼ばれるシステムＬＳＩに搭載されるＴＣＡＭブロックにも適用することが可能である。
さらに、本発明は、二つのトランジスタと二つのキャパシタで構成される記憶回路を有するメモリセルに限らず、六つのトランジスタで構成される公知のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成される記憶回路を有するメモリセルからなるメモリアレイにも適用することが可能である。いずれの場合も、各実施例で述べたのと同じような効果を得ることが可能である。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（実施の形態１）
本実施の形態１において、図１は、メモリアレイの構成例を示している。同図では、メモリアレイの動作に必要なロウデコーダＸＤＥＣ、読み書き回路ブロックＲＷＢ、サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）も同時に示されている。
この構成の特徴は、次のように二つある。
第一の特徴は、二本のマッチ線の一方のマッチ線を高電圧（第１の電圧）、他方のマッチ線を低電圧（第２の電圧）にそれぞれ駆動するプリチャージ回路ＰＣＨｒ（ｒ＝１，２、・・・，ｍ）を配置し、高電圧に駆動されるマッチ線にマッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）を配置する点にある。
第二の特徴は、サーチ線と高電圧に駆動されるマッチ線とが、後述する寄生容量によって結合している点にある。
このような構成において、チャージシェア動作によって二本のマッチ線に比較信号電圧を発生し、高電圧側のマッチ線に発生された信号をマッチ判定回路で弁別する。
なお、以下では、高電圧に駆動されるマッチ線（第一のマッチ線）ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）を高電圧側マッチ線、低電圧に駆動されるマッチ線（第二のマッチ線）ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）を低電圧側マッチ線とそれぞれ呼ぶことにする。また、必要に応じて対応する二本のマッチ線をマッチ線対と呼ぶことにする。
図１では、複数のビット線ＢＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＢＬ２ｓ（ｓ＝１，２，・・・，ｎ）が交互に平行に配置され、一つのメモリセルには、対応する二本のビット線がそれぞれ接続される。
また、複数のサーチ線ＳＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＳＬ２ｓ（ｓ＝１，２，・・・，ｎ）が対応するビット線に平行に配置される。以下では、例えばビット線ＢＬ１１とビット線ＢＬ２１のように対応する二本のビット線を、必要に応じてビット線対と呼ぶことにする。
同様に、サーチ線ＳＬ１１とサーチ線ＳＬ２１のように対応する二本のサーチ線を、必要に応じてサーチ線対と呼ぶことにする。さらに同図では、ビット線対に交わるように、複数のワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）が配置され、複数の高電圧側マッチ線ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）および低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）が、対応するワード線に平行に配置される。ここでも、例えばマッチ線ＨＭＬ１とＬＭＬ１のように対応する二本のマッチ線を、以下では必要に応じてマッチ線対と呼ぶことにする。これらビット線対とワード線との各交点に、メモリセルＭＣｒｓ（ｒ＝１，２，・・・，ｍ，ｓ＝１，２，・・・，ｎ）がそれぞれ配置される。
メモリセルは、図２１と同様に、２つのキャパシタと６つのトランジスタによるＴＤＣＡＭセル構成である。ただし、図２１では放電線ＤＣＬに接続していたトランジスタＴ４，Ｔ６のソースを、低電圧側マッチ線ＬＭＬに接続する点が異なる。なお、図１では、図２２に示したメモリセルＣＭＣの構成と比較するために、メモリセルＭＣを構成する素子が機能毎に二つの回路に分けて示されている。
すなわち、トランジスタＴ１，Ｔ２とキャパシタＣ１，Ｃ２は記憶回路ＳＴＣ、トランジスタ（第一のトランジスタ）Ｔ３、トランジスタ（第三のトランジスタ）Ｔ４、トランジスタ（第二のトランジスタ）Ｔ５、およびトランジスタ（第四のトランジスタ）Ｔ６は比較回路ＣＰをそれぞれ構成する。
したがって、図２２の比較回路ＣＣＰの構成と比べると、マッチ線のプリチャージ電圧に対してトランジスタの接続順が逆になり、高電圧マッチ線ＨＭＬから低電圧マッチ線ＬＭＬに向かって、一方はトランジスタＴ３，Ｔ５、他方はトランジスタＴ４，Ｔ６の順にそれぞれ接続される。
メモリアレイの周囲に配置されたロウデコーダＸＤＥＣ、読み書き回路ブロックＲＷＢ、サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、動作に応じて使い分けられる。
ロウデコーダＸＤＥＣと読み書き回路ブロックＲＷＢは、記憶情報（ここではエントリ）の読み出し動作や書き込み動作、或いはリフレッシュ動作に用いられる回路ブロックである。前者のロウデコーダＸＤＥＣは、ワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）の中からロウアドレスに応じたワード線を選択する。後者の読み書き回路ブロックＲＷＢは、各ビット線ＢＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＢＬ２ｓ（ｓ＝１，２，・・・，ｎ）に配置された複数のセンスアンプやプリチャージ回路で構成される。
センスアンプは、例えば公知のクロスカップル型ラッチ構成であり、ビット線に読み出された信号の弁別や増幅を行い、さらに書き込み情報に応じた電圧にビット線および蓄積ノードを駆動する。
サーチ線駆動回路ＳＬＤ、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、検索動作に用いられる回路である。
まず、サーチ線駆動回路ＳＬＤは、入力データ（ここでは、検索キー）に応じた電圧にサーチ線ＳＬ１ｓ（ｓ＝１，２，・・・，ｎ）、ＳＬ２ｓ（ｓ＝１，２，・・・，ｎ）を駆動する。
次に、プリチャージ回路ＰＣＨｒ（ｒ＝１，２，・・・，ｍ）は、プリチャージイネーブル信号ＰＣがゲート電極に接続されたＮＭＯＳトランジスタＴＨＮ，ＴＬでそれぞれ構成される。
プリチャージイネーブル信号ＰＣに応じて、トランジスタＴＨＮはプリチャージ電圧ＶＨの電源端子と高電圧側マッチ線とを接続し、トランジスタＴＬはプリチャージ電圧ＶＬの電源端子と低電圧側マッチ線ＬＭＬとを接続する。
ここで、前者のプリチャージ電圧ＶＨは、後者のプリチャージ電圧ＶＬよりも高く設定される。なお、トランジスタＴＨＮの代わりに、図２２に示したようなＰＭＯＳトランジスタＴＨＰを用いることも可能である。しかし、相補のプリチャージ起動信号が必要となるため、制御信号の追加により消費電力が増加する。また、ウェル分離が必要になるために、チップ面積が大きくなるという問題もある。
したがって、制御信号が少なく、ＮＭＯＳトランジスタだけ構成される図１のプリチャージ回路の構成の方が望ましい。さらに、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）は、検索キーとエントリとの比較結果に応じて高電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に発生された比較信号電圧を弁別し、検索キーが一致したか否かを判定する。
このような構成により、以下の二つの効果が得られる。
第一の効果は、消費電力の低減である。本メモリアレイでは、後述するように、それぞれ異なる電圧にプリチャージしたマッチ線対をフローティング状態としてから、サーチ線対を介して検索キーを入力することによって、情報の比較結果に応じた信号をチャージシェア動作によって高電圧側マッチ線に発生する。したがって、高電圧側マッチ線の電圧振幅をマッチ線対のプリチャージ電圧差の半分程度にまで抑制することができるので、マッチ線のプリチャージ動作に要する電力を低減することが可能である。
第二に、比較信号発生時間の抑制である。後述するように、サーチ線対は高電圧マッチ線と結合しているので、検索動作におけるサーチ線駆動雑音は高電圧マッチ線に発生する。したがって、メモリセル内のトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６は、ゲート−ソース間電圧の低下あるいは基板バイアス効果によるしきい電圧の上昇による駆動能力の低下を回避できるので、比較時間を短縮することが可能である。以上の二つの効果により、低電力かつ高速に検索動作を行うＴＣＡＭを実現することができる。
次に、図２と図３に従って、メモリアレイのレイアウトの例を説明する。このレイアウトの特徴は、以下に述べるように四つある。
第一の特徴は、ゲート電極の配置にある。まず、蓄積ノードに接続されるトランジスタのゲート電極をＬ字型とし、ワード線と共に最小間隔でポリシリコン層を配置する点にある。
第二の特徴は、蓄積ノードにおけるトランジスタの拡散領域とゲート電極を、汎用ＤＲＡＭのビット線形成に用いられる配線層に相当する第一金属層を介して接続する点にある。
第三の特徴は、メモリセルとビット線、サーチ線、マッチ線との接続に用いるコンタクトおよびスルーホールを隣接するメモリセルと共有することにある。第四の特徴は、比較回路を構成する四つのトランジスタの電極をそれぞれ平行に配置する点にある。
図２は、メモリアレイの一部分について、第二金属層より下の層のレイアウトを示している。太い点線で描かれた四角形ＭＣＡは、一つのメモリセルの領域を示すものであり、実際のレイアウトパターンではない。
隣接するメモリセルは境界部のみが示されているが、実際は、四角形ＭＣＡの各辺にそれぞれ線対称に配置されている。
図示するように、メモリセルは、活性領域パターンＦＬ、シリコン基板上に形成されたトランジスタのゲート電極やワード線となるポリシリコンパターンＰＳ、キャパシタの上部電極を形成するプレート金属層パターンＰＬＴ、メモリセル内部における素子間の接続や後述するコンタクトとスルーホールとの接続に用いられる第一金属層パターンＦＭ、高電圧側マッチ線や低電圧側マッチ線を形成する第二金属層パターンＳＭ、活性領域と第一金属層とを接続する第一コンタクトパターンＦＣ、ポリシリコン層と第一金属層とを接続する第二コンタクトパターンＳＣ、活性化領域とキャパシタの下部電極とを接続する第三コンタクトパターンＴＣ、第一金属層と第二金属層とを接続する第一スルーホールパターンＦＴなどから構成されている。
これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、簡単のためにキャパシタの下部電極を形成するポリシリコンパターンが省略されているが、公知の汎用ＤＲＡＭ加工技術から、プレート金属層パターンの真下に第三コンタクトパターン毎に配置されることは、容易に理解できる。
また、パターン名の後の括弧内には対応するノード名が示されており、マッチ線ＨＭＬ２、ＬＭＬ２とサーチ線ＳＬ１２、ＳＬ２２との交点にメモリセルが配置されていることから、四角形ＭＣＡに囲まれた領域は、図１のメモリアレイにおける第２行第２列目のメモリセルＭＣ２２であることは、容易に理解できる。
図３は、図２に第二金属層より上の層のパターンを追加したレイアウト図である。
図において、第三金属層パターンＴＭはビット線やサーチ線を形成する。第二スルーホールパターンＳＴは第二金属層と第三金属層とを接続する。なお、汎用ＤＲＡＭでは、第一金属層ＦＭを用いてビット線を形成していることが広く知られている。しかし、同図に示すメモリセルでは配線数が多いために、さらに上層の第三金属層ＴＭに引き上げられている。
図４は、記憶回路ＳＴＣにおいて、図２に示したＡ−Ａ’断面を模式的に示した図である。
図において、Ｐ型半導体基板１００内には素子分離用の絶縁物１０１が埋め込まれており、活性領域パターンＦＬにおけるＮ型拡散層領域１０２が形成されている。
Ｐ型半導体基板１００上にはトランジスタのゲート酸化膜１０３、トランジスタのゲート電極１０４、およびトランジスタのゲート電極側面に絶縁膜で形成されたサイドウォール１０５が形成されている。
また、ゲート電極１０４の上方には、サイドウォールと同時にゲート電極上に絶縁膜で形成されたゲートキャップ１０６が形成されている。第一金属層２００はメモリセルの内部で素子を接続し、第二金属層２０１は第一スルーホールと第二スルーホールとの接続に用いられる。
さらに、下部コンタクト３００はＮ型拡散層領域と第一金属層とを接続する第一コンタクトにおいてポリシリコンで形成され、上部コンタクト３０１は第一コンタクトにおいて第一金属層と同じ材料で形成されている。
第三コンタクト３０２はゲート電極と第一金属層とを接続するように第一金属層と同じ材料で形成されており、相関絶縁膜５００において、第一スルーホール４００は第一金属層と第二金属層とを接続する。
同図では、図２と対応させて、層名の後の括弧内にノード名を示している。例えば、図４中のゲート電極１０４で示されたノード名によって、トランジスタＴ１のソース、またはドレインの一方の電極とトランジスタＴ４のゲート電極とが第一金属層２００と第一および第二コンタクトによって接続されていることが容易に理解できる。
なお、このような内部ノードの接続部分における構造は、図４では省略されているが、メモリアレイの外部に配置された回路ブロックにおいても使われる。例えば、汎用ＤＲＡＭのロウデコーダＸＤＥＣでは、ワード線を駆動するトランジスタのソースまたはドレインの一方のＮ型拡散層領域とポリシリコンで形成されたワード線との接続が、同じような構造を用いて行われる。
図５は、さらに記憶回路ＳＴＣにおいて、図２に示したＢ−Ｂ’断面を模式的に示した図である。
以下では、図４には示されていない構造を説明する。
上部コンタクト３０３は、Ｎ型拡散層領域１０２とキャパシタの下部電極とを接続する第三コンタクトにおいてポリシリコンで形成されている。キャパシタの下部電極６００はポリシリコンで形成されており、その表面にはキャパシタの絶縁膜６０１を介して上部電極６０２、すなわちプレート電極が形成されている。
図５では、図２と対応させて、層名の後の括弧内にノード名を示している。例えば、ゲート電極１０４で示されたノード名によって、トランジスタＴ１とトランジスタＴ４のゲート電極がそれぞれ平行に配置されていることが容易に理解できる。
なお、第三コンタクトの下部コンタクトは、第一コンタクトの下部コンタクト３００と同じ構造であり、サイドウォール１０５の隙間を埋め込むように同時に形成された所謂セルフ・アライン・コンタクト（ＳＡＣ）である。この加工技術は、汎用ＤＲＡＭで広く用いられている自己整合プロセスと呼ばれるものである。
また、第一金属層２００と第一コンタクトの上部コンタクト３０１、第二コンタクト３０２は、これらの上層部にキャパシタを形成する際の熱処理による電気特性の劣化を防ぐために、例えば融点の高いタングステンで形成される。
さらに、図４にも示したように、第二金属層２０１とＮ型拡散層領域１０２との間の層に形成されるビット線ＢＬ１２とメモリセルとの接続部分は、隣接するメモリセルと共有するように形成されていることは、容易に理解することができる。
さらに、図６は、比較回路ＣＰにおいて、図３に示したＣ−Ｃ’断面を模式的に示した図である。
図において、ビット線やサーチ線は第三金属層２０２で形成されている。同図では、図４と対応させて層名の後の括弧内にノード名を示しており、例えば、図６中のゲート電極１０４で示されたノード名によって、比較回路ＣＰにおけるトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のゲート電極が互いに平行に配置されていることが容易に理解できる。
このような構成により、比較回路ＣＰにおいても、第一コンタクトの下部コンタクト３００を前述の自己整合プロセスで形成している。また、これらのコンタクトを隣接するトランジスタ間で共有している。
図７は、さらに比較回路ＣＰにおいて、図３に示したＤ−Ｄ’断面を模式的に示した図である。
第二スルーホール４０１は、第二金属層と第三金属層とを接続する。トランジスタＴ３，Ｔ５とサーチ線対ＳＬ１２，ＳＬ２２とは、第二コンタクト３０２、第一スルーホール４００、第二スルーホール４０１を用いてそれぞれ接続されている。
これらの構造が隣接するメモリセルと共有されていることは、図３のレイアウトを考慮すれば容易に理解できる。なお、図４や図５の断面図には示されていないが、第三金属層３０５で形成されたビット線ＢＬ１２，ＢＬ２２とトランジスタＴ１，Ｔ２とは、サーチ線と同様に第二スルーホール４０１を介して接続されることは、図７から容易に理解できる。
以上のようなメモリセル構造により、次に述べる四つの効果が得られる。
第一の効果は、汎用ＤＲＡＭと同じような自己整合プロセスを用いることにより、混載ＤＲＡＭで考慮しているような合せ余裕を削減することができる点である。
第二の効果は、第一および第二コンタクトと第一金属層とを用いることにより、汎用ＤＲＡＭのメモリアレイの外側に配置された回路ブロックと同じ加工工程で、メモリセルの内部ノードの接続を実現することができる点である。
第三の効果は、ビット線対やサーチ線対、マッチ線対とメモリセルとの接続部分を隣接するメモリセルと共有することにより、セル面積を抑制することができる点である。
第四の効果は、低電圧側マッチ線とメモリセルとの接続部分を隣接するメモリセルと共有し、さらにマッチ線対を同じ第二金属層を用いて配置することにより、サイドウォール絶縁膜によって低電圧側マッチ線に生ずる寄生容量を高電圧側マッチ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ大きさにすることができる点である。
この第四の効果は、後述する検索動作において、十分な大きさの比較信号電圧を発生しながらマッチ線対の振幅を半減するチャージシェア動作に好適である。以上の効果により、チャージシェア動作が可能なメモリセルを小さな面積で実現することが可能となる。
最後に、図２、および図３に示したレイアウトにおいて、一例として、次の四つの規則を適用するものと仮定して、メモリセル面積を算出する。
第一の規則は、各層の配線幅および間隔の最小値をＦ（Ｆは最小加工寸法）とする。第二の規則は、各コンタクトおよび各スルーホールのパターンを一辺がＦの正方形とする。第三の規則は、各コンタクトの合せ余裕をゼロとする。第四の規則は、各スルーホールと各金属層との合せ余裕を二方にのみＦ／４とする。
これらの四つのレイアウト規則を用いると、比較回路におけるトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６を最小間隔で配置することができるので、セル幅は８Ｆである。また、ワード線ＷＬを１０．２５Ｆピッチで配置できるので、Ｆの２乗の８２倍のメモリセルを実現することができる。
次に、これまで説明してきたメモリセル構造における寄生容量を考慮したメモリセルの簡易等価回路モデルを説明する。
図８は、図１のメモリアレイにおけるメモリセルＭＣ２２の簡易等価回路モデルを示している。
容量ＣＳＨ１，ＣＳＨ２は、サーチ線ＳＬ１２、ＳＬ２２と高電圧側マッチ線ＨＭＬ２との間にそれぞれ生ずる寄生容量である。また、容量ＣＳＬ１、ＣＳＬ２は、サーチ線ＳＬ１２、ＳＬ２２と低電圧側マッチ線ＬＭＬ２との間にそれぞれ生ずる寄生容量である。
さらに、容量ＣＮＨ１，ＣＮＨ２は蓄積ノードＮ１、Ｎ２と高電圧側マッチ線ＨＭＬ２との間、容量ＣＮＬ１，ＣＮＬ２は蓄積ノードＮ１、Ｎ２と低電圧側マッチ線ＬＭＬ２との間にそれぞれ生ずる寄生容量である。
図９は、図３に示したレイアウト図上にこれらの寄生容量を書き込んで、寄生容量が発生する位置を模式的に示している。
寄生容量ＣＳＨ１、ＣＳＨ２は、高電圧側マッチ線ＨＭＬ２が、図６に示したように第一コンタクトの下部コンタクト３００の部分で、サーチ線ＳＬ１２、ＳＬ２２にそれぞれ接続されたゲート電極を形成するポリシリコン層１０４の間を非常に近接して通過しているために発生する。
サイドウォール絶縁膜１０５の厚さは、最小加工寸法が０．１３μｍの微細加工を用いる場合、３０ｎｍ程度である。一方、高電圧側マッチ線ＨＭＬ２を形成する第二金属層２０１とサーチ線ＳＬ１２、ＳＬ２２を形成する第三金属層２０２との間の層間絶縁膜５００の厚さは数百ｎｍである。したがって、寄生容量ＣＳＨ１、ＣＳＨ２の大きさは、ゲート電極と第一コンタクトがサードウォール絶縁膜１０５を挟む部分の形状でほぼ決まる。
容量ＣＮＬ１、ＣＮＬ２も同様に、低電圧側マッチ線ＬＭＬ１が、第一コンタクトの下部コンタクト３００の部分で、蓄積ノードＮ１、Ｎ２にそれぞれ接続されたトランジスタＴ４，Ｔ６のゲート電極を形成するポリシリコン層１０４にそれぞれ非常に近接して通過しているために発生する。このように構造が似ているため、寄生容量ＣＳＨ１、ＣＳＨ２の大きさと寄生容量ＣＮＬ１、ＣＮＬ２の大きさは、ほぼ等しい。
寄生容量ＣＮＨ１、ＣＮＨ２は、トランジスタＴ４，Ｔ６のゲート電極を形成するポリシリコン層１０４と高電圧側マッチ線ＨＭＬ２を形成する第二金属層２０１との間の層間絶縁膜５００によってそれぞれ発生する。
この部分の層間絶縁膜の厚さは、図５に示したキャパシタの高さにほぼ等しく、１μｍ程度である。したがって、寄生容量ＣＮＨ１、ＣＮＨ２の大きさは、寄生容量ＣＮＬ１、ＣＮＬ２と比べると極めて小さい。
寄生容量ＣＳＬ１、ＣＳＬ２は、図９のレイアウトと図６のサーチ線ＳＬ１２、ＳＬ２２と高電圧側マッチ線ＨＭＬ２との位置関係から、低電圧側マッチ線ＬＭＬ２を形成する第二金属層２０１とサーチ線ＳＬ１２、ＳＬ２２を形成する第三金属層２０２との間の層間絶縁膜５００によって発生することが、容易に理解できる。したがって、寄生容量ＣＳＬ１、ＣＳＬ２の大きさは、寄生容量ＣＳＨ１、ＣＳＨ２と比べると極めて小さい。
なお、実際の構造では、寄生容量ＣＳＬ１、ＣＳＬ２に似た寄生容量がビット線対とマッチ線対との間に生ずることは、容易に理解できる。しかし、以下に述べる検索動作の説明を簡単にするために、図８、および図９では、検索動作で活性化されるサーチ線対との間に寄生する容量に注目し、ビット線にとの間に生ずる寄生容量は省略している。
図１０は、図８の簡易等価回路モデルを用いた図１によるメモリアレイ構成を示している。
以下では、第一行のエントリについての検索動作について、メモリセルＭＣ１１に注目して説明する。なお、メモリセルＭＣ１１は、記憶回路ＳＴＣに記憶情報’１’を保持しているものと仮定する。この場合、蓄積ノードの論理値は（Ｎ１，Ｎ２）＝（１，０）であり、蓄積ノードＮ１は電源電圧ＶＤＤ、蓄積ノードＮ２は接地電圧ＶＳＳにそれぞれ保持されている。したがって、トランジスタＴ４は導通し、トランジスタＴ６はカットオフ状態にある。
はじめに、図１１に従って、検索キーとエントリが同じ場合の検索動作を説明する。
まず、待機状態において、プリチャージイネーブル信号ＰＣを昇圧電圧ＶＤＨに駆動してプリチャージ回路ＰＣＨ１内のトランジスタＴＨＮ、ＴＬを活性化することにより、高電圧側マッチ線ＨＭＬ１をプリチャージ電圧ＶＨ、低電圧側マッチ線ＬＭＬ１をプリチャージ電圧ＶＬにそれぞれ駆動する。同図では、プリチャージ電圧ＶＨが電源電圧ＶＤＤ、プリチャージ電圧ＶＬが接地電圧ＶＳＳの場合の動作タイミング例が示されている。また、昇圧電圧ＶＤＨは、トランジスタＴＨＮが十分に導通するように電源電圧ＶＤＤよりも高い電圧に設定されており、例えば、トランジスタＴＨＮのしきい電圧をＶＴＮとすると、ＶＤＨ＞ＶＨ＋ＶＴＮ（ここでは、ＶＤＨ＞ＶＤＤ＋ＶＴＮ）の関係にある。
検索動作が始まると、昇圧電圧ＶＤＨとなっているプリチャージイネーブル信号ＰＣを接地電圧ＶＳＳに駆動することにより、プリチャージ回路ＰＣＨ１におけるトランジスタＴＨＮ，ＴＬの各々をカットオフ状態として、マッチ線ＨＭＬ１，ＬＭＬ１をフローティング状態とする。
続いて、サーチ線対を介して検索キーを入力する。メモリセルＭＣ１１の記憶情報と比較する検索キーの情報が‘１’である場合、サーチ線の論理値は（ＳＬ１１，ＳＬ２１）＝（１，０）であるので、接地電圧ＶＳＳとなっているサーチ線ＳＬ１１が電源電圧ＶＤＤに駆動され、サーチ線ＳＬ２１は接地電圧ＶＳＳに保持される。
ここで、高電圧側マッチ線ＨＭＬ１は寄生容量ＣＳＨ１、ＣＳＨ２を介してサーチ線ＳＬ１１，ＳＬ１２、寄生容量ＣＮＨ１、ＣＮＨ２を介して蓄積ノードＮ１、Ｎ２にそれぞれ結合している。このうち、活性化されたサーチ線ＳＬ１１との結合により、高電圧側マッチ線ＨＭＬ１の電圧が上昇する。
すなわち、サーチ線駆動雑音が高電圧マッチ線ＨＭＬ１に発生する。なお、同図では省略されているが、実際の検索キーは複数のビットで構成された情報であるので、複数のサーチ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。
したがって、同図に示したサーチ線駆動雑音ＶＮＣは、サーチ線の駆動本数に応じた値となる。一方、低電圧側マッチ線ＬＭＬ１は、寄生容量ＣＮＬ１，ＣＮＬ２を介して蓄積ノードＮ１，Ｎ２、寄生容量ＣＳＬ１，ＣＳＬ２を介してサーチ線ＳＬ１１，ＳＬ１２とそれぞれ結合している。
このうち、サーチ線ＳＬ１１だけが駆動されるが、前述したように、寄生容量ＣＳＬ１は極めて小さいので、サーチ線ＳＬ１１との結合による低電圧側マッチ線ＬＭＬ１の電圧上昇は、高電圧側マッチ線ＨＭＬ１と比べて無視できるほど小さい。したがって、同図では、サーチ線ＳＬ１１を起動後の低電圧側マッチ線ＬＭＬ１の電圧を接地電圧ＶＳＳとしている。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ５が導通されるが、トランジスタＴ６がカットオフ状態にあるので、比較回路ＣＰの蓄積ノードＮ２側には電流が流れない。また、トランジスタＴ３はカットオフ状態に保たれるので、蓄積ノードＮ１側にも電流が流れない。
すなわち、メモリセルＭＣ１１の比較回路ＣＰは一致状態にある。同様に、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）においても各々の比較回路ＣＰが一致状態にあるならば、マッチ線対の接続は遮断された状態に保たれる。
したがって、高電圧側マッチ線ＨＭＬ１はプリチャージ電圧ＶＨ以上（ここでは電源電圧ＶＤＤ以上）、低電圧側マッチ線ＬＭＬ１は接地電圧ＶＳＳに保たれる。
この結果、マッチ判定回路ＭＤ１は、高電圧側マッチ線ＨＭＬ１の電圧が参照電圧ＶＲＨに対して高く、正の比較信号電圧（ＶＳＩＧ）以上の電圧が発生されたことを弁別し、第一行のエントリが一致したことを検出する。
最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ１１を接地電圧ＶＳＳに駆動し、さらに、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＣを昇圧電圧ＶＤＨに駆動してマッチ線対をそれぞれプリチャージすることにより、検索動作を終える。
なお、参照電圧ＶＲＨは、マッチ判定回路がプチチャージ電圧ＶＨに保持された場合の高電圧側マッチ線電圧を正確に弁別できるように設定される。例えば、マッチ判定回路が比較信号を正確に弁別するのに必要な信号電圧をＶＳＩＧと表すと、ＶＲＨ＝ＶＨ−ＶＳＩＧ（ここでは、ＶＲＨ＝ＶＤＤ−ＶＳＩＧ）に設定されている。
次に、図１２に従って、検索キーとエントリが異なる場合の検索動作を説明する。
プリチャージしていたマッチ線対をフローティング状態としてから検索キーを入力する動作は、前述した通りである。以下では、メモリセルＭＣ１１の記憶情報と比較する検索キーの情報が’０’である場合の検索動作を述べる。この場合、サーチ線の論理値は（ＳＬ１１，ＳＬ２１）＝（０，１）であるので、サーチ線ＳＬ１１が接地電圧ＶＳＳに保持されるのに対して、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１が電源電圧ＶＤＤに駆動される。
ここで、図１１と同様に、寄生容量ＣＳＨ２を介したサーチ線ＳＬ２１との結合により、高電圧側マッチ線ＨＭＬ１の電圧が上昇する。
さて、検索キーが入力されたことにより、メモリセルＭＣ１１のトランジスタＴ３が導通されるので、比較回路ＣＰの蓄積ノードＮ１側に電流経路が形成されることにより、マッチ線対が短絡される。すなわち、電源電圧ＶＤＤにプリチャージされていた高電圧側マッチ線ＨＭＬ１は中間電圧ＶＤＤ／２付近に向かって放電され、接地電圧ＶＳＳにプリチャージされていた低電圧側マッチ線ＬＭＬ１は中間電圧ＶＤＤ／２付近に向かって充電される。
この結果、マッチ判定回路ＭＤ１は、高電圧側マッチ線ＨＭＬ１の電圧が参照電圧ＶＲＨよりＶＳＩＧだけ下回ることにより、負の比較信号電圧（−ＶＳＩＧ）が発生されたことを弁別し、第一行のエントリが不一致であったと判定する。
最後に、電源電圧ＶＤＤとなっているサーチ線ＳＬ２１を接地電圧ＶＳＳに駆動し、さらに、接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＲＥを昇圧電圧ＶＤＨに駆動してマッチ線対をそれぞれプリチャージすることにより、検索動作を終える。
なお、同図では、ワースト条件における動作タイミングを説明するために、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）が一致状態にある場合のマッチ線対波形を示している。
しかし、他のメモリセルＭＣ１ｓ（ｓ＝２，３，・・・，ｎ）が不一致状態にあるならば、マッチ線対は複数のメモリセルに形成された電流経路によって短絡されるので、図示された波形よりも早く中間電圧ＶＤＤ／２付近に到達することは明らかである。すなわち、高電圧マッチ線ＨＭＬ１は、図示された比較時間ｔ２よりも短い時間で電圧レベル（ＶＲ−ＶＳＩＧ）に到達する。
また、本実施例ではメモリセルの構造で述べたように、マッチ線対の寄生容量が等しくなるように設計しているが、マッチ検出回路が一方の高電圧側マッチ線ＨＭＬ１だけに接続されているために生じる負荷容量の不平衡や、サーチ線駆動雑音が一方の高電圧側マッチ線ＨＭＬ１だけに発生することを考慮して、短絡後のマッチ線対の電圧は中間電圧ＶＤＤ／２付近と説明した。
以上で述べたメモリアレイの構成と動作による効果を、以下にまとめる。
第一の効果は、消費電力を低減することができる点にある。本メモリアレイでは、それぞれ異なる電圧にプリチャージしていたマッチ線対をフローティング状態としてから、サーチ線対を介して検索キーを入力することによって、情報の比較結果に応じた信号をチャージシェア動作によって高電圧側マッチ線に発生するので、高電圧側マッチ線の電圧振幅をマッチ線対のプリチャージ電圧差の半分程度にまで抑制することができる。しがたって、マッチ線のプリチャージ動作に要する電力を低減することが可能となる。
第二の効果は、検索動作に要する時間を短縮することができる点にある。マッチ線対は、寄生容量ＣＳＨ１，ＣＳＨ２，ＣＳＬ１，ＣＳＬ２を介してサーチ線対と結合しているので、マッチ線対にはサーチ線駆動雑音が発生する。しかし、寄生容量ＣＳＬ１，ＣＳＬ２が極めて小さいので、低電圧側マッチ線の電圧上昇は無視できるほど小さい。したがって、情報の比較を行うトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６は、ゲート−ソース間電圧の低下あるいは基板バイアス効果によるしきい電圧の上昇による駆動能力の低下を回避することができるので、比較時間を短縮することができる。すなわち、検索動作に要する時間を短縮することが可能となる。
第三の効果は、汎用ＤＲＡＭで広く用いられている自己整合プロセスを導入することにより、マスクの合せ余裕を削減できる点にある。まず、トランジスタＴ３，Ｔ５のゲート電極をＬ字型に形成し、トランジスタＴ４，Ｔ６のゲート電極と二本のワード線とを最小間隔で配置する。また、トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のゲート電極を互いに平行に最小間隔で配置する。以上のレイアウトにより、第一および第三コンタクトを、自己整合プロセスを用いてゲート電極の間に形成することができるので、メモリセルの面積を抑制することが可能となる。
第四の効果は、汎用ＤＲＡＭと同じ加工工程でＴＤＣＡＭセルを形成することができる点にある。すなわち、メモリアレイの外側に配置された回路ブロックと同じように、第一および第三コンタクトと第一金属層とを用いてメモリセルの内部ノードの接続を実現することができるので、汎用ＤＲＡＭの加工工程をそのまま適用することができる。
第五の効果は、ビット線対やサーチ線対、マッチ線対とメモリセルとの接続部分を隣接するメモリセルと共有することにより、セル面積を抑制することができる点である。
第六の効果は、マッチ線対の負荷容量をほぼ同じ大きさにすることができる点にある。すなわち、まず、低電圧側マッチ線とメモリセルとの接続部分を隣接するメモリセルと共有し、マッチ線対を同じ第二金属層を用いて形成することにより、サイドウォール絶縁膜によって低電圧側マッチ線に生ずる寄生容量を高電圧側マッチ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ値にすることができるので、短絡後のマッチ線対の電圧をほぼ中間電圧ＶＤＤ／２にすることができる。したがって、十分な大きさの比較信号電圧を発生しつつ、マッチ線対の電圧振幅を電源電圧ＶＤＤのほぼ半分に抑制する安定なチャージシェア動作を実現することが可能になる。以上の六つの効果により、検索動作を低電力かつ高速に行う大容量ＴＣＡＭを実現することができる。
次に、図１３に従って、メモリアレイの構成の他の例を説明する。
この構成の特徴は、図１のメモリアレイと同じ構成のメモリセルを用いながら、マッチ判定回路ＭＤｒ（ｒ＝１，２，・・・，ｍ）を低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に接続している点にある。
図１４は、図８、および図９で述べたメモリセルの簡易等価回路モデルを図１３に適用した場合のメモリアレイ構成を示している。以下では、図１５、および図１６に従って、図１４のメモリアレイにおける検索動作を説明する。
図１５は、検索キーとエントリが一致する場合の検索動作タイミングを示している。図１１と同様に、メモリセルＭＣ１１における記憶情報（エントリ）‘１’と検索キー‘１’とを比較するために、プリチャージしていたマッチ線対をフローティング状態としてから、接地電圧ＶＳＳとなっているサーチ線ＳＬ１１を電源電圧ＶＤＤに駆動する。
この時、比較回路ＣＰが一致状態にあるので、マッチ線対の接続は遮断された状態に保たれる。したがって、寄生容量ＣＳＨ１を介してサーチ線ＳＬ１１と結合している高電圧側マッチ線ＨＭＬ１は、サーチ線駆動雑音によりプリチャージ電圧ＶＨ（ここでは、電源電圧ＶＤＤ）より高い電圧に持ち上げられたまま保たれる。一方、低電圧側マッチ線ＬＭＬ１は、寄生容量ＣＳＬ１を介してサーチ線ＳＬ１１と結合しているが、その結合が弱いためにサーチ線駆動雑音が無視できるほど小さいので、ほぼプリチャージ電圧（ここでは、接地電圧ＶＳＳ）に保持される。
図１５では、参照電圧ＶＲＬが、接地電圧ＶＳＳよりもＶＳＩＧだけ高い電圧に設定されており、マッチ判定回路ＭＤ１は、この参照電圧ＶＲＬに対して負の比較信号（ここでは−ＶＳＩＧ）が低電圧側マッチ線ＬＭＬ１に発生されたことを弁別して、第一エントリが一致したと判定する。
図１６は、検索キーとエントリが異なる場合の検索動作タイミングを示している。
図１２と同様に、メモリセルＭＣ１１における記憶情報（エントリ）‘１’と検索キー‘０’とを比較するために、プリチャージしていたマッチ線対をフローティング状態としてから、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１を電源電圧ＶＤＤに駆動する。
この時、比較回路ＣＰが不一致状態となるので、マッチ線対が短絡されることにより低電圧側マッチ線ＬＭＬ１は中間電圧ＶＤＤ／２付近に向かって充電される。
したがって、低電圧側マッチ線ＬＭＬ１が参照電圧ＶＲＬをＶＳＩＧだけ上回ったタイミング、すなわちサーチ線を駆動してから時間ｔ３を経過したタイミングで、マッチ判定回路ＭＤ１は、低電圧側マッチ線ＬＭＬ１に正の比較信号（ここではＶＳＩＧ）が発生されたことを弁別して、第一エントリが不一致であったと判定する。
以上の構成と動作による効果は、図１のメモリアレイよりも短い時間で検索動作を行うことができる点にある。すなわち、図１１で説明したように図１のメモリアレイ構成では、不一致状態の高電圧側マッチ線の電圧が、サーチ線駆動雑音により一旦上昇してから放電されるので、負の比較信号（−ＶＳＩＧ）を発生するまでに要する時間（比較時間Ｔ２）が長い。
一方、低電圧側マッチ線はサーチ線駆動雑音の影響をほとんど受けずに充電されるので、図１６に示した比較時間ｔ３は、時間ｔ２よりも短い。したがって、図１４のように、低電圧側マッチ線にマッチ判定回路を接続した構成の方が、検索動作を一層短時間で行うことが可能となる。
（実施の形態２）
本実施の形態２においては、メモリアレイにおける他の構成と動作を説明する。図１７は、本実施例によるメモリアレイを示しており、図１３と同様にｍ×ｎビットのメモリセルを有する構成が示されている。また、メモリセルは二つのキャパシタと六つのトランジスタで構成される。
図１７の構成の特徴は、複数のワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）および複数のマッチ線対に直交するように複数のデータ線ＤＬ１ｓ，ＤＬ２ｓ（ｓ＝１，２，・・・，ｎ）を配置し、これらの交点にメモリセルを配置する点にある。以下では、対応する二本のデータ線をデータ線対と呼ぶことにする。
これらのデータ線は接続されるメモリセルに応じて対をなし、読み書き回路ブロックＲＷＢにそれぞれ接続される。読み書き回路ブロックＲＷＢは、前記実施の形態１の図１で述べたように、データ線にそれぞれ接続された複数のセンスアンプとプリチャージ回路で構成される。
ただし、これらのセンスアンプは、記憶情報（エントリ）または比較情報（検索キー）に応じた電圧にデータ線をそれぞれ駆動する。すなわち、二値情報（情報’１’および情報’０’）に対して駆動されるデータ線対の極性は、エントリの場合と検索キーの場合とで逆になることは、表１の真理値表から容易に理解することができる。
このような構成により、図１３や図１に示すような、列方向のサーチ線対を駆動するサーチ線駆動回路ＳＬＤを取り除くことができて、アレイ面積を低減することが可能である。
なお、同図では、マッチ判定回路ＭＤｓ（１，２，・・・，ｍ）を低電圧側マッチ線ＬＭＬｓ（１，２，・・・，ｍ）に接続した構成を示しているが、高電圧側マッチ線ＨＭＬｓ（１，２，・・・，ｍ）に接続した構成も可能である。
しかし、前記実施の形態１で述べたように、図１７に示した構成の方が、検索時間の短縮に好適である。また、実施の形態１の図２から図７で説明したようなメモリセルのレイアウトおよび構造を適用することにより、面積の小さなメモリセルを実現することが可能である。
（実施の形態３）
これまでは、図１５や図１６に示したように、サーチ線対と蓄積ノード、すなわちサーチ線対とビット線対との電圧振幅が等しく、接地電圧ＶＳＳから電源電圧ＶＤＤまでとして、種々のメモリアレイ構成とその検索動作を説明してきた。本実施の形態３においては、これらのメモリアレイにおける別の電圧設定について説明する。
図１８は、本実施の形態３におけるメモリアレイのブロック図を、それぞれに供給される電源電圧と共に示している。
このメモリアレイは、一例として、図１３のメモリアレイ構成をブロック化したものであり、メモリアレイＭＡの周囲に、複数のプリチャージ回路で構成されるプリチャージ回路ブロックＰＢ、複数のマッチ検出回路で構成されるマッチ検出回路ＭＤＢ、ロウデコーダＸＤＥＣ、サーチ線駆動回路ＳＬＤ、読み書き回路ブロックＲＷＢとが配置された構成である。
また、プリチャージイネーブル信号ＰＣを駆動するプリチャージイネーブル信号駆動回路ＰＣＤと電源電圧発生回路ＶＧＥＮ、アレイ制御回路ＡＣＴＬがそれぞれ追加されている。
本実施の形態３における特徴は、電源電圧発生回路ＶＧＥＮを用いて、サーチ線の高電圧レベルとなる電源電圧ＶＤＤよりも高いビット線電圧ＶＢＬを発生して、論理値‘１’の蓄積ノードの電圧を電源電圧ＶＤＤよりも高い電圧に駆動することにより、記憶情報の読み出し動作を正確に行うことにある。
以下では、この点に注目してメモリアレイ構成とリフレッシュ動作を説明する。
まず、電源電圧発生回路ＶＧＥＮは、チップ外部から入力される電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて、昇圧電圧ＶＤＨ，ＶＰＰ、ビット線電圧ＶＢＬ、参照電圧ＶＲＬ，ＶＢＬＲ、プリチャージ電圧ＶＨ，ＶＬをそれぞれ出力する。
検索動作に用いられる４つの回路ブロックのうち、第一の回路ブロックであるサーチ線駆動回路ＳＬＤは電源電圧ＶＤＤと接地電圧ＶＳＳをそれぞれ受けて、サーチ線対を接地電圧ＶＳＳから電源電圧ＶＤＤにそれぞれ駆動する。
第二の回路ブロックであるプリチャージイネーブル信号駆動回路ＰＣＤは、昇圧電圧ＶＤＨと接地電圧ＶＳＳをそれぞれ受けて、プリチャージイネーブル信号ＰＣを接地電圧ＶＳＳから昇圧電圧ＶＤＨに駆動する。ここで、昇圧電圧ＶＤＨは、実施の形態１で述べたように電源電圧ＶＤＤよりプリチャージ回路ブロックＰＢ内のＮＭＯＳトランジスタのしきい電圧ＶＴＮよりも高い電圧に設定されている。
第三の回路ブロックであるプリチャージ回路ブロックＰＢは、プリチャージ電圧ＶＨ，ＶＬを受けて、プリチャージイネーブル信号ＰＣに応じて、高電圧側マッチ線ＨＭＬｒ（ｒ＝１，２，・・・，ｍ）をプリチャージ電圧ＶＨ、低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）をプリチャージ電圧ＶＬにそれぞれ駆動する。
第四の回路ブロックであるマッチ判定回路ブロックＭＤＢは、基準電圧ＶＲＬを受けて、低電圧側マッチ線ＬＭＬｒ（ｒ＝１，２，・・・，ｍ）に発生された比較信号をそれぞれ弁別する。このような回路構成と電圧設定により、図１５、および図１６で述べたような検索動作を実現する。
次に、読み書き動作およびリフレッシュ動作に用いられる三つの回路ブロックについて説明する。第一の回路ブロックであるローデコーダＸＤＥＣは、昇圧電圧ＶＰＰと接地電圧ＶＳＳをそれぞれ受けて、ロウアドレスに応じた電圧にワード線ＷＬｒ（ｒ＝１，２，・・・，ｍ）をそれぞれ駆動する。第二の回路ブロックであるアレイ制御回路ＡＣＴＬは、電源電圧ＶＤＤ、接地電圧ＶＳＳ、ビット線電圧ＶＢＬ、参照電圧ＶＢＬＲをそれぞれ受けて、アドレスの入力タイミングに応じて、共通ソース線ＣＳＰ，ＣＳＮ、ビット線イコライズ信号ＢＬＥＱ、読み書きイネーブル信号ＲＷＥをそれぞれ駆動する。
第三の回路ブロックである読み書き回路ブロックＲＷＢは、共通ソース線ＣＳＰ，ＣＳＮ、ビット線イコライズ信号ＢＬＥＱ、読み書きイネーブル信号ＲＷＥ、参照電圧ＶＢＬＲをそれぞれ受けて、記憶情報（エントリ）に応じた電圧にビット線対をそれぞれ駆動する。
図１９は、読み書き回路ブロックＲＷＢの要素回路の構成例として、ビット線ＢＬ１１に配置される読み書き回路ＲＷＣ１１を示している。センスアンプＳＡは、二つのＰＭＯＳトランジスタＴ１０，Ｔ１１と二つのＮＭＯＳトランジスタＴ１２，Ｔ１３とで構成される、汎用ＤＲＡＭで公知のクロスカップル型ラッチである。
トランジスタＴ１０，Ｔ１１のソースが共通ソース線ＣＳＰ、トランジスタＴ１２，Ｔ１３のソースが共通ソース線ＣＳＮにそれぞれ接続され、ビット線ＢＬ１１とダミービット線ＢＬＤ１１との間に発生した微小電圧差を弁別および増幅する。
イコライズ回路ＰＥは、三つのＮＭＯＳトランジスタＴ２０，Ｔ２１，Ｔ２２で構成される公知の構成であり、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬ１１、およびダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動する。
カラムスイッチ回路ＹＳＷは、ＮＭＯＳトランジスタＴ３０，Ｔ３１で構成され、読み書きイネーブル信号ＲＷＥに応じてビット線ＢＬ１１と入出力線ＩＯＴ１１、ダミービット線ＢＬＤ１１と入出力線ＩＯＢ１１とをそれぞれ接続する。
なお、ダミー容量ＣＤは、ビット線ＢＬ１１に発生する微小電圧を正確に分別および増幅するために、ビット線ＢＬ１１とダミービット線ＢＬＤ１１との負荷容量が等しくなるように設計した容量である。
このような構成のメモリアレイにおけるリフレッシュ動作について、図２０に従って、以下に説明する。ここでは、図１５や図１６の説明と同じように、図１８のメモリアレイＭＡにおけるメモリセルＭＣ１１が記憶情報‘１’を保持しており、図１３におけるメモリセルＭＣ１１の蓄積ノードＮ１の論理値が‘１’であると仮定する。
はじめに、ビット線イコライズ信号ＢＬＥＱを昇圧電圧ＶＰＰに駆動して、イコライズ回路ＰＥ内のトランジスタを導通させることにより、ビット線ＢＬ１１とダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動する。
ここで、昇圧電圧ＶＰＰは、トランジスタＴ２０，Ｔ２１，Ｔ２２のソース−ドレイン間電圧が、これらのしきい電圧ＶＴＮ１よりも十分大きな値となるように、ビット線電圧ＶＢＬに対してしきい電圧ＶＴＮ１よりも高い電圧に設定されている。すなわち、ＶＰＰ＞ＶＢＬ＋ＶＴＮ１の関係にある。
次に、昇圧電圧ＶＰＰとなっているビット線イコライズ信号ＢＰＲＥを接地電圧ＶＳＳに駆動することにより、イコライズ回路ＰＥをカットオフ状態とし、接地電圧ＶＳＳとなっているワード線ＷＬ１を昇圧電圧ＶＰＰに駆動すると、図１３のメモリセルＭＣ１１におけるトランジスタＴ１が導通することにより、ビット線ＢＬ１１に微小電圧が発生する。
さらに、参照電圧ＶＢＬＲとなっている共通ソース線ＣＳＰをビット線電圧ＶＢＬ、共通ソース線ＣＳＮを接地電圧ＶＳＳにそれぞれ駆動してセンスアンプＳＡを起動することにより、微小信号を弁別および増幅する。
ここでは、参照電圧ＶＢＬＲはビット線電圧ＶＢＬと接地電圧ＶＳＳとの中間電圧ＶＢＬ／２に設定されており、メモリセルＭＣ１１の蓄積ノードＮ１の論理値‘１’に応じて、ビット線ＢＬ１１の電圧が僅かに上昇する例が示されている。
したがって、センスアンプＳＡは、ビット線ＢＬ１１とダミービット線ＢＬＤ１１の電圧を弁別して、ビット線ＢＬ１１をビット線電圧ＶＢＬ、ダミービット線ＢＬＤ１１を接地電圧ＶＳＳにそれぞれ駆動する。
また、同時に、図示されていない蓄積ノードＮ１をビット線電圧ＶＢＬ付近に駆動する。最後に、昇圧電圧ＶＰＰとなっているワード線ＷＬを接地電圧ＶＳＳに駆動してメモリセル内のトランジスタＴ１をカットオフ状態としてから、接地電圧ＶＳＳとなっているイコライズ信号ＢＬＥＱを昇圧電圧ＶＰＰに駆動してプリチャージ回路ＰＥを活性化することにより、ビット線ＢＬ１１とダミービット線ＢＬＤ１１を参照電圧ＶＢＬＲにそれぞれ駆動してリフレッシュ動作を終える。
以上の構成と動作から、図１８に示したメモリアレイでは、次のような効果が得られる。すなわち、電圧発生回路ＶＧＥＮを用いてサーチ線の高電圧レベル（ここでは電源電圧ＶＤＤ）よりも高いレベルの電圧（ここではビット線電圧ＶＢＬ）を発生し、アレイ制御回路ＡＣＴＬを介して読み書き回路ブロックＲＷＢに供給することにより、ビット線をサーチ線よりも高い電圧に駆動することができる。
したがって、電源電圧ＶＤＤを低くした場合においても、蓄積ノードを十分高い電圧に駆動することができる。すなわち、ノイズマージンの大きな安定した読み書き動作およびリフレッシュ動作を維持しつつ、検索動作における消費電力を一層低減することが可能となる。
これまでは、電源電圧ＶＤＤに対して高いビット線電圧ＶＢＬを発生するメモリアレイ構成と動作を示したが、反対に電源電圧ＶＤＤをビット線ならびに蓄積ノードの高電圧レベルとして、電源電圧ＶＤＤよりも低い電圧を発生してサーチ線の高電圧レベルとすることも可能である。しかし、ＴＣＡＭでは、検索動作を高速に行うことが求められており、サーチ線を高速に駆動するためには、外部から入力される安定な電源電圧ＶＤＤをサーチ線の高電圧レベルとするのが望ましい。よって、図１８の構成が最適である。
また、図１９では、ダミービット線ＢＬＤ１１にダミー容量ＣＤを接続した読み書き回路構成を示した。しかし、図１８では、読み書き回路ブロックＲＷＢを二つのメモリアレイで共有する構成も可能である。この構成は、汎用ＤＲＡＭで広く知られている開放ビット線構成から容易に理解できる。この場合、ダミービット線ＢＬＤ１１には、ビット線ＢＬ１１と同数のメモリセルが接続されるので、ダミー容量ＣＤがなくともビット線の負荷容量を揃えることができる。すなわち、回路設計が容易になり、読み出し動作およびリフレッシュ動作を安定に行うことができる。
さらに、図１３の構成を例に、ビット線の高電圧レベルをサーチ線よりも高い値に設定したメモリアレイの構成と動作について説明してきたが、この電圧設定は、図１や図１７のメモリアレイ構成にも適用できて、同様の効果が得られる。
なお、図１７に適用する場合、マッチ判定回路が高電圧側マッチ線に発生した比較信号電圧を弁別できるように、電源電圧発生回路ＶＧＥＮは、基準電圧ＶＲＬの代わりにＶＲＨを発生して、マッチ判定回路ブロックＭＤＢに供給する。また、図１７に適用する場合、データ線対の高電圧レベルは、動作に応じて、検索動作の時には電源電圧ＶＤＤ、読み書き動作ならびにリフレッシュ動作の時にはビット線電圧ＶＢＬに切り替えられることは、容易に理解できる。
以上、図２０ではリフレッシュ動作について述べた。しかし、読み出し動作や書き込み動作においては、活性化したワード線を立ち下げる前に、接地電圧ＶＳＳとなっている読み書きイネーブル信号ＲＷＥを電源電圧ＶＤＤに駆動することにより、図１９のカラムスイッチＹＳＷを活性化して、ビット線ＢＬ１１を入出力線ＩＯＴ１１、ダミービット線ＢＬＤ１１を入出力線ＩＯＢ１１にそれぞれ接続して、記憶情報をメモリアレイの外部に読み出したり、入力された記憶情報をメモリセルに書き込んだりすることは、汎用ＤＲＡＭの構成および動作から容易に理解できる。
また、本実施の形態３による電圧設定は、前述した実施の形態１や実施の形態２のメモリアレイに限らず、図２１のメモリセルを用いたメモリアレイにも適用することが可能である。
この場合も、図１８と同様に、蓄積ノードを十分高い電圧に駆動して、ノイズマージンの大きな安定した読み書き動作およびリフレッシュ動作を可能にしつつ、電源電圧ＶＤＤを低くすることによって、検索動作における消費電力を一層低減することが可能となる。
以上、実施の形態１〜３に従い、種々のメモリアレイ構成によるＴＣＡＭについて説明してきたが、本発明はＴＣＡＭに限らず、音声認識や画像認識などで用いられるバイナリ・コンテント・アドレッサブル・メモリにも適用することが可能である。
また、本発明によるＴＣＡＭは、オフチップすなわち単体デバイスに限らず、所謂システム・オン・チップ（ＳｏＣ）と呼ばれるシステムＬＳＩに搭載されるＴＣＡＭブロックにも適用することが可能である。
さらに、本発明は、二つのトランジスタと二つのキャパシタで構成される記憶回路を有するメモリセルに限らず、六つのトランジスタで構成される公知のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成される記憶回路を有するメモリセルからなるメモリアレイにも適用することが可能である。いずれの場合も、各実施例で述べたのと同じような効果を得ることが可能である。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上のように、本発明にかかる半導体集積回路装置は、チャージシェア動作によりマッチ線対に比較信号電圧を発生し、サーチ線との間に寄生する容量が小さい方の低電圧側マッチ線に発生した比較信号をマッチ判定回路で弁別することにより、サーチ線駆動雑音の影響を回避した検索動作を可能とし、検索動作を低電力かつ高速に行う技術に適している。
Claims (10)
- 複数のマッチ線対と、前記複数のマッチ線対に交差する複数のサーチ線対と、前記複数のマッチ線対と前記複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、
前記複数のマッチ線対は、プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、
前記複数のメモリセルは、記憶回路と比較回路とを有し、
前記比較回路は、第一、および第二のＭＯＳトランジスタを有し、
前記第一、および第二のＭＯＳトランジスタのゲート電極は、前記複数のサーチ線にそれぞれ接続され、
前記第一、および第二のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極が前記複数の第一のマッチ線にそれぞれ接続されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第一のＭＯＳトランジスタのソース−ドレインは前記第一のマッチ線の間の第一の電流経路に含まれ、
前記第二のＭＯＳトランジスタのソース−ドレインは前記第二のマッチ線の間の第二の電流経路に含まれ、
前記比較回路は、さらに前記記憶回路に保持された情報と前記複数のサーチ線を介して入力された情報とを比較した結果に応じた信号電圧を前記複数のマッチ線対に発生することを特徴とする半導体集積回路装置。 - 請求項２記載の半導体集積回路装置において、
前記複数のサーチ線対と前記複数の第一のマッチ線との間に寄生する第一、および第二の結合容量は、前記複数のサーチ線対と前記複数の第二のマッチ線との間に寄生する第三および第四の結合容量よりも大きいことを特徴とする半導体集積回路装置。 - 請求項３記載の半導体集積回路装置において、
複数のマッチ判定回路が前記複数の第二のマッチ線にそれぞれ配置され、
前記複数のマッチ判定回路は、前記複数の第二のマッチ線の電圧を弁別することにより、情報の比較結果を判定することを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記記憶回路は、二つのトランジスタと二つのキャパシタとを有することを特徴とする半導体集積回路装置。 - 複数のマッチ線対と、前記複数のマッチ線対に交差する複数のサーチ線対と、前記複数のマッチ線対と前記複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、
前記複数のマッチ線対は、プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも高い第２の電圧にそれぞれ駆動し、
前記複数のメモリセルは、記憶回路と比較回路とを有し、
前記比較回路は、
前記複数のマッチ線対の間に第一の電流経路を形成するように直列接続された第一、および第二のＭＯＳトランジスタと、
第二の電流経路を形成するように直列接続された第三、および第四のＭＯＳトランジスタとを有し、
前記第一、および第三のＭＯＳトランジスタのゲート電極は、前記複数のサーチ線にそれぞれ接続され、
前記第一および第三のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって前記複数の第一のマッチ線にそれぞれ接続され、
前記第二および第四のＭＯＳトランジスタのゲート電極は、前記記憶回路にそれぞれ接続され、
前記第二および第四のＭＯＳトランジスタのソースあるいはドレインのいずれか一方の電極は、自己整合プロセスで形成されたコンタクトによって前記複数の第二マッチ線にそれぞれ接続されることを特徴とする半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
前記複数のサーチ線対と前記複数の第一のマッチ線との間に寄生する第一および第二の結合容量は、主に前記コンタクトによってそれぞれ発生し、
前記複数のサーチ線対と前記複数の第二のマッチ線との間に寄生する第三および第四の結合容量は、主に前記複数のサーチ線対を形成する第一の金属層と前記複数の第二のマッチ線を形成する第二の金属層との間に形成される層間絶縁膜によってそれぞれ発生し、
前記第一および第二の結合容量は、前記第三および第四の結合容量よりも大きいことを特徴とする半導体集積回路装置。 - 複数の第一のマッチ線と、前記複数の第一のマッチ線に交差する複数のサーチ線対と、前記複数のサーチ線対に平行な複数のビット線対と、前記複数の第一のマッチ線と前記複数のサーチ線対との交点に配置された複数のメモリセルとを有する半導体集積回路装置であって、
前記複数のメモリセルは、記憶回路と比較回路とを有し、
前記記憶回路は、前記複数のビット線対に接続され、
前記比較回路は、前記複数のサーチ線対と前記複数の第一のマッチ線に接続され、
前記複数のビット線対の電圧振幅は、前記複数のサーチ線対よりも大きいことを特徴とする半導体集積回路装置。 - 請求項８記載の半導体集積回路装置において、
前記複数の第一のマッチ線に平行な複数の第二のマッチ線を有し、
前記複数の第一のマッチ線と前記複数の第二のマッチ線が対をなした複数のマッチ線対は、プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第１の電圧、第二のマッチ線を第１の電圧よりも低い第２の電圧にそれぞれ駆動し、
前記比較回路は、前記複数のマッチ線対の間に挿入され、前記記憶回路に保持された情報と前記複数のサーチ線を介して入力された情報とを比較した結果に応じた信号電圧を前記複数のマッチ線対に発生することを特徴とする半導体集積回路装置。 - 請求項９記載の半導体集積回路装置において、
前記記憶回路は、二つのトランジスタと二つのキャパシタとを有することを特徴とする半導体集積回路装置。
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