JP2003100086A - 連想メモリ回路 - Google Patents

連想メモリ回路

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JP2003100086A
JP2003100086A JP2001290891A JP2001290891A JP2003100086A JP 2003100086 A JP2003100086 A JP 2003100086A JP 2001290891 A JP2001290891 A JP 2001290891A JP 2001290891 A JP2001290891 A JP 2001290891A JP 2003100086 A JP2003100086 A JP 2003100086A
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associative memory
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Tadao Aikawa
忠雄 相川
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Abstract

(57)【要約】 【課題】 本発明は、マッチ・ラインに接続されるメモ
リセル数が増大しても高速のサーチ動作を行うことがで
きる連想メモリ回路を提供することを目的とする。 【解決手段】 メモリセル１０１，１０２…の記憶内容
を外部から入力された検索データと比較し、その比較結
果をマッチ・ラインに出力する論理回路Ｑ１〜Ｑ４を有
し、複数のメモリセルの論理回路が共通のマッチ・ライ
ンに接続された連想記憶メモリにおいて、マッチ・ライ
ン毎に設けられ参照電位を発生する参照電位発生回路２
２と、マッチ・ラインの電位と参照電位とを差動増幅し
て複数のメモリセルの記憶内容と検索データとの一致ま
たは不一致を判定する差動増幅回路２０を有することに
より、マッチ・ラインに接続されるメモリセル数が増大
してマッチ・ラインの負荷が増え遷移速度が遅くなって
も高速のサーチ動作を行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、連想メモリ回路に
関し、特に、記憶データの内容を参照できる連想メモリ
回路に関する。
【０００２】
【従来の技術】ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓ
ｓａｂｌｅ Ｍｅｍｏｒｙ）即ち連想メモリの特徴的な
動作にサーチという検索動作がある。このサーチは外部
から入力されるデータとＣＡＭセル内のデータを比較す
る動作であり、この動作を行うためＣＡＭのセルは図１
に示すような構成である。
【０００３】図１において、それぞれ２つのインバータ
で構成される２つの部分セルＡ，Ｂに、"１"，"０"，"
Ｘ（不定）"のいずれか状態を記憶する。図２に、この
ＣＡＭセルの真理値表を示す。図１において、部分セル
Ａの出力Ｎ１＝"Ｈ"，部分セルBの出力Ｎ２＝"Ｌ"で"
１"の状態を記憶する。Ｎ１＝"Ｌ"，Ｎ２＝"Ｈ"で"０"
の状態を記憶し、Ｎ１＝Ｎ２＝"Ｌ"の場合は"Ｘ"の状態
を記憶する。
【０００４】このＣＡＭセルには、サーチ動作のサーチ
データ（ＳＤ，／ＳＤ）に"Ｈ"，"Ｌ"データが送られて
きてＣＡＭセルの情報と比較され、ＮチャネルＦＥＴ
（電界効果トランジスタ）Ｑ１，Ｑ２もしくはＱ３，Ｑ
４が同時にオンする場合は、ＭＬ（マッチ・ライン）の
レベルが降下して不一致であることを示す。なお、デー
タ／ＳＤにおけるスラッシュは反転を意味し、これは他
の信号についても同様である。
【０００５】次に、１本のＭＬについてのサーチ動作を
図３を用いて説明する。図３及び図４は、従来の連想メ
モリ回路の回路構成図及び各部の信号波形図を示してい
る。図３中、破線で囲んだＣＡＭセル１０１，１０２…
は、全て図１に示した構成である。実際のチップ構成で
は、この複数のＣＡＭセル１０１，１０２…がＭＬ（マ
ッチライン）１２によりワイヤードオア接続されてい
る。
【０００６】サーチ動作は図４の波形に示すように、時
刻Ｔ０のスタンバイ状態で、プリチャージ信号（Ｐｒｅ
ｚ）が"Ｌ"であることにより、ＭＬ１２は"Ｈ"にチャー
ジされている。サーチ動作は、時刻Ｔ１のプリチャージ
解除から始まる。時刻Ｔ１で、ＭＬのプリチャージが解
除され、その後、サーチ用データＳＤが伝達されてく
る。
【０００７】この状態で、ＣＡＭセル内の情報と比較さ
れ、ＣＡＭセル内データとサーチ用データＳＤがどちら
も"Ｈ"であった場合、ＭＬから電荷がディスチャージさ
れる（時刻Ｔ３）。ＣＡＭセルはワイヤードオア接続さ
れているため、このようにＣＡＭセル内データとサーチ
用データＳＤが"Ｈ"，"Ｈ"で電荷がディスチャージされ
るＣＡＭセルが１つでも存在すると、そのＭＬは"Ｌ"と
なり、不一致という結果になる。
【０００８】このＭＬの状態遷移を受けてインバータア
ンプ１４を介し検索結果は信号ＳＯとして出力される。
時刻Ｔ４ではプリチャージ信号（Ｐｒｅｚ）が"Ｌ"に遷
移しＭＬが"Ｈ"にプリチャージされることでサーチ動作
の１サイクルが終了する。
【０００９】
【発明が解決しようとする課題】従来回路ではＣＡＭの
多ビット化，大容量化を考えた場合、チップ面積を小さ
くしつつ実現をすることを考えると、ワイヤードオア接
続されるＣＡＭセルを増加させればよいが、その場合Ｍ
Ｌの負荷が増えＭＬの遷移速度が遅くなる。ＭＬの遷移
速度が遅くなることは、サーチ動作が遅くなることを意
味するので高速化に対しても障壁になるという問題があ
った。
【００１０】本発明は、上記の点に鑑みなされたもので
あり、マッチ・ラインに接続されるメモリセル数が増大
しても高速のサーチ動作を行うことができる連想メモリ
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、マッチ・ライン毎に設けられ参照電位を発生する参
照電位発生回路と、マッチ・ラインの電位と参照電位と
を差動増幅して複数のメモリセルの記憶内容と検索デー
タとの一致または不一致を判定する差動増幅回路を有す
ることにより、マッチ・ラインに接続されるメモリセル
数が増大してマッチ・ラインの負荷が増え遷移速度が遅
くなっても高速のサーチ動作を行うことができる。
【００１２】請求項２に記載の発明では、参照電位発生
回路は、発生する参照電位を可変するトリミング手段を
有することにより、マッチ・ラインに接続されるメモリ
セル数に応じて最適の参照電位を得て高速のサーチ動作
を行うことができる。
【００１３】請求項５に記載の発明では、参照電位発生
回路は、所定のゲート電位を与えられ縦型接続された第
１，第２電界効果トランジスタから構成したことによ
り、電源電圧が低い場合にも安定した動作で参照電位を
発生することができる。
【００１４】付記６に記載の発明は、マッチ・ライン
は、プリチャージされた後、比較結果が不一致のメモリ
セルによってディスチャージされ、プリチャージされた
ダミーマッチ・ラインを、比較結果が不一致の１個のメ
モリセルがディスチャージする電流の略半分の電流でデ
ィスチャージするダミーセルと、マッチ・ラインをディ
スチャージする電流とダミーマッチ・ラインをディスチ
ャージする電流を検出してそれぞれの検出電位を出力す
る電流センス部と、電流センス部で検出された両電位を
差動増幅して前記複数のメモリセルの記憶内容と検索デ
ータとの一致または不一致を判定する差動増幅回路を有
することにより、マッチ・ラインに接続されるメモリセ
ル数が増大してマッチ・ラインの負荷が増え遷移速度が
遅くなっても高速のサーチ動作を行うことができ、ま
た、参照電位を必要としないため、安定に動作をするこ
とができる。
【００１５】付記８に記載の発明では、参照電位発生回
路は、差動増幅回路毎に設けたことにより、参照電位を
差動増幅回路に供給する配線が短くて済み、配線にノイ
ズが混入するおそれを小さくできる。
【００１６】
【発明の実施の形態】図５及び図６は、本発明の連想メ
モリ回路の一実施例の回路構成図及び各部の信号波形図
を示す。図５中、図３と同一部分には同一符号を付す。
図中、破線で囲んだＣＡＭセル１０１，１０２…は、全
て図１に示した構成である。この複数のＣＡＭセル１０
１，１０２…がＭＬ（マッチライン）１２によりワイヤ
ードオア接続されている。ＭＬ１２にはプリチャージ用
のＰチャネルＦＥＴ（電界効果トランジスタ）１６が接
続されると供に、差動増幅回路２０の一方の入力端子が
接続されている。
【００１７】差動増幅回路２０の他方の入力端子には参
照電位発生回路２２から参照電位ｖｒｅｆが供給されて
おり、差動増幅回路２０は端子２４からイネーブル信号
ＳＢＥを供給されて動作を行い、出力端子２６より検出
信号ＳＯを出力する。
【００１８】ここで、図６の波形に示すように、時刻Ｔ
０のスタンバイ状態で、プリチャージ信号（Ｐｒｅｚ）
が"Ｌ"であることにより、ＭＬ１２は"Ｈ"にチャージさ
れている。サーチ動作は、時刻Ｔ１のプリチャージ解除
から始まる。時刻Ｔ１で、信号Ｐｒｅｚが"Ｈ"に遷移す
ることによりＭＬ１２が"Ｈ"のフローティング状態にな
ってＭＬ１２のプリチャージが解除される。
【００１９】その後、ＳＤｎ，／ＳＤｎ（ｎは整数）が
ＣＡＭセル１０１，１０２…に入力され（時刻Ｔ２）、
各ＣＡＭセル内で一致／不一致の検出が行なわれる。仮
に、１ビットのサーチ用データが一致した場合、１つの
ＣＡＭセル１０１からＭＬ１２の電荷がディスチャージ
される。
【００２０】１つのＭＬ１２に多くのＣＡＭセルを接続
した場合、ＭＬ１２の負荷は重くなり、１つのＣＡＭセ
ルで電荷をディスチャージするには時間を要し、これが
サーチ動作の高速化に対する障壁になる。１セルでも十
分ディスチャージできるようにＣＡＭセルのＦＥＴＱ１
〜Ｑ４の能力を上げることも１つの手段ではあるが、Ｃ
ＡＭセルは小さいほどチップ全体の面積を小さくできる
のでＦＥＴＱ１〜Ｑ４の能力アップには限界があり、本
発明では微小電位差を検出できる差動増幅回路２０を用
いて対応している。
【００２１】差動増幅回路２０はストローブ信号ＳＢＥ
によって活性化され（時刻Ｔ３）、差動増幅回路２０に
入力される参照電位ｖｒｅｆとＭＬ１２のレベルを比較
して、比較結果を出力データＳＯとして出力する。差動
増幅回路２０はラッチ回路を持っており、出力データＳ
Ｏをラッチしているので、信号ＳＢＥはラッチ後すぐに
閉じて、その後、時刻Ｔ４に信号Ｐｒｅｚが"Ｌ"となっ
て、ＭＬ１２がプリチャージされる。
【００２２】図７は、差動増幅回路２０の一実施例の回
路図を示す。同図中、ストローブ信号ＳＢＥが供給され
る端子３０には、ＮチャネルＦＥＴＱ１０のゲート及び
ＰチャネルＦＥＴＱ１１〜Ｑ１４のゲートが接続されて
いる。ＦＥＴＱ１０はソースを電源ｖｄｄに接続されド
レインをＮチャネルＦＥＴＱ１５，Ｑ１６のソースに接
続されている。ＦＥＴＱ１５のゲートは端子３２を介し
てＭＬ１２に接続されており、ＦＥＴＱ１６のゲートに
は端子３４を介して参照電位ｖｒｅｆが供給されてい
る。
【００２３】ＦＥＴＱ１１のソースは電源ｖｄｄに接続
され、ＦＥＴＱ１１のドレインはＦＥＴＱ１５のドレイ
ンとＮチャネルＦＥＴＱ１７のソースの接続点に接続さ
れている。ＦＥＴＱ１２のソースは電源ｖｄｄに接続さ
れ、ＦＥＴＱ１２のドレインはＦＥＴＱ１６のドレイン
とＮチャネルＦＥＴＱ１８のソースの接続点に接続され
ている。
【００２４】ＦＥＴＱ１３のソースは電源ｖｄｄに接続
され、ＦＥＴＱ１３のドレインはＦＥＴＱ１７のゲート
及びＰチャネルＦＥＴＱ１９のゲートに接続されると共
に、ＦＥＴＱ１８のドレインとＰチャネルＦＥＴＱ２０
のドレインの接続点及びナンドゲート３８の入力端子に
接続されている。ＦＥＴＱ１４のソースは電源ｖｄｄに
接続され、ＦＥＴＱ１４のドレインはＦＥＴＱ１７のゲ
ート及びＦＥＴＱ２０のゲートに接続されると共にＦＥ
ＴＱ１７のドレインとＰチャネルＦＥＴＱ１９のドレイ
ンの接続点及びナンドゲート３６の入力端子に接続され
ている。
【００２５】ナンドゲート３６，３８はそれぞれの出力
端子を相手の入力端子に接続してフリップフロップを構
成しており、ナンドゲート３６の出力はインバータ４０
で反転され出力データＳＯとして出力される。
【００２６】ここで、信号ＳＢＥが"Ｌ"の時はスタンバ
イ状態となり、ノードｎ１，ｎ２，ｎ３，ｎ４は"Ｈ"状
態にクランプされる。信号ＳＢＥが"Ｈ"になることによ
り差動増幅回路２０は活性化され、ＭＬ１２に接続され
たＦＥＴＱ１５と参照電位ｖｒｅｆを供給されるＦＥＴ
Ｑ１６とのゲートレベル差により、トランジスタ能力に
差ができ、ノードｎ３，ｎ４に電位差ができる。この電
位差をＦＥＴＱ１７とＱ１９、ＦＥＴＱ１８とＱ２０で
構成されるラッチで受け、更にフリップフロップて２値
化及びラッチを行って出力データＳＯを生成する。上記
の構成により、微小電位差を検出して出力データＳＯを
生成することができる。
【００２７】図８は、参照電位発生回路２２の一実施例
の回路図を示す。同図中、ＰチャネルＦＥＴｍ１のソー
ス及びバックゲートは電源ｖｄｄに接続され、ＦＥＴｍ
１のドレインはＰチャネルＦＥＴｍ２のソース及びバッ
クゲートと出力端子４２に接続され、ＦＥＴｍ２のドレ
インは電源ｖｓｓに接続されており、ｖｒｅｆレベル発
生部を構成している。
【００２８】ＰチャネルＦＥＴｍ３のソース及びバック
ゲートは電源ｖｄｄに接続され、ＦＥＴｍ３のドレイン
及びゲートはＰチャネルＦＥＴｍ１のゲート及びＰチャ
ネルＦＥＴｍ４のソースに接続され、ＦＥＴｍ４のドレ
イン及びゲートは電源ｖｓｓに接続され、ＦＥＴｍ４の
バックゲートは電源ｖｄｄに接続されており、第１ゲー
トレベル発生部を構成している。ＦＥＴｍ４はＦＥＴｍ
３の負荷として動作し、電源ｖｄｄからＦＥＴｍ３のス
レッショルドレベルｖｔｈ３だけ低下した電位がＦＥＴ
ｍ１のゲートに印加される。
【００２９】ＮチャネルＦＥＴｍ５のドレイン及びバッ
クゲートは電源ｖｄｄに接続され、ＦＥＴｍ５のソース
はＰチャネルＦＥＴｍ２のゲート及びＮチャネルＦＥＴ
ｍ６のドレイン及びゲートに接続され、ＦＥＴｍ６のソ
ース及びゲートは電源ｖｓｓに接続されており、第２ゲ
ートレベル発生部を構成している。ＦＥＴｍ５はＦＥＴ
ｍ６の負荷として動作し、ｖｓｓレベルからＦＥＴｍ６
のスレッショルドレベルｖｔｈ６だけ上昇した電位がＦ
ＥＴｍ２のゲートに印加される。
【００３０】このため、ｖｒｅｆレベル発生部の縦型接
続されたＦＥＴｍ１，ｍ２は、それぞれのゲート電位に
応じたオン抵抗でｖｓｓレベルを基準として電源ｖｄｄ
を分圧し参照電位ｖｒｅｆとして端子４２から出力す
る。つまり、電源電圧ｖｄｄが低く、ｖｔｈ３＋ｖｔｈ
６＞ｖｄｄの関係にあっても、ＦＥＴｍ１，ＦＥＴｍ２
は安定したトランジスタ動作を行って、参照電位ｖｒｅ
ｆを発生することができる。
【００３１】このように参照電位発生回路２２を簡単な
構成にした利点は他にもある。図５に示すようにＭＬ
（マッチ・ライン）はＷＬ（ワード・ライン）と平行に
走り、ＭＬとＷＬの間にＣＡＭセルが配置されており、
この差動増幅回路２０はＭＬとＷＬの間にセルピッチで
配置される。一方、参照電位発生回路２２はチップ全体
で１つ設ければ良いのであるが、ＣＡＭはその特性上消
費電流が多くなるので、１個の参照電位発生回路２２の
出力（参照電位ｖｒｅｆ）をチップ全体の複数の差動増
幅回路２０まで引き回すと、その引き回した配線にノイ
ズが混入するおそれが高くなる。従って、各差動増幅回
路２０に１個の参照電位発生回路２２を併設することが
望ましく、図８に示すように参照電位発生回路２２を簡
単な構成としているので回路形成面積が小さくて済み好
適である。
【００３２】更に、図８の構成は２段縦型接続のＦＥＴ
ｍ１，ＦＥＴｍ２のゲート電位を制御して参照電位ｖｒ
ｅｆを発生するので、トリミングの方法もＦＥＴｍ１，
ＦＥＴｍ２のゲートレベルを変えることで達成でき、レ
ベル変更も容易である。トリミング手段を含めた参照電
位発生回路２２の回路図を図９に示す。
【００３３】図９において、図８と同一部分には同一符
号を付しており、ＦＥＴｍ６の代わりに縦型接続された
ＮチャネルＦＥＴｍ１０，ｍ１１，ｍ１２，ｍ１３，ｍ
１４が設けられている。ＦＥＴｍ１０のドレインはＦＥ
Ｔｍ５のソースに接続され、ＦＥＴｍ１４のソースは電
源ｖｓｓに接続され、ＦＥＴｍ１０，ｍ１１，ｍ１２，
ｍ１３，ｍ１４のゲートはＦＥＴｍ２のゲートに共通接
続されている。
【００３４】また、ＦＥＴｍ１１，ｍ１２，ｍ１３，ｍ
１４それぞれのドレイン，ソースには縦型接続されたＮ
チャネルＦＥＴｍ１６，ｍ１７，ｍ１８，ｍ１９それぞ
れのドレイン，ソースが接続され、ＦＥＴｍ１６，ｍ１
７，ｍ１８，ｍ１９それぞれのゲートは端子４５，４
６，４７，４８に接続されている。
【００３５】ここで、端子４５，４６，４７，４８に"
Ｈ"の信号が供給されるとＦＥＴｍ１６，ｍ１７，ｍ１
８，ｍ１９がオンしてＦＥＴｍ１０のソースが電源ｖｓ
ｓに接続されＦＥＴｍ１０のスレッショルドレベルがＦ
ＥＴｍ２のゲートに供給される。また、端子４６，４
７，４８に"Ｈ"の信号が供給されるとＦＥＴｍ１７，ｍ
１８，ｍ１９がオンしてＦＥＴｍ１１のソースが電源ｖ
ｓｓに接続されＦＥＴｍ１０，ｍ１１のスレッショルド
レベルの和がＦＥＴｍ２のゲートに供給される。
【００３６】なお、図９と同様にして、ＦＥＴｍ１のゲ
ートレベルを可変できるようにしても良く、上記実施例
に限定されない。
【００３７】図１０及び図１１は、本発明の連想メモリ
回路の他の実施例の回路構成図及び各部の信号波形図を
示す。この実施例は、更に小レイアウト化を進め、消費
電力を抑えることを目的としており、差動増幅回路の前
段に電流センス部を設け、その出力を差動増幅回路に入
力している。なお、図１０中、図５と同一部分には同一
符号を付す。
【００３８】図１０において、破線で囲んだＣＡＭセル
１０１，１０２…は、全て図１に示した構成である。こ
の複数のＣＡＭセル１０１，１０２…がＭＬ１２により
ワイヤードオア接続されている。ＭＬ１２にはプリチャ
ージ用のＰチャネルＦＥＴ１６が接続されると供に、電
流センス部５０のＮチャネルＦＥＴｍ２１のソースが接
続されている。
【００３９】電流センス部５０のＮチャネルＦＥＴｍ２
１，ｍ２２とＰチャネルＦＥＴｍ２０，ｍ２３，ｍ２４
より構成されている。ＦＥＴｍ２０はゲートにプリチャ
ージ信号（Ｐｒｅｚ）を供給され、ソースとドレインを
ＦＥＴｍ２１，ｍ２２それぞれのソースに接続されてい
る。ＦＥＴｍ２２のソースはＤＭＬ（ダミーマッチ・ラ
イン）５２に接続されており、ＦＥＴｍ２１のゲートは
ＦＥＴｍ２２，ｍ２４のドレイン及び差動増幅回路２０
の一方の入力端子に接続され、ＦＥＴｍ２２のゲートは
ＦＥＴｍ２１，ｍ２３のドレイン及び差動増幅回路２０
の他方の入力端子に接続されている。ＦＥＴｍ２３，ｍ
２４はゲートに電源ｖｓｓを供給され、ソースに電源ｖ
ｄｄを供給されている。電流センス部５０は、ＦＥＴｍ
２１，ｍ２２それぞれのソース電流に応じたＦＥＴｍ２
３，ｍ２４それぞれでの電圧降下から、ＦＥＴｍ２１，
ｍ２２それぞれのドレインであるノードＮ０１，Ｎ０２
の電位が変化する。
【００４０】ＤＭＬ５２にはプリチャージ用のＰチャネ
ルＦＥＴ５４が接続されると供に、５６のＮチャネルＦ
ＥＴｍ２５のドレインが接続されている。ＦＥＴｍ２５
のゲートには信号ｄｅｚが供給され、ＦＥＴｍ２５のド
レインはＮチャネルＦＥＴｍ２５のドレインに接続され
ている。ＦＥＴｍ２５はソースに電源ｖｄｄを供給され
ソースを電源ｖｓｓに接続されている。ダミーセル５２
は、１ビットのＣＡＭセル（例えばＣＡＭセル１０１）
が不一致の状態時に流す電流をＩとするとその略半分
（Ｉ／２）を流すように設定されている。
【００４１】差動増幅回路２０は、端子２４からイネー
ブル信号ＳＢＥを供給されて動作を行い、電流センス部
５０のＦＥＴｍ２１，ｍ２２それぞれのドレインである
ノードＮ０１，Ｎ０２の電位を差動増幅して出力端子２
６より検出信号ＳＯを出力する。
【００４２】ここで、図１１の波形に示すように、時刻
Ｔ０のスタンバイ状態で、プリチャージ信号（Ｐｒｅ
ｚ）が"Ｌ"であるので、ＭＬ１２，ＤＭＬ５２はとも
に"Ｈ"にプリチャージされている。そして、サーチ動作
が開始されると、信号Ｐｒｅｚが"Ｈ"に遷移し、プリチ
ャージが解除される（時刻Ｔ１）。
【００４３】その後、時刻Ｔ２で、サーチデータである
ＳＤが"Ｈ"に遷移し、セルデータとの比較を行なう。こ
こでは、１ビットのＣＡＭセルが不一致である状態を想
定している。この動作と同時にダミーセル５６側を制御
する信号ｄｅｚも同時に"Ｈ"に遷移する。これにより、
ＭＬ１２，ＤＭＬ５２はともに"Ｈ"状態であったものが
電荷がディスチャージされレベルが下がっていく。同様
に電流センス部５０内のノードＮ０１，Ｎ０２も同様に
レベルが下がる。
【００４４】しかし、ここでダミーセル５６側は電流を
ディスチャージする能力が１個のＣＡＭセルの略１／２
であるのでＤＭＬ５２はレベルが下がるのが遅く、ＭＬ
１２はレベルが下がるのが早い。電流センス部５０で
は、ＣＡＭセル１０１，１０２…側（ＦＥＴｍ２１）の
電流値とダミーセル５６側（ＦＥＴｍ２２）の電流値と
に応じてノードＮ０１，Ｎ０２の間にレベル差が生じ
る。その後、時刻Ｔ３で端子２４からのイネーブル信号
ＳＢＥを"Ｈ"として差動増幅回路２０を動作させ、ノー
ドＮ０１，Ｎ０２間の差電位を増幅し、端子２６から外
に出力する。このような構成により、ＭＬ１２，ＤＭＬ
５２で充分な電位差が得られるより前に、高速に検索結
果ＳＯを出力することが可能となり、更に参照電位発生
回路２２を用いないので安定に動作することが可能とな
る。
【００４５】なお、ＣＡＭセル１０１，１０２…が請求
項記載のメモリセルに対応し、ＦＥＴＱ１〜Ｑ４が論理
回路に対応し、ＦＥＴｍ１６〜ｍ１９がトリミング手段
に対応し、ＦＥＴｍ１，ｍ２が第１，第２電界効果トラ
ンジスタ対応する。
【００４６】（付記１） メモリセルの記憶内容を外部
から入力された検索データと比較し、その比較結果をマ
ッチ・ラインに出力する論理回路を有し、複数のメモリ
セルの論理回路が共通のマッチ・ラインに接続された連
想記憶メモリにおいて、前記マッチ・ライン毎に設けら
れ参照電位を発生する参照電位発生回路と、前記マッチ
・ラインの電位と前記参照電位とを差動増幅して前記複
数のメモリセルの記憶内容と検索データとの一致または
不一致を判定する差動増幅回路を有することを特徴とす
る連想メモリ回路。
【００４７】（付記２） 付記１記載の連想記憶メモリ
において、前記参照電位発生回路は、発生する参照電位
を可変するトリミング手段を有することを特徴とする連
想メモリ回路。
【００４８】（付記３） 付記１記載の連想記憶メモリ
において、前記参照電位発生回路は、前記マッチ・ライ
ンのピッチに合わせてレイアウトされていることを特徴
とする連想メモリ回路。
【００４９】（付記４） 付記１記載の連想記憶メモリ
において、前記マッチ・ラインは、プリチャージされた
後、前記比較結果が不一致のメモリセルによってディス
チャージされることを特徴とする連想メモリ回路。
【００５０】（付記５） 付記１または２記載の連想記
憶メモリにおいて、前記参照電位発生回路は、所定のゲ
ート電位を与えられ縦型接続された第１，第２電界効果
トランジスタから構成したことを特徴とする連想メモリ
回路。
【００５１】（付記６） メモリセルの記憶内容を外部
から入力された検索データと比較し、その比較結果をマ
ッチ・ラインに出力する論理回路を有し、複数のメモリ
セルの論理回路が共通のマッチ・ラインに接続された連
想記憶メモリにおいて、前記マッチ・ラインは、プリチ
ャージされた後、前記比較結果が不一致のメモリセルに
よってディスチャージされ、プリチャージされたダミー
マッチ・ラインを、前記比較結果が不一致の１個のメモ
リセルがディスチャージする電流の略半分の電流でディ
スチャージするダミーセルと、前記マッチ・ラインをデ
ィスチャージする電流と前記ダミーマッチ・ラインをデ
ィスチャージする電流を検出してそれぞれの検出電位を
出力する電流センス部と、前記電流センス部で検出され
た両電位を差動増幅して前記複数のメモリセルの記憶内
容と検索データとの一致または不一致を判定する差動増
幅回路を有することを特徴とする連想メモリ回路。
【００５２】（付記７） 付記５記載の連想記憶メモリ
において、前記トリミング手段は、前記第１，第２電界
効果トランジスタの少なくともいずれか一方のゲート電
位を可変することを特徴とする連想メモリ回路。
【００５３】（付記８） 付記２または３または５また
は７記載の連想記憶メモリにおいて、前記参照電位発生
回路は、前記差動増幅回路毎に設けたことを特徴とする
連想メモリ回路。
【００５４】
【発明の効果】上述の如く、請求項１に記載の発明は、
マッチ・ラインに接続されるメモリセル数が増大してマ
ッチ・ラインの負荷が増え遷移速度が遅くなっても高速
のサーチ動作を行うことができる。
【００５５】請求項２に記載の発明では、マッチ・ライ
ンに接続されるメモリセル数に応じて最適の参照電位を
得て高速のサーチ動作を行うことができる。
【００５６】請求項５に記載の発明では、電源電圧が低
い場合にも安定した動作で参照電位を発生することがで
きる。
【００５７】付記６に記載の発明は、マッチ・ラインに
接続されるメモリセル数が増大してマッチ・ラインの負
荷が増え遷移速度が遅くなっても高速のサーチ動作を行
うことができ、また、参照電位を必要としないため、安
定に動作をすることができる。
【００５８】付記８に記載の発明では、参照電位を差動
増幅回路に供給する配線が短くて済み、配線にノイズが
混入するおそれを小さくできる。
【図面の簡単な説明】
【図１】ＣＡＭセルの回路構成図である。
【図２】ＣＡＭセルの真理値表を示す図である。
【図３】従来の連想メモリ回路の回路構成図である。
【図４】従来の連想メモリ回路の信号波形図である。
【図５】本発明の連想メモリ回路の一実施例の回路構成
図である。
【図６】本発明の連想メモリ回路の一実施例の信号波形
図である。
【図７】差動増幅回路の一実施例の回路図である。
【図８】参照電位発生回路の一実施例の回路図である。
【図９】トリミング手段を含めた参照電位発生回路の回
路図である。
【図１０】本発明の連想メモリ回路の他の実施例の回路
構成図である。
【図１１】本発明の連想メモリ回路の他の実施例の信号
波形図である。
【符号の説明】
１０１，１０２ ＣＡＭセル １２ ＭＬ（マッチライン） １６，５４ ＰチャネルＦＥＴ ２０ 差動増幅回路 ２２ 参照電位発生回路 ５０ 電流センス部 ５２ ＤＭＬ（ダミーマッチライン） ５６ ダミーセル

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルの記憶内容を外部から入力さ
    れた検索データと比較し、その比較結果をマッチ・ライ
    ンに出力する論理回路を有し、複数のメモリセルの論理
    回路が共通のマッチ・ラインに接続された連想記憶メモ
    リにおいて、 前記マッチ・ライン毎に設けられ参照電位を発生する参
    照電位発生回路と、 前記マッチ・ラインの電位と前記参照電位とを差動増幅
    して前記複数のメモリセルの記憶内容と検索データとの
    一致または不一致を判定する差動増幅回路を有すること
    を特徴とする連想メモリ回路。
  2. 【請求項２】 請求項１記載の連想記憶メモリにおい
    て、 前記参照電位発生回路は、発生する参照電位を可変する
    トリミング手段を有することを特徴とする連想メモリ回
    路。
  3. 【請求項３】 請求項１記載の連想記憶メモリにおい
    て、 前記参照電位発生回路は、前記マッチ・ラインのピッチ
    に合わせてレイアウトされていることを特徴とする連想
    メモリ回路。
  4. 【請求項４】 請求項１記載の連想記憶メモリにおい
    て、 前記マッチ・ラインは、プリチャージされた後、前記比
    較結果が不一致のメモリセルによってディスチャージさ
    れることを特徴とする連想メモリ回路。
  5. 【請求項５】 請求項１または２記載の連想記憶メモリ
    において、 前記参照電位発生回路は、所定のゲート電位を与えられ
    縦型接続された第１，第２電界効果トランジスタから構
    成したことを特徴とする連想メモリ回路。
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