JPS5954093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5954093A JPS5954093A JP57163112A JP16311282A JPS5954093A JP S5954093 A JPS5954093 A JP S5954093A JP 57163112 A JP57163112 A JP 57163112A JP 16311282 A JP16311282 A JP 16311282A JP S5954093 A JPS5954093 A JP S5954093A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- output buffer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力アドレス信号の変化を検知するアドレスト
ランジションディテクタ回路を七かえた半導体記憶装置
に関する。
ランジションディテクタ回路を七かえた半導体記憶装置
に関する。
第１図はアドレストランジションディテクタ回路を有す
る０Ｍ０８ｍ成の２タテイックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）の読み出し系回路構成
の従来例を示している。図中１はＮＯＲゲート２、イン
バータ３〜８よシなるアドレスバツブア回路、９はイン
バータ１０〜１２、ＭＯＳ）ランジスタ１３〜１７よシ
なるアドレストランジションディテクタ回路、１８はイ
ンバータ１９，２０、トランジスタ２１１゜２１１〜２
１ｎよりなる内部制御パルス発生回路、２２はＮＡＮＤ
ゲート２３、インバータ２４〜２６よシなるプリチャー
ジパルス発生回路、２７はトランジスタ２８〜３０よシ
なるプリチャージ回路、３１はメモリセル、ＷＬ１〜Ｗ
Ｌｎはワード線、ＢＬ、ＢＬはビット線、３２は行デコ
ーダ配線３３、ＮＡＮＤゲート３４、インバータ３５よ
シなる行デコーダ、３θは列デコーダ配線３７、ＮＡＮ
Ｄゲート３８．インバータ３９よシなる列デコーダ、４
０はトランジスタ４１〜４５よシなるセンス増幅回路、
４６．４７はビット線電位増幅用インバータ、４１１．
４９は列選択転送ゲート、５０はＮＡＮＤゲート５１、
インバータ５２〜５４よシなるセンスラッチパルス発生
回路、５５はデータ線、５６はＮＡＮＤゲート５７、Ｎ
ＯＲゲート５８、インバータ５９〜６３．トランジスタ
６４゜６５よすなる出力バツファ回路、ＯＬは負荷容量
である。
る０Ｍ０８ｍ成の２タテイックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）の読み出し系回路構成
の従来例を示している。図中１はＮＯＲゲート２、イン
バータ３〜８よシなるアドレスバツブア回路、９はイン
バータ１０〜１２、ＭＯＳ）ランジスタ１３〜１７よシ
なるアドレストランジションディテクタ回路、１８はイ
ンバータ１９，２０、トランジスタ２１１゜２１１〜２
１ｎよりなる内部制御パルス発生回路、２２はＮＡＮＤ
ゲート２３、インバータ２４〜２６よシなるプリチャー
ジパルス発生回路、２７はトランジスタ２８〜３０よシ
なるプリチャージ回路、３１はメモリセル、ＷＬ１〜Ｗ
Ｌｎはワード線、ＢＬ、ＢＬはビット線、３２は行デコ
ーダ配線３３、ＮＡＮＤゲート３４、インバータ３５よ
シなる行デコーダ、３θは列デコーダ配線３７、ＮＡＮ
Ｄゲート３８．インバータ３９よシなる列デコーダ、４
０はトランジスタ４１〜４５よシなるセンス増幅回路、
４６．４７はビット線電位増幅用インバータ、４１１．
４９は列選択転送ゲート、５０はＮＡＮＤゲート５１、
インバータ５２〜５４よシなるセンスラッチパルス発生
回路、５５はデータ線、５６はＮＡＮＤゲート５７、Ｎ
ＯＲゲート５８、インバータ５９〜６３．トランジスタ
６４゜６５よすなる出力バツファ回路、ＯＬは負荷容量
である。
第１図の構成の動作は第２図に示すように、時刻１．に
アドレス信号Ａｔが変化すると、直ちにアドレストラン
ジションディテクタ回路（以下Ａ、Ｔ、Ｄ、回路と略称
する）９が動作し、時刻ｔ１にパルスφ１が出力される
。内部制御パルス発生回路１８では各Ａ、Ｔ、Ｄ、回路
出力の論理和をとるため内部制御パルス発生回路１８の
出力φ！はφＩの立ち上が夛によシ立ち下がると共にプ
リチャージ制御信号φｐ。
アドレス信号Ａｔが変化すると、直ちにアドレストラン
ジションディテクタ回路（以下Ａ、Ｔ、Ｄ、回路と略称
する）９が動作し、時刻ｔ１にパルスφ１が出力される
。内部制御パルス発生回路１８では各Ａ、Ｔ、Ｄ、回路
出力の論理和をとるため内部制御パルス発生回路１８の
出力φ！はφＩの立ち上が夛によシ立ち下がると共にプ
リチャージ制御信号φｐ。
ラッチ信号φＬは共に立ち下がシ、ビット線ＢＬ、ＢＬ
がラッチから解放されると共にプリチャージされてゆく
。その間信号φＩの立ち下がシによって、今まで高電位
レベルにあった選択ワード線も含めて全てのワード線が
アドレスデコーダ信号に無関係に立ち下がシ状態す麦わ
ち非選択状態となシ、時刻型、に新たなアドレスバッフ
ァ出力人＋”’ＡＩ”が決まシ、これが行デコーダ３２
に入力される。一方ブリチャージがかなシなされたとこ
ろで時刻ｔ４に信号φＩが立ち上がシ、選択ワード線Ｗ
Ｌｉ は立ち上がる。
がラッチから解放されると共にプリチャージされてゆく
。その間信号φＩの立ち下がシによって、今まで高電位
レベルにあった選択ワード線も含めて全てのワード線が
アドレスデコーダ信号に無関係に立ち下がシ状態す麦わ
ち非選択状態となシ、時刻型、に新たなアドレスバッフ
ァ出力人＋”’ＡＩ”が決まシ、これが行デコーダ３２
に入力される。一方ブリチャージがかなシなされたとこ
ろで時刻ｔ４に信号φＩが立ち上がシ、選択ワード線Ｗ
Ｌｉ は立ち上がる。
そして充分にプリチャージされて時刻ｔ、にプリチャー
ジ、は終わシ、その後選択されたセルの駆動によシ、−
対のビット線ＢＬ、ＢＬの一方はゆつくυ立ち下がる。
ジ、は終わシ、その後選択されたセルの駆動によシ、−
対のビット線ＢＬ、ＢＬの一方はゆつくυ立ち下がる。
そして時刻ｔ６にセンス増幅器４０のラッチ信号φＬが
立ち上がシ、ビット線電位は増幅され一方のビット線は
ＶＤＤ電位にそして他方のビット線はＶｓｓ電位となシ
、選択セルの電位情報が出力バツブア回路５６に転送さ
れ選択セルの電位情報に従った電位が時刻ｔ、にＶｏｕ
ｔ として出力される。このような一連の動作におい
て、ビット線のプリチャージによる一対のビット線の昇
圧とセル情報の転送とによって読み出し出力は、前のサ
イクルいかんにかかわらず時刻ｔ、に一担１Ｈ”（高）
レベルに−ｅｂ、その後ビット線電位に対応して時刻ｔ
、にＩＨ”レベルもしくは６Ｌ”（低）レベル（第２図
では１Ｌ”レベルの場合を図示）を出力する。
立ち上がシ、ビット線電位は増幅され一方のビット線は
ＶＤＤ電位にそして他方のビット線はＶｓｓ電位となシ
、選択セルの電位情報が出力バツブア回路５６に転送さ
れ選択セルの電位情報に従った電位が時刻ｔ、にＶｏｕ
ｔ として出力される。このような一連の動作におい
て、ビット線のプリチャージによる一対のビット線の昇
圧とセル情報の転送とによって読み出し出力は、前のサ
イクルいかんにかかわらず時刻ｔ、に一担１Ｈ”（高）
レベルに−ｅｂ、その後ビット線電位に対応して時刻ｔ
、にＩＨ”レベルもしくは６Ｌ”（低）レベル（第２図
では１Ｌ”レベルの場合を図示）を出力する。
これが一連の読み出し動作であり、出力Ｖｏｕｔはいっ
たん１ｌＬＨ”レベルになったのちセルの記憶情報に従
って１″Ｈ”レベルもしくｕｕＬ”レベルを出力すると
いう段階的変化をさせる理由は読み出し動作の高速化に
ある。すなわち、負荷トランジスタは駆動トランジスタ
に比べて、０−Ｍ０ｇ型回路構成ではそのキャリヤ移動
度が小さく、Ｅ／Ｄ型回路構成ではゲート電位が、相対
的には十分大きくはかいため、コンダクタンスが小さく
表って卦シ、その結果、出力に要する時間は出力の変化
が遅い立ち上が多出力時の遷移速度で制限されている。
たん１ｌＬＨ”レベルになったのちセルの記憶情報に従
って１″Ｈ”レベルもしくｕｕＬ”レベルを出力すると
いう段階的変化をさせる理由は読み出し動作の高速化に
ある。すなわち、負荷トランジスタは駆動トランジスタ
に比べて、０−Ｍ０ｇ型回路構成ではそのキャリヤ移動
度が小さく、Ｅ／Ｄ型回路構成ではゲート電位が、相対
的には十分大きくはかいため、コンダクタンスが小さく
表って卦シ、その結果、出力に要する時間は出力の変化
が遅い立ち上が多出力時の遷移速度で制限されている。
そこで、読み出し動作中に出力な一担−ＩＨ”レベルと
するならば、”Ｈ”レベルの出力に対しては出力はその
まま変化せずそのため出力の遷移時間はゼロとカシ、一
方Ｉ″Ｌ”レベルの出力に対しては出力に要する時間は
遷移速度の大きい立ち下がル出力で決まる。そのため出
力に要する時間は出力の変化が速い立ち下が多出力時の
遷移速度で決マシ結局読み出し動作を高速化することが
できる。このような読み出し動作においてこのスタティ
ックＲＡＭはノイズを発生しやすくなっている。それは
、上記のように時刻ｔ、からｔ。
するならば、”Ｈ”レベルの出力に対しては出力はその
まま変化せずそのため出力の遷移時間はゼロとカシ、一
方Ｉ″Ｌ”レベルの出力に対しては出力に要する時間は
遷移速度の大きい立ち下がル出力で決まる。そのため出
力に要する時間は出力の変化が速い立ち下が多出力時の
遷移速度で決マシ結局読み出し動作を高速化することが
できる。このような読み出し動作においてこのスタティ
ックＲＡＭはノイズを発生しやすくなっている。それは
、上記のように時刻ｔ、からｔ。
の間に一担出力はＩＨ”レベルとなシ、その後出力情報
が決まる場合、その出力がＬ”レベルであって出力ノー
ドにつながる負荷容量ＯＬが大きいと、１Ｌ″レベル出
力即ちＶｏｕｔ が立ち下がるとき％ＮチャネルＭＯ
８）ラソジスタ６５で負荷容量ＯＬを放電する必要があ
る。このとき高速読み出しのためには容、ＩＯＬをトラ
ンジスタ６５で急速に放電しなければならず、トランジ
スタ６５につながる電源Ｖｓｓ （接地）の半導体記憶
装置内の配線には大きな電流が流れる。これによってこ
のスタティック１’ＬＡＭの電源Ｖｓｓの配線は、この
半導体記憶装置が実装されているボードのＮ’ｓｓ線よ
ルも抵抗値が高く、またボードのＶａｓ線がインダクタ
ンスを持っているため、負荷容量ＯＬの放電時にはこの
スタティックＲＡＭ内のｖｓ＄は本来のＶｓｓ電位よシ
高くなってしまう。これは、外部から供給されている電
源Ｖｓｓに対する内部発生ノイズである。
が決まる場合、その出力がＬ”レベルであって出力ノー
ドにつながる負荷容量ＯＬが大きいと、１Ｌ″レベル出
力即ちＶｏｕｔ が立ち下がるとき％ＮチャネルＭＯ
８）ラソジスタ６５で負荷容量ＯＬを放電する必要があ
る。このとき高速読み出しのためには容、ＩＯＬをトラ
ンジスタ６５で急速に放電しなければならず、トランジ
スタ６５につながる電源Ｖｓｓ （接地）の半導体記憶
装置内の配線には大きな電流が流れる。これによってこ
のスタティック１’ＬＡＭの電源Ｖｓｓの配線は、この
半導体記憶装置が実装されているボードのＮ’ｓｓ線よ
ルも抵抗値が高く、またボードのＶａｓ線がインダクタ
ンスを持っているため、負荷容量ＯＬの放電時にはこの
スタティックＲＡＭ内のｖｓ＄は本来のＶｓｓ電位よシ
高くなってしまう。これは、外部から供給されている電
源Ｖｓｓに対する内部発生ノイズである。
このように内部の電源Ｖｓｓが外部のそれよジー瞬高く
なることは、上記従来回路においては誤動作の原因とな
る。力ぜなら通常のＭＯ８デバイスではＴ Ｔ Ｌ （
Ｔｒａｎｓｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉ
ｃ ） コンパチブルとたっておシ、例えば入力電圧
は０．８ｖ以下が” Ｌ ’ Ｌ’ ヘル、２．４ｖ以
上がｌ″Ｈ”レベルと検知されるように設計し７てあシ
、この場合入力の反転レベルは通常上記値の半分即ち１
．６ｖ付近の値としている。そこでもしアドレス入力が
２．４ｖの＠Ｈ＃レベルであったとし、そのアドレスに
対応する出力がｌ″Ｌ”レベルであったとすると、アド
レスが入力されてビット線がプリチャージされ、出力が
一担＠Ｈ＃レベルになシ、次に出力データである＠Ｌ＃
レベル電圧が出力されると、そのとき内部ノＶｓｓ［位
が一瞬浮き上がる。その浮き上０ がシミ圧が例えば１ｖ程度であるとすると、この半導体
記憶装置から見たさきほどのアドレス入力電圧２．４ｖ
は一瞬の間２．４ Ｖ−Ｉ Ｖ −１，４Ｖとなシ、ア
ドレスバツブア入力はこれによって反転し、入力を”Ｌ
”レベルとして検知する。
なることは、上記従来回路においては誤動作の原因とな
る。力ぜなら通常のＭＯ８デバイスではＴ Ｔ Ｌ （
Ｔｒａｎｓｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉ
ｃ ） コンパチブルとたっておシ、例えば入力電圧
は０．８ｖ以下が” Ｌ ’ Ｌ’ ヘル、２．４ｖ以
上がｌ″Ｈ”レベルと検知されるように設計し７てあシ
、この場合入力の反転レベルは通常上記値の半分即ち１
．６ｖ付近の値としている。そこでもしアドレス入力が
２．４ｖの＠Ｈ＃レベルであったとし、そのアドレスに
対応する出力がｌ″Ｌ”レベルであったとすると、アド
レスが入力されてビット線がプリチャージされ、出力が
一担＠Ｈ＃レベルになシ、次に出力データである＠Ｌ＃
レベル電圧が出力されると、そのとき内部ノＶｓｓ［位
が一瞬浮き上がる。その浮き上０ がシミ圧が例えば１ｖ程度であるとすると、この半導体
記憶装置から見たさきほどのアドレス入力電圧２．４ｖ
は一瞬の間２．４ Ｖ−Ｉ Ｖ −１，４Ｖとなシ、ア
ドレスバツブア入力はこれによって反転し、入力を”Ｌ
”レベルとして検知する。
即ちアドレスが変わったことになシ、直ちに新しいアド
レス入力が入ったかのように再び一連の動作をく如返し
はじめる。しかしこの動作の途中においては内部のＶｓ
ｓ電位は浮かずしばらくのちには本来の外部電源のＶｓ
ｓ電位に復帰し２．４ｖのアドレス入力はこの半導体記
憶装置において再び＠Ｈ”レベルと見なされ、新しいア
ドレスが入ったとしてもう一匪一連の動作を始め、また
出力バッファで電源ノイズを発生させ同じ誤動作のサイ
クルをく）返えす。これはと多も直さず、このスタティ
ックＲＡＭが発振していることを示すものである。
レス入力が入ったかのように再び一連の動作をく如返し
はじめる。しかしこの動作の途中においては内部のＶｓ
ｓ電位は浮かずしばらくのちには本来の外部電源のＶｓ
ｓ電位に復帰し２．４ｖのアドレス入力はこの半導体記
憶装置において再び＠Ｈ”レベルと見なされ、新しいア
ドレスが入ったとしてもう一匪一連の動作を始め、また
出力バッファで電源ノイズを発生させ同じ誤動作のサイ
クルをく）返えす。これはと多も直さず、このスタティ
ックＲＡＭが発振していることを示すものである。
このよう力誤動作以外にも、出力がビット線のプリチャ
ージ時に一部１Ｈ”レベルに１ＬこのスタティックＲＡ
Ｍ内部のＶＤＤ電源線の電１ 位が下がることによりサージ電涌が扉れ、それがこのス
タティックＲＡＭの電源線のインダクタンスを介して一
部の回路のＶＤＤ電圧を一瞬上げる。それによって、例
えばアドレスバッファ回路のＶＤＤ電源が局部的に一瞬
上がり、それがＡ、Ｔ、Ｄ、回路において一瞬アドレス
信号の変化であるかのように検知されることにより、ん
、Ｔ、Ｄ、回路９が働いて該Ａ、Ｔ、Ｄ、回路出力のφ
Ｉパルスが出力され、それによって一連の読み出し動作
がおこシ、もう一度一連の動作なくシ返えす。このよう
な機構によっても誤動作ないしは発振動作を生じるもの
である。
ージ時に一部１Ｈ”レベルに１ＬこのスタティックＲＡ
Ｍ内部のＶＤＤ電源線の電１ 位が下がることによりサージ電涌が扉れ、それがこのス
タティックＲＡＭの電源線のインダクタンスを介して一
部の回路のＶＤＤ電圧を一瞬上げる。それによって、例
えばアドレスバッファ回路のＶＤＤ電源が局部的に一瞬
上がり、それがＡ、Ｔ、Ｄ、回路において一瞬アドレス
信号の変化であるかのように検知されることにより、ん
、Ｔ、Ｄ、回路９が働いて該Ａ、Ｔ、Ｄ、回路出力のφ
Ｉパルスが出力され、それによって一連の読み出し動作
がおこシ、もう一度一連の動作なくシ返えす。このよう
な機構によっても誤動作ないしは発振動作を生じるもの
である。
本発明は上記実情（：＠みてなされたもので、読み出し
データを出力することによシ出力バッファ回路が発生す
るノイズが記憶装置内の電源線にのシ、上記ノイズによ
シ内部回路（Ａ、Ｔ、Ｄ。
データを出力することによシ出力バッファ回路が発生す
るノイズが記憶装置内の電源線にのシ、上記ノイズによ
シ内部回路（Ａ、Ｔ、Ｄ。
回路または内部制御パルス発生回路）が自然に働き、誤
動作ないし発振動作を生じることを防ぐため、出力バッ
ファ回路に入力されるデータ２ 信号を制御する信号によシ、出力バッファ回路で読み出
しデータが出力中の一部期間或いは全期間の間は１人、
Ｔ、Ｄ、回路或いは内部制御パルス発生回路が動作しな
いようにした半導体記憶装置を提供しようとするもので
ある。
動作ないし発振動作を生じることを防ぐため、出力バッ
ファ回路に入力されるデータ２ 信号を制御する信号によシ、出力バッファ回路で読み出
しデータが出力中の一部期間或いは全期間の間は１人、
Ｔ、Ｄ、回路或いは内部制御パルス発生回路が動作しな
いようにした半導体記憶装置を提供しようとするもので
ある。
本発明は上記のような誤動作ないし発振動作を防ぐため
に、出力バッファ回路からデータが出力される期間の中
で最も内部の電源配線の電源電圧が浮きやすい状態とな
るデータが出力される出力開始期間或いはデータが出力
される全期間、或いはビット線のプリチャージにともな
う出力バッファ回路出力の立ち上がシ期間も含めた全期
間の間は、Ａ、Ｔ、Ｄ、回路或いは内部制御パルス発生
回路が動作しないようにしたものである。
に、出力バッファ回路からデータが出力される期間の中
で最も内部の電源配線の電源電圧が浮きやすい状態とな
るデータが出力される出力開始期間或いはデータが出力
される全期間、或いはビット線のプリチャージにともな
う出力バッファ回路出力の立ち上がシ期間も含めた全期
間の間は、Ａ、Ｔ、Ｄ、回路或いは内部制御パルス発生
回路が動作しないようにしたものである。
以下図面を参照して本発明の詳細な説明する。第３図は
本実施例で用いる制御パルスφ８Ｌ、φ８１．と他のパ
ルスの関係図である。第３図の３ 例では、ビット線のプリチャージ信号の終了を意味する
φｐの立ち上が多信号を受けて制御パルスφＩＬＬとφ
ＩＩＬをそれぞれ３重の時間の間蝮Ｈ＃或いは＠ｌＬ”
レベルとし、これらの信号によって人、Ｔ、Ｄ、回路９
或いは内部制御パルス発生回路１８を静止させるもので
、この場合出力Ｖｏｕｔ がビット線のプリチャージ
により時刻ｔ、に立ち上がったのち、時刻ｔ、からデー
タが出力されたしばらくのちの時刻１．１でのΔｔを静
止時間とするものである。第４図の例で社、一対のピッ
）［１ｉｌＢＬ、ＢＬの電位のセンス増幅の開始を意味
するセンスラッチ信号φＬの立ち上がり信号を受けて、
パルスφ８Ｌとφ８ＬをΔｔ′の間＠Ｈ＃或いは１Ｌ”
レベルとし、これらの信号によってＡ、Ｔ、Ｄ、回路９
或いは内部制卸パルス発生回路１８を静止させるもので
、この場合バッファ出力Ｖｏｕｔ が立ち上がっての
ち、時刻ｔ、よりデータが出力されたしばらくのちの時
刻ｔ 、 Ｉ までのΔｔ′を静止時間としたものであ
る。
本実施例で用いる制御パルスφ８Ｌ、φ８１．と他のパ
ルスの関係図である。第３図の３ 例では、ビット線のプリチャージ信号の終了を意味する
φｐの立ち上が多信号を受けて制御パルスφＩＬＬとφ
ＩＩＬをそれぞれ３重の時間の間蝮Ｈ＃或いは＠ｌＬ”
レベルとし、これらの信号によって人、Ｔ、Ｄ、回路９
或いは内部制御パルス発生回路１８を静止させるもので
、この場合出力Ｖｏｕｔ がビット線のプリチャージ
により時刻ｔ、に立ち上がったのち、時刻ｔ、からデー
タが出力されたしばらくのちの時刻１．１でのΔｔを静
止時間とするものである。第４図の例で社、一対のピッ
）［１ｉｌＢＬ、ＢＬの電位のセンス増幅の開始を意味
するセンスラッチ信号φＬの立ち上がり信号を受けて、
パルスφ８Ｌとφ８ＬをΔｔ′の間＠Ｈ＃或いは１Ｌ”
レベルとし、これらの信号によってＡ、Ｔ、Ｄ、回路９
或いは内部制卸パルス発生回路１８を静止させるもので
、この場合バッファ出力Ｖｏｕｔ が立ち上がっての
ち、時刻ｔ、よりデータが出力されたしばらくのちの時
刻ｔ 、 Ｉ までのΔｔ′を静止時間としたものであ
る。
４
次にＡ、Ｔ、Ｄ、回路を、制御パルスφ８Ｌ或いはφ８
ＬによってΔを或いはΔｔ′の時間静止状態とする具体
的回路例を説明する。第５図はその一例で、信号φｐ或
いはφＬを回路静止用のへカパルスφＳとし、その立ち
上がシな検出する回路７１によって制御パルスφ８Ｌ
、φ８Ｌをつくる。立ち上がシ検出回路７１はインバー
タ７２〜７５、ＮＡＮＤゲート７６より−ａる。上記パ
ルスφＩＩＬ 、φ８Ｌを％Ａ、Ｔ、Ｄ、回路に付加し
たＮチャネルトランジスタ７７とＰチャネルトランジス
タ７８のゲートに入力し、静止時間の間はアドレスバッ
ファ回路１からＡ、Ｔ、Ｄ、回路９への入力がノイズに
よシ変化しても、ノード人を。
ＬによってΔを或いはΔｔ′の時間静止状態とする具体
的回路例を説明する。第５図はその一例で、信号φｐ或
いはφＬを回路静止用のへカパルスφＳとし、その立ち
上がシな検出する回路７１によって制御パルスφ８Ｌ
、φ８Ｌをつくる。立ち上がシ検出回路７１はインバー
タ７２〜７５、ＮＡＮＤゲート７６より−ａる。上記パ
ルスφＩＩＬ 、φ８Ｌを％Ａ、Ｔ、Ｄ、回路に付加し
たＮチャネルトランジスタ７７とＰチャネルトランジス
タ７８のゲートに入力し、静止時間の間はアドレスバッ
ファ回路１からＡ、Ｔ、Ｄ、回路９への入力がノイズに
よシ変化しても、ノード人を。
強制的に＠Ｈ”レベル、φｌをｗＩ、”レベルとし、こ
のＡ、Ｔ、Ｄ、回路出力φ量をＬ”レベルに保って発振
などの誤動作を防いでいる。
のＡ、Ｔ、Ｄ、回路出力φ量をＬ”レベルに保って発振
などの誤動作を防いでいる。
第６図は人、Ｔ、Ｄ、回路の電源Ｖｓｓ側のＮチャネル
トランジスタ１４．１６の共通ソースにＮチャネルトラ
ンジスタ８１を介挿し、更にノードＡと電源ＶＤＤ間に
Ｐチャネル型トランジスタ５ ７８を介挿し、静止時間Δを或いはΔｔ′の間パルスφ
８Ｌによシトランジスタ８１を遮断状態、トランジスタ
７８を導通状態として強制的にノード人を“Ｈ”ビベル
とし、その結果信号φｉヲ−Ｉ Ｉ、 ＃レベルに保っ
て誤動作を防止する回路例である。
トランジスタ１４．１６の共通ソースにＮチャネルトラ
ンジスタ８１を介挿し、更にノードＡと電源ＶＤＤ間に
Ｐチャネル型トランジスタ５ ７８を介挿し、静止時間Δを或いはΔｔ′の間パルスφ
８Ｌによシトランジスタ８１を遮断状態、トランジスタ
７８を導通状態として強制的にノード人を“Ｈ”ビベル
とし、その結果信号φｉヲ−Ｉ Ｉ、 ＃レベルに保っ
て誤動作を防止する回路例である。
第７図は、Ａ、Ｔ、Ｄ、回路の出力インバータ１２に、
トランジスタ９１〜９４からなるグロツクドインバータ
を逆並列につなぎ、静止時間Δを或いはΔｔ′の間トラ
ンジスタ９１．９４を導通とし、パルスφ８Ｌの立ち上
がル期間あるいはφａＬの立ち下がシ期間即ちＡ、Ｔ、
Ｄ、回路の静止時間のＡ、Ｔ、Ｄ、回路出力φｉのレベ
ルをラッチする回路である。勿論このφ量のラッチされ
るレベルは、第３図、第４図から分るように１Ｌ”レベ
ルである。
トランジスタ９１〜９４からなるグロツクドインバータ
を逆並列につなぎ、静止時間Δを或いはΔｔ′の間トラ
ンジスタ９１．９４を導通とし、パルスφ８Ｌの立ち上
がル期間あるいはφａＬの立ち下がシ期間即ちＡ、Ｔ、
Ｄ、回路の静止時間のＡ、Ｔ、Ｄ、回路出力φｉのレベ
ルをラッチする回路である。勿論このφ量のラッチされ
るレベルは、第３図、第４図から分るように１Ｌ”レベ
ルである。
上記説明は、人、Ｔ、Ｄ、回路を時間Δを或いはΔｔ′
の間静止状態とするものであったが、第８図ないし第１
０図は内部ケロックパルス発生回路（以下１．０．Ｐ、
Ｇ、回路と略す）１８におい６ いて、第５図ないし第７図に示したＡ、Ｔ、Ｄ。
の間静止状態とするものであったが、第８図ないし第１
０図は内部ケロックパルス発生回路（以下１．０．Ｐ、
Ｇ、回路と略す）１８におい６ いて、第５図ないし第７図に示したＡ、Ｔ、Ｄ。
回路の静止回路を適用した実施例である。従って両者間
で相対応する個所には同一符号を用い、適宜添字″１１
”を付している。第８図ではＩ。
で相対応する個所には同一符号を用い、適宜添字″１１
”を付している。第８図ではＩ。
０、Ｐ、Ｇ、回路１Ｂのインバータ１９の入力と出力を
トランジスタ７８１と７７１ とによシ強制的に１Ｈ”
レベルと１Ｌ＃レベルとし、信号φｌをｌ″Ｈ”レベル
に保った回路である。第９図は１．Ｏ，Ｐ、Ｇ、回路１
８のインバータ１９の入力ノードの電源Ｖｓｓへのｔｆ
Ｍ経路をトランジスタ８１１によシ遮断し、トランジス
タ７８．によ）強制的に６Ｈ”レベルにして信号φ！を
ＲＨ”レベルに保った回路である。第１０図は１、Ｏ，
Ｐ、Ｇ、 回路１８のインバータ１９の入力と出力部
分に、トランジスタ９１．〜９１４で構成されたグロツ
クドインバータを接続し、静止状態開始の時インバータ
１９の入出力電圧をそのままラッチし、信号φ！を＠Ｈ
”レベルに保った回路である。
トランジスタ７８１と７７１ とによシ強制的に１Ｈ”
レベルと１Ｌ＃レベルとし、信号φｌをｌ″Ｈ”レベル
に保った回路である。第９図は１．Ｏ，Ｐ、Ｇ、回路１
８のインバータ１９の入力ノードの電源Ｖｓｓへのｔｆ
Ｍ経路をトランジスタ８１１によシ遮断し、トランジス
タ７８．によ）強制的に６Ｈ”レベルにして信号φ！を
ＲＨ”レベルに保った回路である。第１０図は１、Ｏ，
Ｐ、Ｇ、 回路１８のインバータ１９の入力と出力部
分に、トランジスタ９１．〜９１４で構成されたグロツ
クドインバータを接続し、静止状態開始の時インバータ
１９の入出力電圧をそのままラッチし、信号φ！を＠Ｈ
”レベルに保った回路である。
上記説明は０Ｍ０８回路構成の例を示したが、７
次にエンハンスメソト型トランジスタとデプレッション
型トランジスタを用いたいわゆるＰｉ／Ｄ型回路構成の
スタティックＲＡ Ｍ ｌ：おける実施例を示す、第１
１図はそのＰｉ／Ｄ型スタテスタティックＲＡＭ出し系
回路構成図でアシ、第１図と構成的に対応させた例であ
るから、対応個所には同一符号を用い、適宜添字″１２
”を付しておく。この回路は、プリチャージ信号が第１
図とは逆相のφｐが用いられていることが異な）、定性
的には同じ動作である。この場合も回路静止用パルスφ
＄としては、プリチャージパルスφｐの逆相パルスφｐ
或いはセンスラッチ用パルスφＬを用いる。従ってパル
スφｐを用いるときには、φｐを入力とする１段のイン
バータの出力を用いる。なお、第１１図においてトラン
ジスタ２８．〜１０．，６４．はしきい値電圧がＯｖ付
近のいわゆるイントリンシック型、トランジスタ７７、
、ｊｌａ、はデプレッション型、他のトランジスタはエ
ンへンスメント型である。
型トランジスタを用いたいわゆるＰｉ／Ｄ型回路構成の
スタティックＲＡ Ｍ ｌ：おける実施例を示す、第１
１図はそのＰｉ／Ｄ型スタテスタティックＲＡＭ出し系
回路構成図でアシ、第１図と構成的に対応させた例であ
るから、対応個所には同一符号を用い、適宜添字″１２
”を付しておく。この回路は、プリチャージ信号が第１
図とは逆相のφｐが用いられていることが異な）、定性
的には同じ動作である。この場合も回路静止用パルスφ
＄としては、プリチャージパルスφｐの逆相パルスφｐ
或いはセンスラッチ用パルスφＬを用いる。従ってパル
スφｐを用いるときには、φｐを入力とする１段のイン
バータの出力を用いる。なお、第１１図においてトラン
ジスタ２８．〜１０．，６４．はしきい値電圧がＯｖ付
近のいわゆるイントリンシック型、トランジスタ７７、
、ｊｌａ、はデプレッション型、他のトランジスタはエ
ンへンスメント型である。
８
第１２図、第１３図はＥ／Ｄ型Ａ、Ｔ、Ｄ、回路を静止
状態とする実施例である。即ち第１２図では、信号φＬ
或いはφｐを入力φ＄とする立ち上がり検出回路７１．
によって作られる信号φ８Ｌによって、静止時間の間ト
ランジスタ７８、と７７！と°は導通状態となシ、ノー
ド人は強制的に１Ｈ”レベルに、そして信号φＩｔｉ強
制的に”Ｌ”レベルにされかつこのレベルに保持され、
誤動作を防いでいる。第１３図では、立ち上がシ検出回
路７１ｔによって作られる信号φ８Ｌ 、φＢＬによシ
、静止時間の間トランジスタ８１．は遮断状態に、そし
てトランジスタ７８、は導通状態と１．信号φｉは１Ｌ
”レベルに保たれ、誤動作を防いでいる。
状態とする実施例である。即ち第１２図では、信号φＬ
或いはφｐを入力φ＄とする立ち上がり検出回路７１．
によって作られる信号φ８Ｌによって、静止時間の間ト
ランジスタ７８、と７７！と°は導通状態となシ、ノー
ド人は強制的に１Ｈ”レベルに、そして信号φＩｔｉ強
制的に”Ｌ”レベルにされかつこのレベルに保持され、
誤動作を防いでいる。第１３図では、立ち上がシ検出回
路７１ｔによって作られる信号φ８Ｌ 、φＢＬによシ
、静止時間の間トランジスタ８１．は遮断状態に、そし
てトランジスタ７８、は導通状態と１．信号φｉは１Ｌ
”レベルに保たれ、誤動作を防いでいる。
第１４図、第１５図はＥ／Ｄ型回路構成の１、Ｏ，Ｐ、
Ｇ、回路１８を静止状態とする実施例を示している。即
ち第１４図では、立ち上がシ検出回路７１．で作られた
パルスφ８Ｌによる静止時間の間はトランジスタ７８３
と７７、が導通状態となシ、インバータ１９０入力と出
力を、９ それぞれ強制的に＠Ｈ”レベルとｌ″Ｌ”レベルにし、
それによって信号φ■は１Ｈ”レベルに保持され、誤動
作を防いでいる。第１５図では信号φ８ＬとφａＬとに
より、静止時間の間はトランジスタ７８．が導通状態に
、トランジスタ８１、は遮断状態とな如、インバータ１
９の入力を強制的に１Ｈ”レベルにし、それによって信
号φＩは１Ｈ”レベルに保たれ、誤動作を防いでいる。
Ｇ、回路１８を静止状態とする実施例を示している。即
ち第１４図では、立ち上がシ検出回路７１．で作られた
パルスφ８Ｌによる静止時間の間はトランジスタ７８３
と７７、が導通状態となシ、インバータ１９０入力と出
力を、９ それぞれ強制的に＠Ｈ”レベルとｌ″Ｌ”レベルにし、
それによって信号φ■は１Ｈ”レベルに保持され、誤動
作を防いでいる。第１５図では信号φ８ＬとφａＬとに
より、静止時間の間はトランジスタ７８．が導通状態に
、トランジスタ８１、は遮断状態とな如、インバータ１
９の入力を強制的に１Ｈ”レベルにし、それによって信
号φＩは１Ｈ”レベルに保たれ、誤動作を防いでいる。
上記説明では、プリチャージ終了時刻或いはビット線の
センス増幅開始時刻からＡ、Ｔ、Ｄ、回路９或いは１．
Ｏ，Ｐ、（ｊ、回路１８を静止状態とする場合である。
センス増幅開始時刻からＡ、Ｔ、Ｄ、回路９或いは１．
Ｏ，Ｐ、（ｊ、回路１８を静止状態とする場合である。
次に更にバッファ回路出力Ｖｏｕｔ がビット線のプ
リチャージによシ、′Ｈ”レベルにガるときに生ずるＶ
ＤＤ ’Ｉｆ源ノイズによる誤動作を防ぐ方法として、
第１９図１ａｌ 、 ｌｂｌに示すようにプリチャージ
信号φｐ或いはセンスラッチ信号φＬの立ち上がシ遅延
信号をっく夛、これを信号φ８Ｌ或いはφ８Ｌとして用
いることによシ、ビット線のプリチャージによるＶｏｕ
ｔ の０ 立ち上がシの始まる少し前よりＶｏｕｔ の出力デー
タが出力し終えるまでの間人、Ｔ、Ｄ、回路９もしくは
１．Ｏ，Ｐ、Ｇ、回路１８を静止状態とすることができ
る。ここで上記の立ち上がり遅延回路によるφ８Ｌとφ
８Ｌの発生回路は第１７図に示される。これはインバー
タ１００〜１０３による遅延回路とＮＡＮＤゲート１０
５と信号反転用インバータ１０４で構成することができ
る。またＡ、Ｔ、Ｄ、回路が第１８図に示すようなイン
バータ１１０〜１１５、ＮＯＲゲート１１６〜１１８よ
）なる他の回路形式である場合には、まず０ＭＯ８構成
の場合、Ａ、Ｔ、Ｄ、回路９の出力にあるＮＯＲゲート
１１８に対して第１９図１ａｌ ｔ （ｂ） 、 （ｃ
）のような静止回路がある。第１９図１ａｌはトランジ
スタ１２０〜１２２で強制的に、ＮＯＲゲート１１８の
入力と出力の電位を静止時間には１Ｈ”と”Ｌ”レベル
にするものである。第１９図１ｂ）はＮＯＲ，ゲート１
１８を３人力ＮＯＲゲートとし、そのうちの１人力に信
号φ８Ｌを入力し、静止時間に出力を−ＩＬ”レベル１ とするものである。第１９図（ｅ）はＮ０ＦＬゲート１
１８の１人力と出力との間に、トランジスタ１３０〜１
３３よシなるグロツクドインバータとさらにその１人力
と前段のＮＯＲゲート出力の間にスイッチ用のトランジ
スタ１３４゜１３５を接続し、静止時間にＮＯＲゲート
１１８の出力をラッチするものである。
リチャージによシ、′Ｈ”レベルにガるときに生ずるＶ
ＤＤ ’Ｉｆ源ノイズによる誤動作を防ぐ方法として、
第１９図１ａｌ 、 ｌｂｌに示すようにプリチャージ
信号φｐ或いはセンスラッチ信号φＬの立ち上がシ遅延
信号をっく夛、これを信号φ８Ｌ或いはφ８Ｌとして用
いることによシ、ビット線のプリチャージによるＶｏｕ
ｔ の０ 立ち上がシの始まる少し前よりＶｏｕｔ の出力デー
タが出力し終えるまでの間人、Ｔ、Ｄ、回路９もしくは
１．Ｏ，Ｐ、Ｇ、回路１８を静止状態とすることができ
る。ここで上記の立ち上がり遅延回路によるφ８Ｌとφ
８Ｌの発生回路は第１７図に示される。これはインバー
タ１００〜１０３による遅延回路とＮＡＮＤゲート１０
５と信号反転用インバータ１０４で構成することができ
る。またＡ、Ｔ、Ｄ、回路が第１８図に示すようなイン
バータ１１０〜１１５、ＮＯＲゲート１１６〜１１８よ
）なる他の回路形式である場合には、まず０ＭＯ８構成
の場合、Ａ、Ｔ、Ｄ、回路９の出力にあるＮＯＲゲート
１１８に対して第１９図１ａｌ ｔ （ｂ） 、 （ｃ
）のような静止回路がある。第１９図１ａｌはトランジ
スタ１２０〜１２２で強制的に、ＮＯＲゲート１１８の
入力と出力の電位を静止時間には１Ｈ”と”Ｌ”レベル
にするものである。第１９図１ｂ）はＮＯＲ，ゲート１
１８を３人力ＮＯＲゲートとし、そのうちの１人力に信
号φ８Ｌを入力し、静止時間に出力を−ＩＬ”レベル１ とするものである。第１９図（ｅ）はＮ０ＦＬゲート１
１８の１人力と出力との間に、トランジスタ１３０〜１
３３よシなるグロツクドインバータとさらにその１人力
と前段のＮＯＲゲート出力の間にスイッチ用のトランジ
スタ１３４゜１３５を接続し、静止時間にＮＯＲゲート
１１８の出力をラッチするものである。
第２０図１ａｌ ＊ （ｂＪ 、 （ｃ）はＥ／Ｄ型回
路の場合を示したもので、第２０図＋ａ）は静止時間に
、トランジスタ１２０１〜１２２．でＮＯＲゲート１１
８の入力と出力を強制的に＠Ｈ”と６Ｌ”レベルにする
ものである。第２０図１ａｌは２人力ＮＯＲゲート１１
８を３人力化し、静止時間には信号φ８Ｌによｊｌ）Ｎ
ＯＲゲート１１８の出力をＩＬ”レベルとするものであ
る。第２０図ｔｃ＞は２人力ＮＯＲゲート１１８のＶＤ
Ｄ電源側にトランジスタ１４１を接続し、静止時間には
出力φｌと電源ＶＤＤとの間の電流径路を遮断する程度
にまでコンダクタンスを極端に下げると同時に、トラン
ジスタ１４２を導通させて信号φ１２ をｔ″Ｌ”レベルに保つ回路である。
路の場合を示したもので、第２０図＋ａ）は静止時間に
、トランジスタ１２０１〜１２２．でＮＯＲゲート１１
８の入力と出力を強制的に＠Ｈ”と６Ｌ”レベルにする
ものである。第２０図１ａｌは２人力ＮＯＲゲート１１
８を３人力化し、静止時間には信号φ８Ｌによｊｌ）Ｎ
ＯＲゲート１１８の出力をＩＬ”レベルとするものであ
る。第２０図ｔｃ＞は２人力ＮＯＲゲート１１８のＶＤ
Ｄ電源側にトランジスタ１４１を接続し、静止時間には
出力φｌと電源ＶＤＤとの間の電流径路を遮断する程度
にまでコンダクタンスを極端に下げると同時に、トラン
ジスタ１４２を導通させて信号φ１２ をｔ″Ｌ”レベルに保つ回路である。
上記実施例によれば、４にピットのＯＭＯＳスタティッ
クＲＡＭにおいて従来のＡ、Ｔ、Ｄ、回路を有するもの
ではＶＤＤ−５，５Ｖで発振状態とかつたが、本発明で
はいずれの方法でも、発振開始ＵＶｎｎ −１０，５〜
１５ Ｖの範囲内υ■、発振に強くなったことが分る。
クＲＡＭにおいて従来のＡ、Ｔ、Ｄ、回路を有するもの
ではＶＤＤ−５，５Ｖで発振状態とかつたが、本発明で
はいずれの方法でも、発振開始ＵＶｎｎ −１０，５〜
１５ Ｖの範囲内υ■、発振に強くなったことが分る。
またＥ／Ｄ構成では、従来例ではＶＤＤ −６，ＯＶで
発振状態となったが、本発明ではいずれの方法でも発振
開始電圧はＶＩＩＤ −１１〜１６Ｖとかった。即ち電
源電圧が高いと誤動作ないし発振現象がおきやすくなる
が、本実施例によればそれがおきにくくなった。
発振状態となったが、本発明ではいずれの方法でも発振
開始電圧はＶＩＩＤ −１１〜１６Ｖとかった。即ち電
源電圧が高いと誤動作ないし発振現象がおきやすくなる
が、本実施例によればそれがおきにくくなった。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。伺えば実施例ではスタティックＲんＭを例にした
が、ｎ ＯＭ （Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）の
場合でもセル構造が異彦るだけで、本発明を適用できる
。
ある。伺えば実施例ではスタティックＲんＭを例にした
が、ｎ ＯＭ （Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）の
場合でもセル構造が異彦るだけで、本発明を適用できる
。
以上説明した如く本発明によれば、データの３
出力にともなう電源ノイズによシ生ずる半導体記憶装置
の誤動作表いし発振現象を防止することができるもので
ある。
の誤動作表いし発振現象を防止することができるもので
ある。
第１図は０ＭＯ８スタティックＲＡＭの読み出し系回路
図、第２図は同回路の動作を示すタイミング波形図、第
３図、第４図は本発明の詳細な説明する信号のタイミン
グ波形図、第５図ないし第７図は本発明の実施例の要部
回路図、第８図ないし第１０図は本発明の他の実施例の
要部回路図、第１１図はＢ／Ｄ型スメスタテイックＲＡ
Ｍみ出し系回路図、第１２図と第１３図はＥ／Ｄ回路に
おける本発明の実施例の要部回路図、第１４図と第１５
図はＥ／Ｄ型回路における本発明の他の実施例の要部［
用路図、第１６図は本発明の他の実施例を説明するため
のタイミング波形図、第１７図ないし第２０図は本発明
の他の実施例の要部回路図である。 １・・・アドレスバッファ回路、９・・・アドレストラ
ンルヨンデイテクタ（人、Ｔ、Ｄ、）回路、１８４ ・・・内部制御パルス発生（１，Ｏ，Ｐ、Ｇ、 ）回路
、２２・・・プリチャージパルス発生回路、２７・・・
プリチャージ回路、３ Ｊ 用メモリセル、３２゜３６
・・・デコーダ回路、４ｏ・・・センス増幅回路、５６
・・・出力バッファ回路、ＯＬ・・・負苛容量。 出願人代理人 弁理土鈴 江 武 彦 ２．５ ＠ ＊ ？
図、第２図は同回路の動作を示すタイミング波形図、第
３図、第４図は本発明の詳細な説明する信号のタイミン
グ波形図、第５図ないし第７図は本発明の実施例の要部
回路図、第８図ないし第１０図は本発明の他の実施例の
要部回路図、第１１図はＢ／Ｄ型スメスタテイックＲＡ
Ｍみ出し系回路図、第１２図と第１３図はＥ／Ｄ回路に
おける本発明の実施例の要部回路図、第１４図と第１５
図はＥ／Ｄ型回路における本発明の他の実施例の要部［
用路図、第１６図は本発明の他の実施例を説明するため
のタイミング波形図、第１７図ないし第２０図は本発明
の他の実施例の要部回路図である。 １・・・アドレスバッファ回路、９・・・アドレストラ
ンルヨンデイテクタ（人、Ｔ、Ｄ、）回路、１８４ ・・・内部制御パルス発生（１，Ｏ，Ｐ、Ｇ、 ）回路
、２２・・・プリチャージパルス発生回路、２７・・・
プリチャージ回路、３ Ｊ 用メモリセル、３２゜３６
・・・デコーダ回路、４ｏ・・・センス増幅回路、５６
・・・出力バッファ回路、ＯＬ・・・負苛容量。 出願人代理人 弁理土鈴 江 武 彦 ２．５ ＠ ＊ ？
Claims (1)
- 【特許請求の範囲】 （１）複数個のメモリセルと、これらメモリセルのうち
の特定のセルを選択するための入力アドレスバッファ回
路及びデコーダ回路と、前記メモリセルの情報を増幅し
データ信号として出力する回路と、そのデータ信号を外
部回路へ出力する出力バッファ回路と、入力アドレス信
号の変化を検知するアドレストランジションディテクタ
回路と、前記出力バッファ回路へ入力されるデータ信号
を制御する信号を前記アドレストランジションディテク
タ回路の動作を制御する原信号として該アドレストラン
ジション、ディテクタ回路に入力し、前記出力バッファ
回路によシ前記メモリセルの情報に対応する電位が前記
出力バッファ回路から出力される一部の期間または全部
の期間中には前記アドレストランジションディテクタ回
路を動作させない手段とを具備したことを特徴とする半
導体記憶装置。 （２）前記出力バッファ回路へ入力されるデータ信号を
制卸する信号には、複数のメモリセルが接続されたビッ
ト線をセンス増幅する制卸信号を用いることを特徴とす
る特許請求の範囲第１項に記載の半導体記憶装置。 （３）前記出力バッファ回路へ入力されるデータ信号を
制卸する信号には、複数のメモリセルが接続されたビッ
ト線をプリチャージするための制卸信号を用いることを
特徴とする特許請求の範囲第１項に記載の半導体記憶装
置。 （４） 前記アドレストランジションデイテグタ回路
が動作しないための手段として、該アドレストランジシ
ョンディテクタ回路にラッチ機能が具備されていること
を特徴とする特許請求の範囲第１項に記載の半導体記憶
回路。 ＋５） 複ａのメモリセルと、これらメモリセルのう
ちの特定のセルを選択するための入力アドレスバッファ
回路及びデコーダ回路と、前記メモリセルの情報を増幅
しデータ信号として出力する回路と、そのデータ信号を
外部回路へ出力する出力バッファ回路と、入力アドレス
信号の変化を検知するアドレストランジションディテク
タ回路と、この回路の出力を入力とし内部制御パルスを
発生する内部制御パルス発生回路と、前記出力バッファ
回路へ入力されるデータ信号を制御する信号を前記内部
制御パルス発生回路を制御する信号の原信号として前記
内部側副パルス発生回路に入力し、前記出力バッファ回
路によシ前記メモリセルの情報に対応する電位が前期出
力バッファ回路から出力される一部の期間または全部の
期間中には前記内部制御パルス発生回路の出力を変化さ
せない手段とを具備したことを特徴とする半導体記憶装
置。 ：６）前記出力バッファ回路へ入力されるデータ信号を
制御する信号には、複数のメモリセルが接続されたビッ
ト線をセンス増幅する制卸信号を用いることを特徴とす
る特許請求の範囲第５項に記載の半導体記憶装置。 （７）前記出力バッファ回路へ入力されるデータ信号を
制御する信号には、複数のメモリセルが接続されたビッ
ト線をプリチャージするための制御信号を用いることを
特徴とする特許請求の範囲第５項に記載の半導体記憶装
置。 （８）前記内部制御パルス発生回路の出力を変化させな
い手段として、該内部制御パルス発生回路にラッチ機能
が具備されていることを特徴とする特許請求の範囲第５
項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163112A JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163112A JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954093A true JPS5954093A (ja) | 1984-03-28 |
Family
ID=15767387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163112A Pending JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954093A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224494A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体記憶回路 |
| JPS63318000A (ja) * | 1987-06-22 | 1988-12-26 | Matsushita Electronics Corp | スタチックｒａｍ回路 |
| JPS6442097A (en) * | 1987-08-07 | 1989-02-14 | Nippon Electric Ic Microcomput | Semiconductor memory |
| JPH01307992A (ja) * | 1988-06-07 | 1989-12-12 | Nec Corp | 半導体記憶装置 |
| JPH0218789A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0528770A (ja) * | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
| US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
-
1982
- 1982-09-21 JP JP57163112A patent/JPS5954093A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224494A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体記憶回路 |
| JPS63318000A (ja) * | 1987-06-22 | 1988-12-26 | Matsushita Electronics Corp | スタチックｒａｍ回路 |
| JPS6442097A (en) * | 1987-08-07 | 1989-02-14 | Nippon Electric Ic Microcomput | Semiconductor memory |
| JPH01307992A (ja) * | 1988-06-07 | 1989-12-12 | Nec Corp | 半導体記憶装置 |
| JPH0218789A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0528770A (ja) * | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
| US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100369278B1 (ko) | 연상 메모리(ｃａｍ) | |
| US4744063A (en) | Static memory utilizing transition detectors to reduce power consumption | |
| KR100673903B1 (ko) | 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 | |
| JP3037377B2 (ja) | 半導体記憶装置 | |
| US4766572A (en) | Semiconductor memory having a bypassable data output latch | |
| US7298660B2 (en) | Bit line sense amplifier control circuit | |
| EP0608967A2 (en) | Memory devices | |
| JPH05290581A (ja) | プレチャージ用出力ドライバ回路 | |
| US20210134358A1 (en) | Sram with burst mode operation | |
| US7038962B2 (en) | Semiconductor integrated circuit | |
| JP3360892B2 (ja) | スタティック・ランダムアクセスメモリ | |
| US6154404A (en) | Integrated circuit memory devices having sense amplifier driver circuits therein that improve writing efficiency | |
| JPH08147974A (ja) | クロッキング回路 | |
| EP1143453B1 (en) | Semiconductor memory device | |
| JPS5954093A (ja) | 半導体記憶装置 | |
| US5200710A (en) | Current mirror amplifier circuit and method of driving the same | |
| JPS6362839B2 (ja) | ||
| US7123529B1 (en) | Sense amplifier including multiple conduction state field effect transistor | |
| US6188623B1 (en) | Voltage differential sensing circuit and methods of using same | |
| JPS5954094A (ja) | 半導体記憶装置 | |
| KR100429868B1 (ko) | 반도체 메모리장치의 어레이 전원 전압 발생회로 및 센스증폭기 구동방법 | |
| JP2580086B2 (ja) | スタテイック型半導体記憶装置 | |
| JPH09297992A (ja) | センスアンプ回路 | |
| JP3087693B2 (ja) | 半導体記憶装置 | |
| JPH0217872B2 (ja) |