JPH029089A - 記憶装置回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、開ループゲインが高くかつ入力イン
ピーダンスが低いフィードバック増幅器に関するもので
あり、更に詳細には、増幅器の入力を所定の電圧にクラ
ンプするフィードバックを備え、これにより大きなキャ
パシタンスが存在するときの入力信号電圧の変動を極力
小さくし、入力信号に対する応答を速くするバイＭＯ８
（８１ＭＯ８）　トランスインピーダンス増幅器に関す
るものである。

［従来の技術］ 増幅器の使用は電子産業において思い通りにならないも
のである。このような使用の一つは記憶装置アレイのセ
ンス増幅器である。メモリセルは情報を低電流スタンバ
イモードで格納することができ、高電流モードで書込み
または読出しかできる回路である。所定数のセルが複数
の上部語線（ｗｏｒｄ　１ｉｎｅｓ）と下部語線の各々
の間に行をなして設置され、他の所定数のセルが複数の
ビット線の間に列をなして設置されている。換言すれば
、各セルは語線とビット線との組合せの間に一義的に結
合している。

セルの行（ｒｏｗ）は高電圧が該当する語線に供給され
ると選択される。その行の特定のセルがビット線と結合
しているセンス増幅器により読出される。一方のビット
線を通る第１の読出し電流が直接センス増幅器に流れる
。他のビット線を通る第２の読出し電流かメモリセルの
一方の側を通って流れる。セルが書込まれるときは、第
１の書込み電流がセルの一方の側に導入され、第２の書
込み電流がセルから導出される。

［発明が解決しようとする課題］ ＮＨＯ２またはＣＭＯＳメモリセルを使用するほとんど
の記憶装置アレイでは共通ビット線ノードに関連する大
きなキャパシタンスのため急速にデータを検出すること
が困難になる。高速検出を行うには、このキャパシタン
スを急速に充電または放電させて共通ビット線での電圧
差を充分大きくするか、あるいはセンス増幅器のゲイン
を充分大きくするかして、共通ビット線ノードでの小さ
な電圧変化を検知しなければならない。

検知の速さを充分速くするのに利用されている普通の手
法には、共通ビット線のキャパシタンスを減らす多数ブ
ロック記憶装置アレイとセンス増幅器回路の全体ゲイン
を大きくする多数センス増幅器とがある。しかしながら
、多数ブロック記憶装置アレイはチップ上の面積や回路
の複雑さが増し、多段センス増幅器では読出しアクセス
の遅れが大きくなる。

従って、必要なのは開ループゲインが高く、入力インピ
ーダンスか低く、かつ大きなキャパシタンスの存在のも
とて入力信号電圧の変動を極力小さくするフィードバッ
クによりクランプされる入力を備えたトランスインピー
ダンス増幅器である。

従って、改良された増幅器回路を提供するのが本発明の
目的である。

本発明の他の１的は、開ループゲインが高くかつ入力イ
ンピーダンスが低い増幅器回路を提供することである。

本発明の更に他の目的は、フィードバックにより入力電
圧がクランプされ、これにより関連する人力キャパシタ
ンスの充電または放電を防止する増幅器回路を提供する
ことである。

本発明の更に他の目的は、読出しアクセスおよび回復時
間が速い記憶装置アレイ用センス増幅器を提供すること
である。

［課題を解決するための手段］ 本発明の上記のおよび他の目的を一つの形態で実施する
にあたり、第１および第２の入力信号に応じて第１およ
び第２の信号を差動的に発生するように結合されている
第１および第２の差動結合トランジスタが提供される。

第１および第２のエミッタホロワトランジスタは、それ
ぞれ、第１の出力端子と第１の差動結合トランジスタと
の間、および第２の出力端子と第２の差動結合トランジ
スタとの間に結合されて、それぞれ、第１および第２の
信号に応じて、第１および第２の出力を発生する。第１
および第２のＭＯＳトランジスタは、それぞれ、第１の
出力と第１の入力との間、および第２の出力と第２の人
力との間に結合されて、人力信号を選択的にクランプす
る。

本発明の上述のおよび他の目的、特徴、および利点は付
図と関連して行う以下の詳細な説明から一層よく理解さ
れるであろう。

〔実施例］ 第１図を参照して、抵抗器２７と３３とは代りに能動抵
抗となるＭＯＳ　）ランジスタとすることができる。ト
ランジスタ３２のゲートは読出し信号Ｒを受ける端子３
４に結合しており、ソースはトランジスタＩ３のベース
に結合している。増幅器１１の差動開ループゲインは抵
抗２１の値と抵抗器１８を通って供給される電流とによ
り次の式によって決まる。

Ａ−Ｒ２□（１１８）　／　［２（ｋＴ／ｑ）］ここで
　Ａ　１１１１１差動開ルーフケイン、Ｒ２□−抵抗器
２１または２２の抵抗値、’ｔａ−抵抗器１８を通る電
流、 ｋ−ボルツマン常数、 Ｔ−絶対温度、 ｑ＝電子の電荷。

増幅器１１の差動閉ループゲインは、入力ベース電流を
無視し得る（ベータが１より充分大きい）と仮定して、
フィードバック抵抗とソース抵抗の値により決まり、次
の式に従う。

％式％ ここで、Ｇ−閉ループゲイン、 Ｒｒ−）ランジスタ２Ｂまたは３２の「オン」抵抗（フ
ィードバック抵抗）、 Ｒ１４−信号ソース抵抗（ソース抵抗は第２図の抵抗器
４９と５５とのオン抵抗の和である。ただし、Ｒ４９ま
たはＲ５゜がＲまたはＲ５Ｂより充分大きいこと） トランジスタ２６と４９、および３２と５３は同じ極性
（この実施例では８ＭＯ８，ただしＰＭＯ８とすること
ができる）である。それ故、差動入力インピーダンスは
人力抵抗Ｒ１４またはＲ１５とで決まる。

増幅器１１の差動人力インピーダンスはフィードバック
抵抗と開ループゲインとにより次の方程式に従って決ま
る。

Ｚ−２Ｒｒ／　（１＋Ａ　） ただし、Ｚ−差動人力インピーダンス、増幅器の出力電
圧はＥＣＬに適合するレベルであることが望ましい。そ
れ故、閉ループ差動電圧ゲインＧの大きさは入力回路に
加わる差動電圧が、ｖＤＤｌすなわち５．０ボルトであ
れば約０．１に設定される。こうすればトランジスタ２
６および３２の「オン」状態での抵抗が差動駆動ソース
抵抗Ｒ１４およびＲ１５に対して小さく設定される。開
ループゲインが大きくてフィードバック抵抗の値が小さ
ければ入力インピーダンスが非常に小さくなる。

この小さい入力インピーダンスにより増幅器の入力端子
で電圧クランプが行われる。

第２図はメモリセル４１のアレイに結合している増幅器
１１を示す。メモリセル４１のアレイは語線５１とビッ
ト線５２および５４との中に破線で示した行および列に
配置された複数のセルを有するが、一つのメモリセル４
１だけを示しである。センス増幅器１１はメモリセル４
１の複数の列に結合されている。

センス増幅器１１は以前から知られたセンス増幅器より
大きな数のメモリセル４１に結合することができる。た
だし、もっと大きな記憶装置アレイについては複数のセ
ンス増幅器１１が望ましいことがある。メモリセル４１
は当業界で既知の従来のセルとして示しである。本発明
は他の形式のメモリセルについても同様に良く動作する
。

ノード１４と１５との間の電圧差がゼロであるときは、
Ｖｄｄ　　（１−Ｋ）　、トランジスタ１６、および抵
抗器Ｉ８で決まる、抵抗器１８を通して供給される電流
はトランジスタ１２および１３を通して平均に分割され
る。それ故、負荷抵抗２１および２２にかかる電圧は、
■　まタハＶ、、□−（Ｒ，、、）　Ｘ　（Ｉ　、８／
２　）となる。電流１１８を負荷抵抗２１または２２に
かかる電圧が電圧ＫＶｄｄ−（ベース・エミッタ間電圧
）に等しいように設定した場合、端子２５および３１に
おける電圧（それぞれ、トランジスタ２３および２４の
エミッタにおける出力）はＫＶＤＤに等しいレベルにク
ランプされる。ただし、　０．５＋　（φＥ）／２ｖＤ
ＤくＫく　（ＶＧｓ−ｖＴＮ）／ＶＤＤであり、ＶＧｓ
およびｖＴＮはそれぞれトランジスタ３２のゲート・ソ
ース間電圧およびしきい電圧である。フィードバックト
ランジスタ２６および３２にかかる電圧降下が非常に少
い場合には、ノード１４および１５における電圧もＫｖ
ＤＤにクランプされる。従って、Ｋの値は、チップ温度
の変動を補償するように設計することができるが、外部
バイアス回路網により設定され、メモリセル４１の要求
事項に従ってノードＩ４および１５における電圧の制御
を可能にする。

図示していない外部バイアス回路網により設定されるＫ
の値により共通ビット線ノードをメモリセルの必要性を
満たすように設計されたレベルに設定することができる
。たとえば、電気的に釣合っている６個のトランジスタ
セルを使用すれば、Ｋの値ハ０．５　＋　（＜６Ｅ　）
　／　２　Ｖ、、となり、共通ビット線ノードをＶｄｄ
（１−Ｋ）にクランプすることができる。このレベルに
よりセルを妨害せずに高速読出しが可能になる。明らか
に、メモリセルのＰチャンネルの幅を減らすか、ポリ負
荷抵抗器を使用するかすれば、Ｋの値は０．５　＋　（
φＥ）／２ｖＤＤより大きく設計されることになるから
共通ビット線はＶＤＤにより近い電圧レベルにクランプ
されることになる。

メモリセルを端子５７と語線５１に適切な信号を加えて
復号し、これによりトランジスタ５５と５６およびトラ
ンジスタ４９と５３を導通させれば、ノード４４と４５
に蓄積された電圧はメモリセル４１に対して流入および
流出する電流を発生する電圧源として働く。たとえば、
電流Ｉｎはノード４５にあるメモリセルから入力ノード
１５に流れ、電流ＩＬは人力ノード１４からノード４４
にあるメモリセルに流れる。

ノード４５における電圧はトランジスタ５３および５６
の「オン」抵抗と増幅器１１の入力インピーダンスＺと
を見る。トランジスタ５Ｂの抵抗はトランジスタ５３に
比較して無視することができ、入力インピーダンス２は
非常に小さい。入力インピーダンスが小さいためのノー
ド１４と１５とがクランプされ、結果としてノー自５で
の電圧変化が非常に少なくなる。ノー自５での電圧変化
が小さいと、無視できる童の電流■１１が負荷キャパシ
タンスに流入するに過ぎない。これにより、これまで通
常共通ビット線ノードに関連する大きなキャパシタンス
ＣＬを充電および放電することに浪費されていた時間が
無くなる。

電流！１１の大部分は増幅器１１の低インピーダンス径
路に流入する。この電流は、実質上夏＋１であるが、低
入力インピーダンスＺを掛けると小さな電圧を生じ、こ
れにゲインＡを掛けると、抵抗器２２にかかる出力電圧
の増大を生じる。

増幅器１１の他の側については、ノード１４からの電流
が少いので抵抗器２１における電圧降下が減少する。結
果として得られる抵抗器２１と２２とにかかる差電圧は
、トランジスタ２３と２４とによりベース・エミッタ間
電圧分のレベルシフトがあるが、端子２５および３１に
おける増幅器の出力である。増幅器１１のトランスイン
ピーダンスは出力電圧の変化分を入力電流の変化分で割
ったものである。

列選択応答時間はそれぞれビット線５２および５４と電
圧ＫＶｄｄとの間にトランジスタ５８および５９を結合
させることにより改善される。トランジスタ５８と５９
とのゲートは端子５７に結合されて連列選択信号を受取
る。従って、列が選択されないときは、ビット線５２と
５４とは電圧ＫＶｄｄとなり、前に選択されなかった列
が選択されると読出しモード中共通ビット線に乗る雑音
が極小になる。

第３図は、メモリセル４■の状態を検知する増幅器１１
の第２の実施例を示している。第１図の増幅器１１含ま
れている要素は説明しやすくするための同一番号を付け
である。第４図の実施例に含まれる追加要素には、それ
ぞれ、ノードｌＯと端子１４との間、およびノード２０
と端子１５との間に結合しており、そのゲートが読出し
信号Ｒおよび相補信号Ｒバーを受けるように結合してお
り、トランジスタ１２と１３とのベースが書込みサイク
ル中に書込みドライバにより駆動されないようにしてい
る伝送ゲート６１と６２とがある。トランジスタ６３と
０４とのドレインは、それぞれ、ノードｌＯと２０とに
結合しており、ゲートは読出し信号Ｒバーを受取るよう
に結合しており、ソースはノード６５に接続されてトラ
ンジスタ１２と１３とのベースを書込みサイクル中クラ
ンプ回路６Ｂの出力にクランプしている。バイアス回路
６７はトランジスタ１６のベースに結合されて端子１４
および１５における電圧がＫＶｄｄになるようにするた
めトランジスタのベースをＶｄｄ（１−Ｋ　）にバイア
スしている。

［発明の効果］ これまで述べたところにより増幅器の入力をクランプす
るフィードバックを備え、これにより関連する大きなキ
ャパシタンスを充電または放電しないようにして、入力
信号に一層速く応答するバイＭＯＳトランスインピーダ
ンス増幅器が提供されることがわかるはずである。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す電気回路図であ
る。 第２図は、記憶装置アレイに結合した第１の実施例を示
す電気回路図である。 第３図は、本発明の第２の実施例を示す部分的ブロック
回路図である。 １１・・・センス増幅器、 １２．１３・・・トランジスタ、 １４．１５・・・ノード、　　１８・・・抵抗器、２１
．２２・・・負荷抵抗器、　４１・・・メモリセル、５
１・・・語線、　５２．　５４・・・ビット線。 特許出願人　モトローラ・インコーホレーテッド代　理
　人　弁理士　　池　　内　　義　　明Ｆ’Ｉ　Ｃ− ７７ｖ７″Ｃ。 ７７７″Ｃ。

Claims (1)

1. 【特許請求の範囲】 １、複数の語線と、 複数のビット線対と、 各々が前記ビット線対の一つと前記複数の語線の一つと
   の間に一義的に結合しておりかつ読出しモードと書込み
   モードとを有する、複数のメモリセルと、 前記複数の語線に結合され該語線の一つを選択する第１
   の手段と、 前記複数のビト線対に結合され該ビット線対の一つを選
   択する第２の手段と、 各々がビット線対に結合され該ビット線対にかかる電圧
   を検知し該ビット線対に一義的に結合している該メモリ
   セルのモードを決定するものであって、 第１の出力端子と、 第２の出力端子と、 前記ビット線対に結合され第１および第２の信号を差動
   的に発生する第４の手段と、 前記第１の手段と前記第１の出力端子との間に結合され
   ており、前記第１の信号に応じて第１の出力を発生する
   第５の手段と、 前記第１の手段と前記第２の出力端子との間に結合され
   ており、前記第２の信号に応じて第２の出力を発生する
   第６の手段と、 前記ビット線の一方と前記第１の出力端子との間に結合
   されており、前記読出しモード中前記ビット線の電圧を
   選択的にクランプする第７の手段と、 前記ビット線の他方と前記第２の出力端子との間に結合
   されており、前記読出しモード中前記ビット線の電圧を
   選択的にクランプする第８の手段と、 備えている、複数の第３の手段と、 を具備することを特徴とする記憶装置回路。 ２、更に、前記ビット線対の間に結合され、前記ビット
   線が選択されないとき該ビット線をクランプ電圧にクラ
   ンプする第９の手段を備えている特許請求の範囲第１項
   に記載の回路。 ３、前記第９の手段は、 前記クランプ電圧を受取る電圧端子と、 前記ビット線の一方と前記電圧端子との間に結合されて
   おり、前記第２の手段に結合されたゲートを備えており
   、列選択信号に応答する、第１のトランジスタと、 前記ビット線の他方と前記電圧端子との間に結合されて
   おり、前記第２の手段に結合されたゲートを備えており
   、前記列選択信号に応答する、第２のトランジスタと、 を具備する特許請求の範囲第２項に記載の回路。 ４、前記第４の手段は、 第１の抵抗器と、 第２の抵抗器と、 電流源と、 前記第１の抵抗器により第１の電圧に、および前記第５
   の手段に結合されているコレクタと、前記ビット線の一
   方に結合されているベースと、前記電流源により第２の
   電圧に結合されているエミッタと、を備えた第１のトラ
   ンジスタと、 前記第２の抵抗器により前記第１の電圧におよび前記第
   ６の手段に結合されているコレクタと、前記ビット線の
   他方に結合されているベースと、前記電流源により前記
   第２の電圧端子に結合されているエミッタと、を備えた
   第２のトランジスタと、 を有する特許請求の範囲第１項に記載の回路。 ５、前記第５の手段は前記の電圧に結合されてているコ
   レクタと、前記第１のトランジスタの前記コレクタに結
   合されているベースと、前記第１の出力端子および前記
   第６の手段に結合されているエミッタと、を備えた第３
   のトランジスタを有する特許請求の範囲第４項に記載の
   回路。 ６、前記第７の手段は前記第３のトランジスタの前記エ
   ミッタに結合されているドレインと、第１のイネーブル
   信号を受けるように結合されているゲートと、前記第１
   のトランジスタの前記ベースに結合されているソースと
   、を備えた第４のトランジスタを有する特許請求の範囲
   第５項に記載の回路。 ７、前記第６の手段は前記第１の電圧に結合されている
   コレクタと、前記第２のトランジスタの前記コレクタに
   結合されているベースと、前記第２の出力端子および第
   ５の手段に結合されているエミッタとを備えた第４のト
   ランジスタを有する特許請求の範囲第５項に記載の回路
   。 ８、前記第８の手段は前記第４のトランジスタの前記エ
   ミッタに結合しているソースと、第２のイネーブル信号
   を受けるように結合されているゲートと、前記第２のト
   ランジスタの前記ベースに結合されているドレインと、
   を備えた第５のトランジスタを有する特許請求の範囲第
   ７項に記載の回路。 ９、前記第７の手段は前記第３のトランジスタの前記エ
   ミッタに結合されているソースと、第１のイネーブル信
   号を受けるように結合されているゲートと、前記第１の
   トランジスタの前記ベースに結合されているドレインと
   、を備えた第６のトランジスタを有する特許請求の範囲
   第８項に記載の回路。