JPH0376096A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体メモリに係り、特−にメモリセルが電界
効果形トランジスタを含んで構成されたメモリを高速化
するのに好適な回路技術に関する。 ［従来の技術］ 最近、メモリの高集積化及び高速化の両立を図るために
、電界効果形トランジスタとバイポーラ形トランジスタ
を併用した回路が多数提案されている。この中で例えば
、１９８９１ＳＳＣＣＤｉｇｅｓｔ　ｏｆＴｅｃｈｎｉ
ｃａｌ　Ｐａｐｅｒｓ　ｐｐ、３６−３７の”Ａｎ　８
ｎｓ　ＢｉＣＭＯ５ＩＭｂ　ＥＣＬ　ＳＲＡＭ　ｗｉｔ
ｈ　ａ　Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｍｅｍｏｒｙ　Ａ
ｒｒａｙＳｉｚｅ’″と題する論文に記載のような回路
では、メモリセルを高集積化に適した絶縁ゲート電界効
果形トランジスタで構成し、ビット線の電位を検出する
差動アンプをビット線にベースが接続されるバイポーラ
形トランジスタで、また、ビット線に充電電流を供給す
る回路をビット線に抵抗を介してエミッタが接続される
バイポーラ形トランジスタで構成している。すなわち、
高集積化に適したＭＡ縁縁ゲート電界効果形ランジスタ
でメモリセル面積の低減を図り、高速化に適したバイポ
ーラ形トランジスタでビット線電位の検出時間及びビッ
ト線の充電時間を短縮している。しかし、ビット線の電
位を検出する差動アンプをアクティブ状態に駆動する回
路及びビット線に放電電流を供給する回路を絶縁ゲート
電界効果形トランジスタで構成しているため、差動アン
プがアクティブ状態に切り換わる時間及びビット線の放
電時間の短縮には限界があった。

【発明が解決しようとする課題】

上記従来例を第２図に示す。第２図は、半導体メモリの
メモリセル及びその周辺回路の回路図である。この図で
、ＭＣ１１〜ＭＣ２２はメモリセル、Ｗｌ、Ｗ２はワー
ド線、ＢＬＩ、ＢＲＩ。 ＢＬ２．ＢＨ３はビット線、ＶＹＩＮＩ、ＶＹＩＮ２は
ビット線選択信号、Ｄ、Ｄ’　、ＤＩ、、ＤＩ’は読み
書き制御信号である。メモリセルＭＣＩＩを選択し情報
を読み出す時は、トランジスタＭＴＬ及びＭＴＲをオン
させるためにワード線Ｗｌを高電位に邸動し、トランジ
スタＭＲＬ、ＭＲＲ。 ＭＲをオンさせるためにビット線選択信号ＶＹＩＮ１を
高電位に駆動し、読み書き制御信号り、Ｄ’をトランジ
スタＭＤＬ、ＭＤＲをオフさせるために低電位に、ＤＩ
、ＤＩ’　を高電位に駆動する。 今セルＭＣＩＩ内のトランジスタＭＮＬがオンしている
とセル電流１ｃａｌｌはトランジスタＱＹＬから、ＲＥ
Ｌ、ＭＴＬ、ＭＮＬを介しテＶ、ＥＥへ流れる。よって
、ＱＹＬに流れる電流は。 ＩｃｅｌｌとＭＲＬに流れる電流Ｉ　（ＭＲＬ）との和
、すなわちＩｃｅｌ　ｌ＋Ｉ　（ＭＲＬ）となる。 よって、ＱＹＬのベース・エミッタ間電圧ＶＢＥ（ＱＹ
Ｌ）は、 ＶＢＥ（ＱＹＬ）＝（ｎｋＴ／ｑ）４ｎ（（Ｉｃｅｌｌ
＋Ｉ（ＭＲＬ））／Ｉｏコここに。 ｋ：ボルツマン定数＝　１．３８Ｘ１０−”Ｊ／Ｋｑ：
電子電荷＝　１．６０２Ｘ１０−”Ｃｎ　：接合電圧・
電流特性の勾配係数 （例えば、ｎ＝１．０５） Ｔ：標準使用温度（例えば、Ｔ　＝　３２３．１５　Ｋ
　）工ｏ：接合の逆方向飽和電流 また、抵抗ＲＥＬの電圧Ｖ　（ＲＥＬ）は、Ｖ（ＲＥＬ
）：ＲＥＬ・（Ｉｃａｌｌ＋Ｉ（ＭＲＬ））となる。一
方、ＱＹＨに流れる電流は、ＭＲＲに流れる電流Ｉ　（
ＭＲＲ）（＝Ｉ　（ＭＲＬ））のみである。よって、Ｑ
ＹＲのベース・エミッタ間電圧ＶＢＥ　（ＱＹＲ）は、 ＶＢＥ（ＱＹＲ）＝（ｎｋＴ／ｑ）・１ｎ（Ｉ（阿ＲＬ
）／Ｉｏ］また、抵抗ＲＥＲ（＝ＲＥＬ）（７）電圧Ｖ
　（ＲＥＲ）は、 Ｖ（ＲＥＲ）＝ＲＥＬ−Ｉ（ＭＲＬ） となる、よってビット線ＢＬＩとＢＲＩの電位差ΔＶＢ
は、 ΔＶＢ＝ＶＢＥ（ＱＹＬ）＋Ｖ（ＲＥＬ）−ＶＢＥ（Ｑ
ＹＲ）−Ｖ（ＲＥＲ）”（ｎｋＴ／ｑ）　・Ｉｎ［（Ｉ
ｃｅｌｌ＋Ｉ（ＭＲＬ））／Ｉ（ＭＲＬ）］＋ＲＥＬ４
ｃｅｌｌ となる。今、ＶＹＩＮＩが高電位でＭＲがオンしテイル
ノテ、ＱＲＬ、ＱＲＲでｍａされた差動アンプはアクテ
ィブ状態になっているので、この差動アンプは、上記電
位差ΔＶＢを検出し、コモンデータ線ＣＤＬ、ＣＤＲに
データを出力する。−方、非選択のビット線は、ビット
線選択信号ｖｙＩＮ２が低電位で、Ｓ２内のＭＲがオフ
しているので、Ｓ２内の差動アンプはアクティブ状態に
なっておらず、この差動アンプは、コモンデータ線ＣＤ
Ｌ、ＣＤＲにデータを出力しない。よって。 コモンデータ線ＣＤＬ、ＣＤＲには、セルＭＣ１１のデ
ータしか出力されないので、このデータを検出すること
でセルＭＣ１１の情報を読み出せる。 次に、メモリセルＭＣＩＩを選択し情報を書き込む時は
、まず、読み出し時と同様にワード線Ｗ１を高電位に駆
動し、ビット線選択信号ＶＹＩＮ１を高電位に駆動する
。次に、書き込み情報に応じて、読み書き制御信号り、
Ｄ’の何れか一方を高電位に、ＤＩ、ＤＩ’の何れか一
方を低電位に駆動する。今セルＭＣＩＩ内のトランジス
タＭＮＬがオンしている時、Ｄ′を高電位に、ＤＩ’　
を低電位に駆動すると、ビット線ＢＲＩは低電位に変化
し、ＭＮＬのゲート電圧が低電位となるのでＭＮＬはオ
ンからオフに切り換わり、セルの情報が反転する。 しかし、この従来例においては、以下に述べるようにに
２つの問題点がある・ まず第１の問題点について述べる。この問題は選択ビッ
ト線を切り換えて、情報を読み出す時に生ずる。すなわ
ち、最初にセルＭＣ１１の情報を読み出しており５次に
選択ビット線を切り換えて。 セルＭＣ１２の情報を読み出すには、ＶＹＩＮＩを低電
位に駆動し、ＶＹＩＮ２を高電位に駆動する。この時、
Ｓｌ内のＭＲがオンからオフに、Ｓ２内のＭＲがオフか
らオンに切り換わる。よって、Ｓｌ内の差動アンプは非
アクテイブ状態に、Ｓ２内の差動アンプはアクティブ状
態になり、コモンデータ線ＣＤＬ、ＣＤＲには、セルＭ
Ｃ１２のデータが出力される。しかし、一般に絶縁ゲー
ト電界効果形トランジスタのスイッチング時間が、Ｉｎ
ｓ程度と遅いため、ＭＲがオフからオンに切り換わり、
差動アンプがアクティブ状態に切り換わるのに極めて長
い時間を要する。このため１選択ビット線を切り換えて
情報を読み出す時のアクセス時間が極めて遅くなるとい
う問題がある。 次に、第２の問題点について述べる。この問題は情報書
き込み時に生ずる。すなわち、メモリセルＭＣＩＩを選
択し情報を書き込む時は、先に述べたように、書き込み
情報に応じて、ビット線ＢＬ１またはＢＲＩの何れか一
方を放電し、ビット線の電位を低電位に駆動する必要が
ある。このため、書き込み時には、読み書き制御信号り
またはＤ′を高電位にし、ＭＤＬまたはＭＤＲをオフか
らオンに切り換えるが、絶縁ゲート電界効果形トランジ
スタのスイッチング時間が、１ｎｓ８度と遅いため、ビ
ット線を放電し、ビット線の電位を低電位に駆動するの
に極めて長い時間を要する。 このため、書き込み時間が極めて遅くなるという問題が
ある。 なお、以上では、第２図に沿って説明してきたので、ビ
ット線の放電時間が問題となったが、例えば、第２図の
Ｎチャネル絶縁ゲート電界効果形トランジスタをＰチャ
ネル絶縁ゲート電界効果形トランジスタと、ＮＰＮバイ
ポーラ形トランジスタをＰＮＰバイポーラ形トランジス
タと置き換え、電圧関係を全て逆にした場合は、ビット
線の充電時間が問題となる。 本発明の第１の目的は１選択ビット線を切り換えて情報
を読み出す時のアクセス時間の高速化を図ることであり
、第２の目的は、情報書き込み時のビット線の充放電時
間を短縮し、書き込み時間の高速化を図ることにある。 （課題を解決するための手段１ 上記第１の目的を達成するために本発明が採用した手段
は、上記差動アンプにコレクタが接続され、ベースまた
はエミッタに入力される信号に応じて、差動アンプに電
流を供給するバイポーラ形トランジスタを付加するとい
う手段であり、上記第２の目的を達成するために本発明
が採用した手段は、ビット線に書き込み時にのみ電流を
供給するバイポーラ形トランジスタを接続するという手
段である。 【作用１ 上記手段を用いると、一般にバイポーラ形トランジスタ
のスイッチング時間が、０．５ｎｓ程度と速いため、差
動アンプがアクティブ状態に切り換わるのに極めて短い
時間しか要しないので、選択ビット線を切り換えて情報
を読み出す時のアクセス時間が極めて速くなる。同様に
、ビット線を放電し、ビット線の電位を低電位に駆動す
るのに極めて短い時間しか要しないので、書き込み時間
が極めて速くなる。 【実施例］ 第３図（ａ）は、本発明の第１の実施例を示す図である
。第３図（ａ）は、半導体メモリのメモリセル及びその
周辺回路の回路図である。この図で、ＭＣＩＩ〜ＭＣ２
２はメモリセル、Ｗｌ、Ｗ２はワード線、ＢＬＩ、ＢＲ
Ｉ、ＢＬ２．ＢＨ３はビット線、ＶＹＩＮＩ、ＶＹＩＮ
Ｉ’　、ＶＹＩＮ２．ＶＹＩＮ２’はビット線選択信号
、ＷＥ。 ＤＩ、ＤＩ’は読み書き制御信号である。また、図中の
数値は、電源または信号の電圧値の一例を示しており、
例えば、ビット線選択信号ＶＹＩＮ１の−３，０／−３
，４は選択レベルが−３，ＯＶ、非選択レベルが−３，
４Ｖであること、読み書き制御信号ＷＥの−０，８／−
２，２は読み出しレベルが−ｏ、ｓｖ、　ｉＦき込みレ
ベルが−２，２Ｖであることを示している。この図にお
いて、メモリセルＭＣＩＩを選択し情報を読み出す時は
、トランジスタＭＴＬ及びＭＴＲをオンさせるためにワ
ード線Ｗ１を高電位に駈動し、トランジスタＱＩＲ，Ｑ
ＩＢＬ、ＱＩＢＲをオンさせるためにビット線選択信号
ＶＹＩＮＩを高電位に郭動し、読み書き制御信号ＷＥを
高電位に、ＤＩ。 ＤＩ’　を高電位に、また、ビット線の電位がＷＥから
決まるようにＶＹＩＮＩ’　を低電位に騨動する。今セ
ルＭＣ１ｌ内のトランジスタＭＮＬがオンしているとセ
ル電流ＩｃｅｌｌはトランジスタＱＹＬから、ＲＥＬ、
ＭＴＬ、ＭＮＬを介しテｖＥへ流れる。よって、ＱＹＬ
に流れる電流は。 ＩｃｅｌｌとＩＢＬとの和、すなわちＩｃｅｌｌ＋ＩＢ
Ｌとなる。よって、ＱＹＬのベース・エミッタ間電圧Ｖ
ＢＥ　（ＱＹＬ）は、 ＶＢＥ（ＱＹＬ）＝（ｎｋＴ／ｑ）４ｎ（（Ｉｃｅｌｌ
＋ＩＢＬ）／Ｉｏコここに、 ｋ：ボルツマン定数＝　１．３８　Ｘ　１０−”Ｊ／Ｋ
ｑ：１！子電荷＝　１．６０２　Ｘ　１０−”Ｃｎ　：
接合電圧・電流特性の勾配係数 （例えば、ｎ＝１．０５） Ｔ：標準使用温度（例えば、Ｔ　＝　３２３．１５　Ｋ
　）工０：接合の逆方向飽和電流 また、抵抗ＲＥＬの電圧Ｖ　（ＲＥＬ）は、ν（ＲＥＬ
）＝ＲＥＬ・（Ｉｃａｌｌ＋ＩＢＬ）となる。一方、Ｑ
ＹＲに流れる電流は、ＩＢＲ（＝ＩＢＬ）のみである。 よって、よって、ＱＹＲのベース・エミッタ間電圧ＶＢ
Ｅ　（ＱＹＲ）は、ＶＢＥ（ＱＹＲ）＝（ｎｋＴ／ｑ）
　４ｎ（ＩＢＬ／Ｉｏｌまた、抵抗ＲＥＲ（＝ＲＥＬ）
（７）電圧Ｖ　（ＲＥＲ）は。 Ｖ（ＲＥＲ）＝ＲＥＬ−ＩＢＬ となる。よってビット線ＢＬＩとＢＲＩの電位差ΔＶＢ
は、 ＡＶＯ＝ＶＢＥ（ＱＹＬ）＋Ｖ（ＲＥＬ）−Ｖ［１Ｅ（
ＱＹＲ）−Ｖ（ＲＥＲ）＝（ｎｋＴ／ｑ）　・１ｎ（（
ＩｃｅＬｌ＋ＩＢＬ）／ＩＢＬ］＋ＲＥＬ４ｃｅｌｌ・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・（１）となる。今、ＶＹＩＮＩが高電位
でＱＴＲがオンしているので、ＱＲＬ、ＱＲＲで構成さ
れた差動アンプはアクティブ状態になっているので、こ
の差動アンプは、上記電位差ΔＶＢを検出し、コモンデ
ータ１ＩｌｃＤＬ、ＣＤＲにデータを出力する。 一方、非選択のビット線は、ビット線選択信号■ＹＩＮ
２が低電位で、Ｓ２内のＱＩＲがオフしているので、Ｓ
２内の差動アンプはアクティブ状態になっておらず、こ
の差動アンプは、コモンデータ線ＣＤＬ、ＣＤＲにデー
タを出力しない、よって、コモンデータ線ＣＤＬ、ＣＤ
Ｒには、セルＭＣ１ｌのデータしか出力されないので、
このデータを検出することでセルＭＣＩＩの情報を読み
出せる。 次に、メモリセルＭＣＩＩを選択し情報を書き込む時は
、まず、読み出し時と同様にワードｖＡｗ１を高電位に
駆動し、ビット線選択信号ＶＹＩＮ１を高電位に、ＶＹ
ＩＮＩ’　を低電位に駆動する。 次に、書き込み情報に応じて、読み書き制御信号ＤＩ、
ＤＩ’の何れか一方を低電位に駆動し、ＷＥを低電位に
駆動する。今セルＭＣ１１内のトランジスタＭＮＬがオ
ンしている時、ＤＩ’　を低電位に開動すると、ＱＩＷ
Ｒがオンし、ビット線ＢＲＩは低電位に変化する。この
ため、ＭＮＬのゲート電圧が低電位となるのでＭＮＬは
オンからオフに切り換わり、セルの情報が反転する。 ここで、本実施例において、着目すべき点が２つある。 まず第１の着目点は１選択ビット線を切り換えて、情報
を読み出す時にある。すなわち、最初にセルＭＣＩＩの
情報を読み出しており、次に選択ビット線を切り換えて
、セルＭＣ１２の情報を読み出すには、ＶＹＩＮＩを低
電位に、ＶＹＩＮＩ’を高電位に駆動し、ＶＹＩＮ２を
高電位に、ＶＹＩＮ２’　を低電位に駆動する。この時
、Ｓ１内のＱＩＲがオンからオフに、Ｓ２内のＱＩＲが
オフからオンに切り換わる。よって、Ｓｌ内の差動アン
プは非アクテイブ状態に、Ｓ２内の差動アンプはアクテ
ィブ状態になり、コモンデータ線ＣＤＬ。 ＣＤＲには、セルＭＣ１２のデータが出力される。 ここで、着目すべき点は、一般にバイポーラ形トランジ
スタのスイッチング時間が、０．５ｎｓ程度と速いため
、差動アンプがアクティブ状態に切り換わるのに極めて
短い時間しか要しないので、選択ビット線を切り換えて
情報を読み出す時のアクセス時間が極めて速くなるとい
うことである。 次に、第２の着目点は、情報書き込み時にある。 すなわち、メモリセルＭＣ１１を選択し情報を書き込む
時は、先に述べたように、書き込み情報に応じて、ビッ
ト！ＢＬＩまたはＢＲＩの何れか一方を放電し、ビット
線の電位を低電位に駆動する必要がある。このため、書
き込み時には、読み書き制御信号ＤＩまたはＤＩ’　を
低電位にし、ＱＩＷＬまたはＱＩＷＲをオフからオンに
切り換える。 ここで、着目すべき点は、バイポーラ形トランジスタの
スイッチング時間が、０．５ｎｓ程度と速いため、ビッ
ト線を放電し、ビット線の電位を低電位に駆動するのに
極めて短い時間しか要しないので、書き込み時間が極め
て速くなるということである。 さらに、本実施例では、差動アンプまたはビット線に供
給する電流を定電流源（ＩＲまたはｒ　ｗＬ、ＩＷＲ）
で発生している。この様に、差動アンプを駆動する電流
を一定にすると、ＣＤＬ、ＣＤＨの放電時間を一定にで
き、アクセス時間のばらつきを低減できるのみならず、
ＣＤＬ、ＣＤＲに流れるデータ電流が一定ならば、この
データを安定に検出できるという長所がある。また、ビ
ット線に供給する電流を一定にすると、ビット線の放電
時間を一定にでき、書き込み時間のばらつきを低減でき
るという長所がある。 また、ＩＢＬ　（＝ＩＢＲ）またはＲＥＬ　（＝ＲＥＲ
）は、（１）式に示すように、ビット線ＢＬ１とＢＲＩ
の電位差ΔＶＢを決めるための設計パラメータであり、
設計次第で如何様な値にしても良く１例えば、ＩＢＬ＝
ＩＢＲ＝ＯまたはＲＥＬ＝ＲＥＲ＝Ｏとしてもよい。ま
た、このことは以下の実施例でも同様である。 第３図（ｂ）は、本発明の第２の実施例を示す図である
。第３図（ｂ）が、第３図（ａ）と異なる点は、第３図
（ｂ）では、第３図（ａ）のＱＩＢＬ、ＱＩＢＲを取り
除き、定電流源ＩＢＬ、ＩＢＲを直接ビット線に接続し
ている点のみである。 よって、本例でも、第３図（ａ）で述べた議論がそのま
ま成立し、選択ビット線を切り換えて情報を読み出す時
のアクセス時間及び書き込み時間が極めて速くなる。な
お、第３図（ｂ）で定電流源ＩＢＬ、ＩＢＲを直接ビッ
ト線に接続した理由は、コノ様にすると、ＶＹＩＮＩ、
ＶＹＩＮ２の寵動するトランジスタの数が低減されるの
で、選択ビット線を切り換えて情報を読み出す時のアク
セス時間を、さらに高速化できるからである。 第４図は１本発明の第３の実施例を示す図である。第４
図（ａ）が、第３図（ｂ）と異なる点は。 読み書き制御信号ＷＥとＤＩ、ＤＩ’の入力位置を取り
換えた点のみである。また、第４図（ｂ）が、第４図（
ａ）と異なる点は、第４図（ａ）ではＱＷＬ、ＱＷＲの
ベースにＷＥ倍信号入力していたのに対し、第４図（ｂ
）ではＱＷＬ、ＱＷＲのベースに定電圧ＶＷＲＥＦを印
加し、その代りに、ＱＩＷＬ、ＱＩＷＲのベースにビッ
ト線選択信号ＶＹＩＮと読み書き制御信号ＷＥとで論理
計算を行った結果の信号を入力している点のみである。 よって、本例でも、第３図（ａ）で述べた議論がそのま
ま成立し、選択ビット線を切り換えて情報を読み出す時
のアクセス時間及び書き込み時間が極めて速くなる。 なお、第３図及び以下に述べる第１図、第５図〜第９図
においても、第４図（ａ）から第４図（ｂ）への変更と
同様の変更を行うことができることは明らかである。 第５図は、本発明の第４の実施例を示す図である。第５
図が、第３図（ｂ）と異なる点は、第５図では、第３図
（ｂ）のＱＹＹＬ、ＱＹＹＲ（第５図ではＱＹＬ、ＱＹ
Ｒ）に入力する信号ＶＹＩＮ１′　（第５＠ではｖｙ）
を、定電圧ｇｖｙｙと、抵抗ＲＹと、トランジスタＱＩ
Ｙと定電流源ＩＹとで、信号ＶＹＩＮＩから発生してい
る点のみである。よって、本例でも、第３図（ａ）で述
べた議論がそのまま成立し、選択ビット線を切り換えて
情報を読み出す時のアクセス時間及び書き込み時間が極
めて速くなる。なお、第５図で信号■Ｙを信号ＶＹＩＮ
Ｉから発生した理由は、この様にすると、ＶＹＩＮＩ’
なる信号を外部から入力する必要がなくなるからである
。 第６図は、本発明の第５の実施例を示す図である。第６
図が、第４図（ａ）と異なる点は、第６図では、第４図
（ａ）になかったＱＹＬ、ＱＹＲなるトランジスタを付
加した点のみである。よって、本例でも、第３図（、）
で述べた議論がそのまま成立し１選択ビット線を切り換
えて情報を読み出す時のアクセス時間及び書き込み時間
が極めて速くなる。なお、第６図でＱＹＬ、、ＱＹＲな
るトランジスタを付加した理由は、この様にすると。 情報読み出し時のビット線の電位が、ＷＥ２から決まり
、例えば、ＤＩ、ＤＩ’のレベルがばらついてもビット
線の電位に影響を与えないため、差動アンプの誤動作を
、防止できるからである。 第１図は、本発明の第６の実施例を示す図である。第１
図（ａ）が、第３図（ｂ）と異なる点は、第１図（ａ）
では、第３図（ｂ）のＱＹＬ、ＱＹＲに入力する信号Ｗ
Ｅに相当する信号を、定電圧源ＶＹＹと、抵抗ＲＹＬ、
ＲＹＲと、トランジスタＱＩＹＬ、ＱＩＹＲと定電流源
ｒＹＬ、ＩＹＲとで、信号ＶＹＩＮＩ及び信号ＤＩ、Ｄ
Ｉ’から発生している点のみである。よって、本例でも
、第３図（ａ）で述べた議論がそのまま成立し、選択ビ
ット線を切り換えて情報を読み出す時のアクセス時間及
び書き込み時間が極めて速くなる。なお、第１図（ａ）
でＱＹＬ、ＱＹＲに入力する信号を信号ＶＹＩＮＩ及び
信号ＤＩ、ＤＩ’　から発生した理由は、この様にする
と、ＷＥなる信号を外部から入力する必要がなくなるか
らである。 なお、ＱＹＬ、ＱＹＲのベースに接続した容量ＣＹＬ、
ＣＹＲは、書き込みが終了し、ＱＹＬまたはＱＹＲがビ
ット線を充電する際に発生する、ビット線のオーバーシ
ュートを低減し、書き込み回復時間（ライトリカバリタ
イム）を高速化するための容量である。 また、本例に示した。アドレスバッファ（ＡＤＤＲＥＳ
Ｓ　ＢＵＦＦＥＢ）、デコーダ（ＤＥＣＯＤＥＲ）、出
力回路（ＯＵＴＰ［ＩＴ　ＣＩＲＣＵＩＴ）は周知の回
路であるので、これらの回路動作に関する説明はここで
は省略する。 また、本例に示した。ドライバ（ＤＲＩＶＥＲ）の回路
動作に関する説明は、例えば、特願平０１−０８４８６
３号を参照されたい。なお、これらの回路はほんの１例
であり、本発明は、これらの回路に限るものではない。 また、本例に示した電圧値、電流値及び電流源の具体的
な回路の構成法は、はんの１例であり、本発明はこれら
に限るものではない。 第１図（ｂ）は、゛第１図（ａ）において、第４図（ａ
）から第４図（ｂ）への変更と同様の変更を行った例を
示す図である。 第１図（ｃ）が、第１図（ａ）と異なる点は、第１図（
ａ）ではＶＹＩＮ信号とＤＩ、ＤＩ’信号の電位関係で
ＩＷＬ、ＩＷＲ，ＩＹＬ、ＩＹＲを切り換えていたのに
対し、第１図（ｃ）ではＤＩ、ＤＩ’信号とＷＥの電位
関係でＩＷ、ＩＹを切り換えている点のみである。第１
図（Ｃ）の様にすると、第を図（ａ、）のＩＷＬ、ＩＶ
Ｉ及び工ＹＬ、ＩＹＲをそれぞれ半分にできるので、低
消費電力化が図れる。なお、第１図（ｃ）のＷＥは定電
圧でもよく、ＤＩ、ＤＩ’信号に対する差動信号でもよ
い。 なお、第３図〜第６図及び以下に述べる第７図〜第９図
においても、第１図（ａ）から第１図（ｃ）への変更と
同様の変更を行うことができることは明らかである。 第７図は、本発明の第７の実施例を示す図である。第７
図が、第１図（ａ）と異なる点は、第１図（ａ）では、
電ｇ１を圧ＶＥＥが−５，２ｖであったのに対し、第７
図では、ＶＥＥ＝−４，５Ｖになっている点のみである
。よって１本例でも、第３図（ａ）で述べた議論がその
まま成立し、選択ビット線を切り換えて情報を読み出す
時のアクセス時間及び書き込み時間が極めて速くなる。 第８図は、本発明の第８の実施例を示す図である。第８
図が、第１図（ａ）と異なる点は、第８図では、第１図
（ａ）の容量ＣＹＬ、ＣＹＲを取り除き、その代りに、
定電圧源ＶＣＬと、トランジスタＱＣＬＬ、ＱＣＬＲを
設けている点のみである。よって、本例でも、第３図（
ａ）で述べた議論がそのまま成立し、選択ビット線を切
り換えて情報を読み出す時のアクセス時間及び書き込み
時間が極めて速くなる。なお１本例で、ＣＹＬ。 ＣＹＲを取り除き、その代りに、ＶＣＬと、ＱＣＬＬ、
ＱＣＬＲを設けた理由は、情報読み出し時のビット線の
電位をＱＣＬＬ、ＱＣＬＲから決め、その代りに、抵抗
ＲＹＬ、ＲＹＲの抵抗値を大きくしても、書き込みが終
了する際に発生する、ビット線のオーバーシュートを低
減し、書き込み回復時間（ライトリカバリタイム）を高
速化できるからである。 第９図は、本発明の第９の実施例を示す図である。第９
図が、第１図（ａ）と異なる点は、第１図（ａ）ではメ
モリセルのデータをそのまま出力していたのに対し、第
９図では、各ビット線毎に、メモリセルのデータと外部
からのデータを比較し、その比較結果を出力するように
した点のみである。 よって、本例でも、第３図（ａ）で述べた議論がそのま
ま成立し、書き込み時間が極めて速くなる。 なお、本例では、メモリセルのデータと外部からのデー
タ（ＡＬ、ＡＲ）の排他的論理和（Ｅｘｃｌｕｓｉｖｅ
　ＯＲ）をとり、その結果をＤＬ、ＤＲに出力するよう
にしている。 第１０図は１本発明の第１０の実施例を示す図であり、
第１図及び第３図〜第９図に示すメモリセルのレイアウ
ト図のｌ個を示している。このレイアウト図の特徴は、
定電圧線ＶＥを、ビット線ＢＬ、ＢＲと並行に配線して
いる点である。この様にすると、以下に述べるように２
つの利点がある。 一般に、セルへ情報を書き込む時は、ビット線を高電位
または低電位にするため、ビット線の充放電を行う、既
に述べたように、この充放電をいかに高速に行うかが、
書き込み時間の高速化のポイントとなる。しかし、ビッ
ト線の充放電を極めて高速に行うと、隣接セルのビット
線にカップリング容量を介して、信号が伝播する。この
信号は、隣接セルのビット線にとってはノイズとなる。 しかし、第１０図のように、定電圧線ＶＥを、隣接セル
との境界に、ビット線ＢＬ、ＢＲと並行に配線すると、
隣接するセルのビット線は、定電圧線ＶＥによって互い
にシールドされる。よって、上記カップリング・ノイズ
は発生しない。これが第１の利点である。 なお、同じセルに接続されるビット線ＢＬ、ＢＲ間に定
電圧線ＶＥ　（またはＶＣ）を配線すると、ＢＬ、ＢＲ
間のカップリング・ノイズも防止できることは明らかで
ある。 次に、第１図及び第３図〜第９図において、選択ワード
線に接続されたセルに流れるＩｃｅｌｌは、全て定電圧
線ＶＥに流れ込む。よって、定電圧線ＶＥをワード線と
並行に配線すると、選択ワード線に接続された全セルの
Ｉｃｅｌｌが、１本の定電圧線ＶＥに集中して流れる。 よって、この場合は、定電圧線ＶＥの配線幅を、配線抵
抗による電圧降下及びエレクトロマイグレーションを保
障するために、十分大きくする必要があり、これはメモ
リセル面積の増大をもたらす、これに対し、第１０図の
ように、定電圧ＩＩＡｖＥを、ビット線と並行に配線す
ると、選択ワード線に接続されたセルのＩｃｅｌｌは、
各セルに対応するビット線と並行に配線された定電圧線
ＶＥに分散して流れる。 このため、定電圧線ＶＥの配線幅を小さくでき、メモリ
セル面積を小さくできる。これが第２の利点である。 なお、第１図及び第３図〜第９図において１選択ワード
線に接続されたセルのＩｃｅｌｌがＶＣから流れるよう
に電位設計を行った場合、または、Ｎチャネル絶縁ゲー
ト電界効果形トランジスタとＰチャネル絶縁ゲート電界
効果形トランジスタとを入れ換え、ＮＰＮバイポーラ形
トランジスタをＰＮＰバイポーラ形トランジスタと入れ
換え、電圧関係を全て逆にした場合は、定電圧線ＶＣを
ビット線と並行に配線すると、同様の効果が得られるこ
とは明らかである。 第１１図は、本発明の第１１の実施例を示す図であり、
第１図及び第３図〜第９図に示すビット線の配線レイア
ウト図の１例を示している。このレイアウト図の特徴は
、隣接するビット線の位置覧コをセルアレーの途中で取
り換えている点である。この様にすると、既に述べたよ
うに定電圧線でシールドしなくても、上記カップリング
・ノイズを低減することができる。すなわち、第１１図
（ａ）では、１ペアおきにビット線の位置関係をセルア
レーの中間点で取り換えているので、カップリング・ノ
イズの大きさを約１７２にできる。 また、第１１図（ｂ）では、１ベアおきにビット線の位
置関係をセルアレーの中間点と１７４点で取り換えてい
るので、カップリング・ノイズの大きさを約１／４にで
きる。 なお１以上の実施例では、メモリセルとしてＰチャネル
絶縁ゲート電界効果形トランジスタとＮチャネル絶縁ゲ
ート電界効果形トランジスタをクロスカップルして構成
した例を主に示しているが。 本発明はこのメモリセルに限るものではない。すなわち
、例えば、上記絶縁ゲート電界効果形トランジスタを、
接合電界効果形トランジスタに取り換えたメモリでもよ
く、また、抵抗負荷とＮチャネル電界効果形トランジス
タとで構成したメモリセルでもよく、また、抵抗負荷と
Ｐチャネル電界効果形トランジスタとで構成したメモリ
セルでもよい。 【発明の効果１ 以上述べてきたように、本発明を用いると、選択ビット
線を切り換えて情報を読み出す時のアクセス時間及び書
き込み時間を極めて高速化できる。

【図面の簡単な説明】

第１図は本発明の第６の実施例を示す回路図、第２図は
従来例を示す回路図、 第３図は本発明の第１，２の実施例を示す回路図、第４
図は本発明の第３の実施例を示す回路図、第５図は本発
明の第４の実施例を示す回路図、第６図は本発明の第５
の実施例を示す回路図、第７図は本発明の第７の実施例
を示す回路図、第８図は本発明の第８の実施例を示す回
路図、第９図は本発明の第９の実施例を示す回路図、第
１０図は本発明の第１０の実施例を示すメモリセルのレ
イアウト図、 第１１図は本発明の第１１の実施例を示すビット線の配
線レイアウト図である。 符号の説明 ＭＣＩＩ〜ＭＣ２２・・・・・・メモリセル、Ｗ↓、Ｗ
２・・・・・ワード線、 ＢＬＩ、ＢＲＩ、ＢＬ２．ＢＨ３・・・・・・ビット線
、ＶＹＩＮＩ、ＶＹＩＮ２・・・・・・ビット線選択信
３゜第１図（ｂ） ＭＥＭＯＲＹＣＥＬＬ　＆　５ＥＮＳＥ　ｃＩＲＣＵＩ
Ｔ第１図（Ｃ） ＭＥＭＯＲＹＣＥＬＬ　＆　５ＥＮＳＥＣＩＲＣＵＩＴ
第３図（ａ） 第２図 第３図（ｂ） 第４図（ａ） 第５図 第４図（ｂ） 第６図 第９図 第８図 第１０図 口 第１配線層 第１１図（ａ） 第１１図 （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、ワード線とビット線に接続され、少なくとも電界効
   果形トランジスタを含んで構成されるメモリセルと、 ビット線にベースが接続され、ビット線の電位に応じて
   、コレクタから選択セルの情報を出力する第１のバイポ
   ーラ形トランジスタと、ビット線にエミッタが接続され
   、ベースに入力される信号に応じて、ビット線に充電（
   放電）電流を供給する第２のバイポーラ形トランジスタ
   と、 ビット線にコレクタが接続され、ベースまたはエミッタ
   に入力される信号に応じて、ビット線に放電（充電）電
   流を供給する第３のバイポーラ形トランジスタとで構成
   されることを特徴とする半導体メモリ。 ２、ワード線とビット線に接続され、少なくとも電界効
   果形トランジスタを含むメモリセルで構成される半導体
   メモリにおいて、ビット線に書き込み時にのみ電流を供
   給するバイポーラ形トランジスタを接続したことを特徴
   とする半導体メモリ。 ３、請求項１記載の第１のバイポーラ形トランジスタの
   エミッタにコレクタが接続され、ベースまたはエミッタ
   に入力される信号に応じて、上記第１のバイポーラ形ト
   ランジスタに電流を供給するバイポーラ形トランジスタ
   を付加したことを特徴とする半導体メモリ。 ４、請求項１記載の第１または第３のバイポーラ形トラ
   ンジスタまたは請求項２記載のバイポーラ形トランジス
   タまたは請求項３記載のバイポーラ形トランジスタのエ
   ミッタに定電流源を付加したことを特徴とする半導体メ
   モリ。 ５、請求項１または２記載のビット線に定電流源を付加
   したことを特徴とする半導体メモリ。 ６、請求項１記載の第２のバイポーラ形トランジスタの
   ベースまたは第３のトランジスタのベースまたはエミッ
   タに、ビット線選択信号と、読み書き制御信号と、書き
   込みデータ信号との内少なくとも２つの信号で論理計算
   を行なった結果の信号を入力したことを特徴とする半導
   体メモリ。 ７、請求項１記載の第２のバイポーラ形トランジスタの
   ベースに、容量を付加したことを特徴とする半導体メモ
   リ。 ８、請求項１記載の第２のバイポーラ形トランジスタの
   ベースにエミッタが接続され、ベースに定電圧が印加さ
   れるバイポーラ形トランジスタを付加したことを特徴と
   する半導体メモリ。 ９、請求項１または２記載の半導体メモリにおいて、隣
   接するビット線の位置関係をセルアレーの途中で取り換
   えたことを特徴とする半導体メモリ。 １０、２本の定電圧線とワード線とビット線に接続され
   、少なくとも電界効果形トランジスタを含むメモリセル
   で構成される半導体メモリにおいて、上記定電圧線の少
   なくとも１本を、上記ビット線と並行に配線したことを
   特徴とする半導体メモリ。