JP2928332B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに係り、特にメモリセルが電界
効果形トランジスタを含むフリップフロップで構成され
たメモリの書き込み時間を高速化するのに好適な回路技
術に関する。

［従来の技術］ 最近、メモリの高集積化及び高速化の両立を図るため
に、電界効果形トランジスタとバイポーラ形トランジス
タを併用した回路が多数提案されている。この中で例え
ば、1998 ISSCC Digest of Technical Papers pp.36−3
7の“An 8ns BiCMOS 1Mb ECL SRAM with a Configurabl
e Memory Array Size"と題する論文に記載のような回路
では、メモリセルを高集積化に適した絶縁ゲート電界効
果形トランジスタで構成し、ビット線の電位を検出する
差動アンプをビット線にベースが接続されるバイポーラ
形トランジスタで、また、ビット線に充電電流を供給す
る回路をビット線に抵抗を介してエミッタが接続される
バイポーラ形トランジスタで構成している。すなわち、
高集積化に適した絶縁ゲート電界効果形トランジスタで
メモリセル面積の低減を図り、高速化に適したバイポー
ラ形トランジスタでビット線電位の検出時間及びビット
線の充電時間を短縮している。しかし、ビット線の電位
を検出する差動アンプをアクティブ状態に駆動する回路
及びビット線に放電電流を供給する回路を絶縁ゲート電
界効果形トランジスタで構成しているため、差動アンプ
がアクティブ状態に切り換わる時間及びビット線の放電
時間の短縮には限界があった。

［発明が解決しようとする課題］ 上記従来例を第２図（ａ）に示す。第２図（ａ）は、
半導体メモリのメモリセル及びその周辺回路の回路図で
ある。この図で、MC11〜MC22はメモリセル、W1,W2はワ
ード線、BL1,BR1,BL2,BR2はビット線、VYIN1,VYIN2はビ
ット線選択信号、D,D′,DI,DI′は読み書き制御信号で
ある。メモリセルMC11を選択し情報を読み出す時は、ト
ランジスタMTL及びMTRをオンさせるためにワード線W1を
高電位に駆動し、トランジスタMRL,MRR,MRをオンさせる
ためにビット線選択信号VYIN1を高電位に駆動し、読み
書き制御信号D,D′をトランジスタMDL,MDRをオフさせる
ために低電位に、DI,DI′を高電位に駆動する。今セルM
C11内のトランジスタMNLがオンしているとセル電流Icel
lはトランジスタQYLから,REL,MTL,MNLを介してVEEへ流
れる。よって、QYLに流れる電流は、IcellとMRLに流れ
る電流Ｉ（MRL）との和、すなわちIcell＋Ｉ（MRL）と
なる。（ただし、QRLのベース電流は、極めて小さいの
で、ここでは無視した。）よって、QYLのベース・エミ
ッタ間電圧VBE（QYL）は、 VBE（QYL）＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/I
o］ ここに、 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・｛Icell＋Ｉ（MRL）｝ となる。一方、QYRに流れる電流は、MRRに流れる電流Ｉ
（MRR）（＝Ｉ（MRL））のみである。（ただし、QRRの
ベース電流は、極めて小さいので、ここでは無視し
た。）よって、QYRのベース・エミッタ間電圧VBE（QY
R）は、 VBE（QYR）＝（nkT/q）・ln〔Ｉ（MRL）/Io〕 また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・Ｉ（MRL） となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/I（MR
L）〕 ＋REL・Icell となる。今、VYIN1が高電位でMRがオンしているので、Q
RL,QRRで構成された差動アンプはアクティブ状態になっ
ているので、この差動アンプは、上記電位差ΔVBを検出
し、コモンデータ線CDL,CDRにデータを出力する。一
方、非選択のビット線は、ビット線選択信号VYIN2が低
電位で、S2内のMRがオフしているので、S2内の差動アン
プはアクティブ状態になっておらず、この差動アンプ
は、コモンデータ線CDL,CDRにデータを出力しない。よ
って、コモンデータ線CDL,CDRには、セルMC11のデータ
しか出力されないので、このデータを検出することでセ
ルMC11の情報を読み出せる。

次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に駆動する。次
に、書き込み情報に応じて、読み書き制御信号D,D′の
何れか一方を高電位に、DI,DI′の何れか一方を低電位
に駆動する。今セルMC11内のトランジスタMNLがオンし
ている時、Ｄ′を高電位に、DI′を低電位に駆動する
と、ビット線BR1は低電位に変化し、MNLのゲート電圧が
低電位となるのでMNLはオンからオフに切り換わり、セ
ルの情報が反転する。

しかし、この従来例においては、以下に述べるように
に２つの問題点がある。

まず第１の問題点について述べる。この問題は選択ビ
ット線を切り換えて、情報を読み出す時に生ずる。すな
わち、最初にセルMC11の情報を読み出しており、次に選
択ビット線を切り換えて、セルMC12の情報を読み出すに
は、VYIN1を低電位に駆動し、VYIN2を高電位に駆動す
る。この時、S1内のMRがオンからオフに、S2内のMRがオ
フからオンに切り換わる。よって、S1内の差動アンプは
非アクティブ状態に、S2内の差動アンプはアクティブ状
態になり、コモンデータ線CDL,CDRには、セルMC12のデ
ータが出力される。しかし、一般に絶縁ゲート電界効果
形トランジスタのスイッチング時間が、lns程度と遅い
ため、MRがオフからオンに切り換わり、差動アンプがア
クティブ状態に切り換わるのに極めて長い時間を要す
る。このため、選択ビット線を切り換えて情報を読み出
す時のアクセス時間が極めて遅くなるという問題があ
る。

次に、第２の問題点について述べる。この問題は情報
書き込み時に生ずる。すなわち、メモリセルMC11を選択
し情報を書き込む時は、先に述べたように、書き込み情
報に応じて、ビット線BL1またはBR1の何れか一方を放電
し、ビット線の電位を低電位に駆動する必要がある。こ
のため、書き込み時には、読み書き制御信号Ｄまたは
Ｄ′を高電位にし、MDLまたはMDRをオフからオンに切り
換えるが、絶縁ゲート電界効果形トランジスタのスイッ
チング時間が、1ns程度と遅いため、ビット線を放電
し、ビット線の電位を低電位に駆動するのに極めて長い
時間を要する。このため、書き込み時間が極めて遅くな
るという問題がある。

そこで、発明者らは、特願平１−210083号において、
選択ビット線を切り換えて情報を読み出す時のアクセス
時間を高速化する方法及び情報書き込み時のビット線の
充放電時間を短縮し、書き込み時間を高速化する方法を
提案した。

第２図（ｂ）は、上記提案を採用した半導体メモリの
１例を示す図である。第２図（ｂ）は、半導体メモリの
メモリセル及びその周辺回路の回路図である。この図
で、MC11〜MC22はメモリセル、W1,W2はワード線、BL1,B
R1,BL2,BR2はビット線、VYIN1,VYIN1′,VYIN2,VYIN2′
はビット線選択信号、WE,DI,DI′は読み書き制御信号で
ある。また、図中の数値は、電源または信号の電圧値の
一例を示しており、例えば、ビット線選択信号VYIN1の
−3.0/−3.4は選択レベルが−3.0V,非選択レベルが−3.
4Vであること、読み書き制御信号WEの−0.8/−2.2は読
み出しレベルが−0.8V,書き込みレベルが−2.2Vである
ことを示している。この図において、メモリセルMV11を
選択し情報を読み出す時は、トランジスタMTL及びMTRを
オンさせるためにワード線W1を高電位に駆動し、トラン
ジスタQIR,QIBL,QIBRをオンさせるためにビット線選択
信号VYIN1を高電位に駆動し、読み書き制御信号WEを高
電位に、DI,DI′を高電位に、また、ビット線の電位がW
Eから決まるようにVYIN1′を低電位に駆動する。今セル
MC11内のトランジスタMNLがオンしているとセル電流Ice
llはトランジスQYLから,REL,MTL,MNLを介してVEへ流れ
る。よって、QYLに流れる電流は、IcellとIBLとの和、
すなわちIcell＋IBLとなる。よって、QYLのベース・エ
ミッタ間電圧VBE（QYL）は、 VBE（QYL）＝（nkT/q）・ln〔（Icell＋IBL）/Io］ ここに、 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・（Icell＋IBL） となる。一方、QYRに流れる電流は、IBR（＝IBL）のみ
である。よって、QYRのベース・エミッタ間電圧VBE（QY
R）は、 VBE（QYR）＝（nkT/q）・ln〔IBL/Io］ また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・IBL となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔（Icell＋IBL）/IBL］ ＋REL・Icell…… （１） となる。今、VYIN1が高電位でQIRがオンしているので、
QRL,QRRで構成された差動アンプはアクティブ状態にな
っているので、この差動アンプは、上記電位差ΔVBを検
出し、コモンデータ線CDL,CDRにデータを出力する。一
方、非選択のビット線は、ビット線選択信号VYIN2が低
電位で、S2内のQIRがオフしているので、S2内の差動ア
ンプはアクティブ状態になっておらず、この差動アンプ
は、コモンデータ線CDL,CDRにデータを出力しない。よ
って、コモンデータ線CDL,CDRには、セルMC11のデータ
しか出力されないので、このデータを検出することでセ
ルMC11の情報を読み出せる。

次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に、VYIN1′を低電
位に駆動する。次に、書き込み情報に応じて、読み書き
制御信号DI,DI′の何れか一方を低電位に駆動し、WEを
低電位に駆動する。今セルMC11内のトランジスタMNLが
オンしている時、DI′を低電位に駆動すると、QIWRがオ
ンし、ビット線BR1は低電位に変化する。このため、MNL
のゲート電圧が低電位となるので、MNLはオンからオフ
に切り換わり、セルの情報が反転する。

ここで、本実施例において、着目すべき点が２つあ
る。まず第１の着目点は、選択ビット線を切り換えて、
情報を読み出す時にある。すなわち、最初にセルMC11の
情報を読み出しており、次に選択ビット線を切り換え
て、セルMC12の情報を読み出すには、VYIN1を低電位
に、VYIN1′を高電位に駆動し、VYIN2を高電位に、VYIN
2′を低電位に駆動する。この時、S1内のQIRがオンから
オフに、S2内のQIRがオフからオンに切り換わる。よっ
て、S1内の差動アンプは非アクティブ状態に、S2内の差
動アンプはアクティブ状態になり、コモンデータ線CDL,
CDRには、セルMC12のデータが出力される。ここで、着
目すべき点は、一般にバイポーラ形トランジスタのスイ
ッチング時間が、0.5ns程度と速いため、差動アンプが
アクティブ状態に切り換わるのに短い時間しか要しない
ので、選択ビット線を切り換えて情報を読み出す時のア
クセス時間が速くなるということである。

次に、第２の着目点は、情報書き込み時にある。すな
わち、メモリセルMC11を選択し情報を書き込む時は、先
に述べたように、書き込み情報に応じて、ビット線BL1
またはBR1の何れか一方を放電し、ビット線の電位を低
電位に駆動する必要がある。このため、書き込み時に
は、読み書き制御信号DIまたはDI′を低電位にし、QIWL
またはQIWRをオフからオンに切り換える。ここで、着目
すべき点は、バイポーラ形トランジスタのスイッチング
時間が、0.5ns程度と速いため、ビット線を放電し、ビ
ット線の電位を低電位に駆動するのに短い時間しか要し
ないので、書き込み時間が速くなるということである。

しかし、本例では、選択ビット線を切り換えて情報を
読み出す時のアクセス時間及び書き込み時間が速くなる
が、選択ワード線を切り換えて情報を読み出す時のアク
セス時間は高速化されない。選択ワード線を切り換えた
時のアクセス時間の高速換には、ワード線の電圧信号の
低振幅化が有効である。しかし、ワード線の電圧信号の
低振幅化を行うと、せっかく高速化した書き込み時間が
遅くなるという問題が生じる。以下このことを説明す
る。

メモリセルへの情報の書き込み時間は、先に述べたビ
ット線の放電時間と、メモリセルの反転時間との和の時
間である。本例では、ビット線の放電時間が速い分、書
き込み時間を高速化できる。しかし、セル自身の反転時
間、すなわち、上記説明で、トランジスタMNLがオンか
らオフに切り換わった後、セルの情報が反転する時間
は、MPLのオン抵抗と、MNLのドレインの寄生容量との時
定数から決まる。MPLのオン抵抗は、MPLのゲート電圧が
高いほど大きくなる。よって、ワード線の電圧信号の低
振幅化を行い、これに伴い、VEの電圧を高くすると、メ
モリセルの反転時間が増加し、書き込み時間が遅くな
る。

本発明の目的は、ワード線の電圧信号の低振幅化を行
った時のセル自身の反転時間を高速化し、書き込み時間
を高速化することにある。

［課題を解決するための手段］ 上記目的を達成するための本発明の半導体メモリは、
電位VCおよびVE（VC＞VE）が印加される、電界効果型ト
ランジスタから成るフリップフロップと、該フリップフ
ロップと上記ビット線との間でデータ転送を行うトラン
スファゲートとの構成を有する半導体メモリにおいて、
上記メモリセルにデータを書き込むときの上記ビット線
の電位VBを、VB＞VCまたはVB＜VEに駆動することを特徴
とする。

またあるいは上記目的を達成するための本発明の半導
体メモリは、電位VCおよびVE（VC＞VE）が印加される。
電界効果型トランジスタから成るフリップフロップと、
該フリップフロップと上記ビット線との間でデータ転送
を行うトランスファゲートとの構成を有する半導体メモ
リにおいて、上記トランスファゲートまたはフリップフ
ロップを構成するトランジスタが形成されるウエルまた
は半導体基板の電位VBBと、上記メモリセルにデータを
書き込む時の上記ビット線の電位VBとを、VBB＞VB＞VC
またはVBB＜VB＜VEとすることを特徴とする。

［作用］ トランスファゲートが例えばNMOSの場合を例にとりま
ず説明する。

VB＜VEとしてVEの電位を高くし、VC−VEの差電圧を小
さくして、ワード線の電圧信号の振幅を低減すると、選
択ワード線を切り換えて情報を読み出すときのアクセス
時間が短くなり高速化が可能になる。

またVB＜VEとして書き込み時のビット線の電位VBを高
い電位VEと同じにせず低くすることにより、書き込み時
のメモリセル内のトランジスタのオン抵抗が小さくする
ことが可能になる。このオン抵抗はセルの情報が反転す
る時間を決定する要因で、これを小さくすることは書き
込み時間を高速化することになる。

さらに、トランスファゲートやメモリセル内のトラン
ジスタの形成されるウエルまたは半導体基板の電位VBB
をVEと同じにせず、VBB＜VB＜VEとすることにより、ト
ランスファゲートやメモリセル内のトランジスタのドレ
インまたはソースのｎ形電極の電位とウエルまたは半導
体基板（ｐ形）の間のpn接合がオンして、ウエルまたは
基板に電流が流れるような、いわばラッチアップが発生
するようなこともない。すなわち上記のように、VBB＜V
B＜VEとすることは、読み出し時のアクセス時間や書き
込み時間を高速化しながらもラッチアップ耐性の向上を
もたらすことになる。

以上はトランスファゲートがNMOSの例であるが、これ
がPMOSの場合はVBB＞VB＞VCとすることが同様の効果を
招くことになる。

［実施例］ 第１図（ａ）は、本発明の第１の実施例を示す図であ
る。第１図（ａ）が、第２図（ｂ）と異なる点は、第１
図（ａ）では、選択ワード線を切り換えて情報を読み出
す時のアクセス時間を高速化するために、ワード線の電
圧信号を2.4V（＝−0.8−（−3.2））から1.6V（＝−0.
8−（−2.4））に低振幅化している点である。すなわ
ち、ワード線の非選択レベルVWLを−3.2Vから−2.4Vに
高くしている。このため、ワード線が非選択レベルVWL
（−2.4V）の時、トランジスタMTL及びMTRがオンしない
ように、電位VEも、ワード線の非選択レベルVWL（−2.4
V）程度にまで高くする必要がある。ここで、通常のメ
モリでは、電位VEと書き込み時のビット線の電位VBLの
関係をVE≦VBLとしているので、本例でもこれに従い、V
Eを高くした分、書き込み時のビット線の電位VBLを高く
すると、書き込み時のMPLまたはMPRのオン抵抗が大きく
なり、メモリセルの反転時間が増加し、書き込み時間が
遅くなってしまう。よって、本実施例では、書き込み時
のビット線の電位VBLを−3.0V（＝WEのＬレベルからQYL
またはQYRのベース・エミッタ間電圧を引いた電圧＝−
2.2−0.8）とし、VE（＝−2.4V）より低くし、書き込み
時のMPLまたはMPRのオン抵抗を小さくしている。よっ
て、メモリセルの反転時間が低減され、書き込み時間が
高速化される。

さらに、本実施例では、トランジスタMTL、MTR及びMN
L,MNRが形成されるウエルまたは半導体基板の電位VBB
を、VBB＝VEE＝−5.2Vとし、VBB＜VE＝−2.4Vにしてい
る。（ここでVEEは第１図（ａ）図中のVCCとともに電源
の一方の端子電位を示す。）以下、このようにすると、
ラッチアップ耐性を向上できることを説明する。通常の
メモリでは、トランジスタMTL,MTR及びMNL,MNRが形成さ
れるウエルまたは半導体基板の電位VBBは、VBB＝VEとな
っている。第１図（ａ）において、仮にVBB＝VE＝−2.4
Vとすると、書き込み時にビット線の電位が−3.0Vとな
るので、MTLまたはMTRのドレイン及びソース（ｎ形）並
びにMNLまたはMNRのソース（ｎ形）の電圧が、ウエルま
たは半導体基板（ｐ形）の電圧VBBより低くなってしま
う。よって、ドレインまたはソースとウエルまたは半導
体基板の間のpn接合がオンし、ラッチアップが発生して
しまう。これに対し、第１図（ａ）に示したように、VB
B＝VEE＝−5.2Vとすると、書き込み時にビット線の電位
が−3.0Vとなっても、上記pn接合はオンせず、ラッチア
ップは発生しない。

なお、本例は、トランスファゲートがNMOSの例を示し
ているが、トランスファゲートがPMOSの場合は、VBB＞V
Cとすると、同様の効果が得られることは明らかであ
る。

なお、VBB＞VCまたはVBB＜VEにした時、ラッチアップ
耐性を向上できるのは、書き込み時に、ビット線の電位
VBを、VB＞VCまたはVB＜VEに駆動するようにした場合に
限られるものではない。なぜならば、例えば、第２図
（ｂ）においても、書き込み時にビット線の電位がアン
ダーシュートを起こし、VB＜VEになり得るからである。

第１図（ｂ）は、本発明の第２の実施例を示す図であ
る。第１図（ｂ）が、第１図（ａ）と異なる点は、第１
図（ｂ）では、第１図（ａ）のQIBL,QIBRを取り除き、
定電流源IBL,IBRを直接ビット線に接続している点のみ
である。よって、本例でも、第１図（ａ）で述べた議論
がそのまま成立し、書き込み時間の高速化及びラッチア
ップ耐性の向上を図ることができる。

なお、第１図（ｂ）で定電流源IBL,IBRを直接ビット
線に接続した理由は、この様にすると、VYIN1,VYIN2の
駆動するトランジスタの数が低減され、その分ビット線
ドライバの負荷が軽減されるので、選択ビット線を切り
換えて情報を読み出す時のアクセス時間を、さらに高速
化できるからである。

第３図は、本発明の第３の実施例を示す図である。第
３図（ａ）が、第１図（ｂ）と異なる点は、読み書き制
御信号WEとDI,DI′の入力位置を取り換えた点のみであ
る。また、第３図（ｂ）が、第３図（ａ）と異なる点
は、第３図（ａ）ではQWL,QWRのベースにWE信号を入力
していたのに対し、第３図（ｂ）ではQWL,QWRのベース
に定電圧VWREFを印加し、その代りに、QIWL,QIWRのベー
スにビット線選択信号VYINと読み書き制御信号WEとで論
理計算（本例では、論理積計算）を行った結果の信号を
入力している点のみである。よって、本例でも、第１図
（ａ）で述べた議論がそのまま成立し、書き込み時間の
高速化及びラッチアップ耐性の向上を図ることができ
る。

なお、第１図及び以下に述べる第４図〜第９図におい
ても、第３図（ａ）から第３図（ｂ）への変更と同様の
変更を行うことができることは明らかである。

第４図は、本発明の第４の実施例を示す図である。第
４図が、第１図（ｂ）と異なる点は、第４図では、第１
図（ｂ）のQYYL,QYYR（第４図ではQYL,QYR）に入力する
信号VYIN1′（第４図ではVY）を、定電圧源VYYと、抵抗
RYと、トランジスタQIYと定電流源IYとで、信号VYIN1か
ら発生している点のみである。よって、本例でも、第１
図（ａ）で述べた議論がそのまま成立し、書き込み時間
の高速化及びラッチアップ耐性の向上を図ることができ
る。

なお、第４図で信号VYを信号VYIN1から発生した理由
は、この様にすると、VYIN1′なる信号を外部から入力
する必要がなくなるからである。

第５図は、本発明の第５の実施例を示す図である。第
５図が、第３図（ａ）と異なる点は、第５図では、第３
図（ａ）になかったQYL,QYRなるトランジスタを付加し
た点のみである。よって、本例でも、第１図（ａ）で述
べた議論がそのまま成立し、書き込み時間の高速化及び
ラッチアップ耐性の向上を図ることができる。

なお、第５図でQYL,QYRなるトランジスタを付加した
理由は、この様にすると、情報読み出し時のビット線の
電位が、WE2から決まり、例えば、DI,DI′のレベルがば
らついてもビット線の電位に影響を与えないため、差動
アンプの誤動作を防止できるからである。

第６図は、本発明の第６の実施例を示す図である。第
６図（ａ）が、第１図（ｂ）と異なる点は、第６図
（ａ）では、第１図（ｂ）のQYL,QYRに入力する信号WE
に相当する信号を、定電圧源VYYと、抵抗RYL,RYRと、ト
ランジスタQIYL,QIYRと定電流源IYL,IYRとで、信号VYIN
1及び信号DI,DI′から発生している点のみである。よっ
て、本例でも、第１図（ａ）で述べた議論がそのまま成
立し、書き込み時間の高速化及びラッチアップ耐性の向
上を図ることができる。

なお、第６図（ａ）でQYL,QYRに入力する信号を信号V
YIN1及び信号DI,DI′から発生した理由は、この様にす
ると、WEなる信号を外部から入力する必要がなくなるか
らである。

なお、QYL,QYRのベースに接続した容量CYL,CYRは、書
き込みが終了し、QYLまたはQYRがビット線を充電する際
に発生する、ビット線のオーバーシュートを低減し、書
き込み回復時間（ライトリカバリタイム）を高速化する
ための容量である。

また、本例に示した、アドレスバッファ（ADDRESS BU
FFER）、デコーダ（DECODER）、出力回路（OUTPUT CIRC
UIT）は周知の回路であるので、これらの回路動作に関
する説明はここでは省略する。また、本例に示した、ド
ライバ（DRIVER）の回路動作に関する説明は、例えば、
特願平01−084863号に述べている。なお、これらの回路
はほんの１例であり、本発明は、これらの回路に限るも
のではない。

また、本例に示した電圧値、直流値は、ほんの１例で
あり、本発明はこれらに限るものではない。

第６図（ｂ）は、第６図（ａ）において、第３図
（ａ）から第３図（ｂ）への変更と同様の変更を行った
例を示す図である。

第７図は、本発明の第７の実施例を示す図である。第
７図が、第６図（ａ）と異なる点は、第６図（ａ）では
VYIN信号とDI,DI′信号の電位関係でIWL,IWR,IYL,IYRを
切り換えていたのに対し、第７図ではDI,DI′信号とWE
の電位関係でIW,IYを切り換えている点のみである。第
７図のようにすると、第６図（ａ）のIWL,IWR及びIYL,I
YRをそれぞれ半分にできるので、低消費電力化が図れ
る。なお、第７図のWEは定電圧でもよく、DI,DI′信号
に対する差動信号でもよい。

なお、第１図および第３図〜第５図ならびに以下に述
べる第８図〜第９図においても、第６図（ａ）から第７
図への変更と同様の変更を行うことができることは明ら
かである。

第８図は、本発明の第８の実施例を示す図である。第
８図が、第６図（ａ）と異なる点は、第８図では、第６
図（ａ）の容量CYL,CYRを取り除き、その代りに、定電
圧源VCLと、トランジスタQCLL,QCLRを設けている点のみ
である。よって、本例でも、第１図（ａ）で述べた議論
がそのまま成立し、書き込み時間の高速化及びラッチア
ップ耐性の向上を図ることができる。

なお、本例で、CYL,CYRを取り除き、その代りに、VCL
と、QCLL,QCLRを設けた理由は、情報読み出し時のビッ
ト線の電位をQCLL,QCLRから決め、その代りに、抵抗RY
L,RYRの抵抗値を大きくし、QCLL,QCLRのエミッタノード
の時定数を大きくしても、書き込みが終了する際に発生
する、ビット線のオーバーシュートを低減でき、書き込
み回復時間（ライトリカバリタイム）を高速化できるか
らである。

第９図は、本発明の第９の実施例を示す図である。第
９図が、第６図（ａ）と異なる点は、第６図（ａ）では
メモリセルのデータをそのまま出力していたのに対し、
第９図では、各ビット線毎に、メモリセルのデータと外
部からのデータを比較し、その比較結果を出力するよう
にした点のみである。よって、本例でも、第１図（ａ）
で述べた議論がそのまま成立し、書き込み時間の高速化
及びラッチアップ耐性の向上を図ることができる。

なお、本例では、メモリセルのデータと外部からのデ
ータ（AL,AR）の排他的論理和（Exclusive OR）をと
り、その結果をDL,DRに出力するようにしている。

なお、以上の実施例では、メモリセルとしてＰチャネ
ル絶縁ゲート電界効果形トランジスタとＮチャネル絶縁
ゲート電界効果形トランジスタをクロスカップルして構
成した例を主に示しているが、本発明はこのメモリセル
に限るものではない。すなわち、例えば、上記絶縁ゲー
ト電界効果形トランジスタを、接合電界効果形トランジ
スタに取り換えたメモリセルでもよく、また、抵抗負荷
とＮチャネル電界効果形トランジスタとで構成したメモ
リセルでもよく、また、抵抗負荷とＰチャネル電界効果
形トランジスタとで構成したメモリセルでもい。

［発明の効果］ 以上述べてきたように、本発明を用いると、書き込み
時間の高速化及びラッチアップ耐性の向上を図ることが
できる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明のそれぞれ第１、第２の
実施例を示す回路図、 第２図（ａ）は従来例を示す回路図、同図（ｂ）は発明
者らが既に提案した回路例図、 第３図（ａ）、（ｂ）は本発明の第３の実施例を示す回
路図、 第４図は本発明の第４の実施例を示す回路図、 第５図は本発明の第５の実施例を示す回路図、 第６図（ａ）、（ｂ）は本発明の第６の実施例を示す回
路図、 第７図は本発明の第７の実施例を示す回路図、 第８図は本発明の第８の実施例を示す回路図、 第９図は本発明の第９の実施例を示す回路図である。 符号の説明 MC11〜MC22……メモリセル、W1,W2……ワード線、BL1,B
R1,BL2,BR2……ビット線、VYIN1,VYIN2……ビット線選
択信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/414

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ワード線とビット線との交点にメモリセル
   を有して、該メモリセルは、電位VCおよびVE（VC＞VE）
   が印加される、電界効果型トランジスタから成るフリッ
   プフロップと、該フリップフロップと上記ビット線との
   間でデータ転送を行うトランスファゲートとの構成を有
   する半導体メモリにおいて、上記メモリセルにデータを
   書き込むときの上記ビット線の電位VBを、VB＞VCまたは
   VB＜VEに駆動することを特徴とする半導体メモリ。
2. 【請求項２】ワード線とビット線との交点にメモリセル
   を有して、該メモリセルは、電位VCおよびVE（VC＞VE）
   が印加される、電界効果型トランジスタから成るフリッ
   プフロップと、該フリップフロップと上記ビット線との
   間でデータ転送を行うトランスファゲートとの構成を有
   する半導体メモリにおいて、上記トランスファゲートま
   たはフリップフロップを構成するトランジスタが形成さ
   れるウエルまたは半導体基板の電位VBBと、上記メモリ
   セルにデータを書き込む時の上記ビット線の電位VBと
   を、 VBB＞VB＞VCまたはVBB＜VB＜VEとすることを特徴とする
   半導体メモリ。