JPH03228300A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH03228300A JPH03228300A JP2023517A JP2351790A JPH03228300A JP H03228300 A JPH03228300 A JP H03228300A JP 2023517 A JP2023517 A JP 2023517A JP 2351790 A JP2351790 A JP 2351790A JP H03228300 A JPH03228300 A JP H03228300A
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- JP
- Japan
- Prior art keywords
- address
- replacement
- signals
- circuit
- signal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000006467 substitution reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特にメセルの微細化
に伴い発生するビット不良。
に伴い発生するビット不良。
ジット不良またはワード不良などを予備のメセルに置換
えができる機能を有する半導体メ回路に関する。
えができる機能を有する半導体メ回路に関する。
モリ
アイ
モリ
モリ
〔従来の技術〕
従来のこの種の半導体メモリ回路は、第４図に示すよう
に、外部アドレス信号φ１〜φゎを、入力初段回路１０
にて、内部アドレス信号Ａ１〜Ａ、とＡ、〜Ａ、とに分
け、置換えアドレス判定回路３０及びアドレスデコーダ
２０に接続され、アドレスの置換えを必要としない場合
はアドレスデコーダ２０より選択アドレス信号Ｗ１〜Ｗ
ｏの一つの信号を発生させ、またアドレスの置換えを必
要とする場合は、置換えアドレス判定回路３０からのコ
ントロール信号１によりアドレスデコーダ２０を制御し
選択される選択アドレス信号Ｗ１〜Ｗ、の一つの信号を
禁止したのち、置換えアドレス判定回路３０より、選択
アドレス信号ＲＷ １〜ＲＷ、の一つの信号を発生させ
ていた。
に、外部アドレス信号φ１〜φゎを、入力初段回路１０
にて、内部アドレス信号Ａ１〜Ａ、とＡ、〜Ａ、とに分
け、置換えアドレス判定回路３０及びアドレスデコーダ
２０に接続され、アドレスの置換えを必要としない場合
はアドレスデコーダ２０より選択アドレス信号Ｗ１〜Ｗ
ｏの一つの信号を発生させ、またアドレスの置換えを必
要とする場合は、置換えアドレス判定回路３０からのコ
ントロール信号１によりアドレスデコーダ２０を制御し
選択される選択アドレス信号Ｗ１〜Ｗ、の一つの信号を
禁止したのち、置換えアドレス判定回路３０より、選択
アドレス信号ＲＷ １〜ＲＷ、の一つの信号を発生させ
ていた。
第５図（ａ）はアドレスの置換えを必要としない場合の
第１図の動作状態を示すタイミング図、第５図（ｂ）は
アドレスの置換えを必要とする場合の第１図の動作状態
を示すタイミング図である。
第１図の動作状態を示すタイミング図、第５図（ｂ）は
アドレスの置換えを必要とする場合の第１図の動作状態
を示すタイミング図である。
前述した従来の半導体メモリ回路は、アドレスの置換え
を必要とする場合第５図（ｂ）と必要としない場合第５
図（ａ）での選択するアドレスまでの時間が異なってい
た。第５図（ａ）では、ｔ０〜ｔ２時間となり、第５図
（ｂ）ではｔ。−ｔ５時間となる。このため、選択され
たアドレス時刻（第５図（ａ）のｔ２２時刻又は第５図
（ｂ）のｔ５５時刻以降の制御回路において、時間の調
整をする必要があった。このため、カタログに記載され
ているアクセス関係が、第５図（ｂ）のｔ２〜ｔ５時間
遅れるという欠点があった。
を必要とする場合第５図（ｂ）と必要としない場合第５
図（ａ）での選択するアドレスまでの時間が異なってい
た。第５図（ａ）では、ｔ０〜ｔ２時間となり、第５図
（ｂ）ではｔ。−ｔ５時間となる。このため、選択され
たアドレス時刻（第５図（ａ）のｔ２２時刻又は第５図
（ｂ）のｔ５５時刻以降の制御回路において、時間の調
整をする必要があった。このため、カタログに記載され
ているアクセス関係が、第５図（ｂ）のｔ２〜ｔ５時間
遅れるという欠点があった。
そこで本発明の目的は、前記欠点が解決され、アドレス
の置換えを必要とする場合においてもアドレス時間が長
くならないようにした半導体メモリ回路を提供すること
にある。
の置換えを必要とする場合においてもアドレス時間が長
くならないようにした半導体メモリ回路を提供すること
にある。
本発明の構成は、通常のメモリセルから予備のメモリセ
ルに置換える必要があるか否かを判定する置換えアドレ
ス判定回路を備えた半導体メモリ回路において、前記置
換えが必要な場合には前記置換えアドレス判定回路自身
が置換えアドレスを発生させる手段を設けたことを特徴
とする。
ルに置換える必要があるか否かを判定する置換えアドレ
ス判定回路を備えた半導体メモリ回路において、前記置
換えが必要な場合には前記置換えアドレス判定回路自身
が置換えアドレスを発生させる手段を設けたことを特徴
とする。
次に図面を参照しながら本発明を説明する。
第２図（ａ）は置換えを必要とする場合の第１図の動作
状態を示すタイミング図、第２図（ｂ）は置換えを必要
としない場合の動作状態を示すタイミング図である。第
１図は本発明の一実施例の半導体メモリ回路を示す回路
図である。
状態を示すタイミング図、第２図（ｂ）は置換えを必要
としない場合の動作状態を示すタイミング図である。第
１図は本発明の一実施例の半導体メモリ回路を示す回路
図である。
本実施例は、第１図に示すように、外部アドレス信号φ
１〜φ。を受け、内部アドレス信号Ａ１〜Ａ、とＡ ＋
〜Ａ−とを発生する入力初段回路１０と、置換えアド
レス信号ＲＡ、〜ＲＡ、及び選択アドレス信号ＲＷ、〜
ＲＷ ＋を制御するコントロール信号１を発生する置換
えアドレス判定回路３０と、内部アドレス信号Ａ１〜Ａ
、 Ｌ Ａ ＋ 〜■及び置換えアドレスＲＡ １〜
ＲＡ、を受け、選択アドレス信号Ｗ１〜ＷｏまたはＲＷ
＋〜ＲＷ ＋のいづれか一つを発生させるアドレスデ
コーダ２０とを含み、構成されている。
１〜φ。を受け、内部アドレス信号Ａ１〜Ａ、とＡ ＋
〜Ａ−とを発生する入力初段回路１０と、置換えアド
レス信号ＲＡ、〜ＲＡ、及び選択アドレス信号ＲＷ、〜
ＲＷ ＋を制御するコントロール信号１を発生する置換
えアドレス判定回路３０と、内部アドレス信号Ａ１〜Ａ
、 Ｌ Ａ ＋ 〜■及び置換えアドレスＲＡ １〜
ＲＡ、を受け、選択アドレス信号Ｗ１〜ＷｏまたはＲＷ
＋〜ＲＷ ＋のいづれか一つを発生させるアドレスデ
コーダ２０とを含み、構成されている。
今、外部アドレス信号φ１〜φ。で選択されるアドレス
が置換えを必要とするアドレスと仮定する。
が置換えを必要とするアドレスと仮定する。
また、置換えアドレス判定回路３０から発生する置換え
アドレス信号ＲＡ ＋〜ＲＡｏ及び選択アドレス信号Ｒ
Ｗ １〜ＩＲＷ、を制御するコントロール信号１は、電
源投入直後にすでに発生するように設計されている。
アドレス信号ＲＡ ＋〜ＲＡｏ及び選択アドレス信号Ｒ
Ｗ １〜ＩＲＷ、を制御するコントロール信号１は、電
源投入直後にすでに発生するように設計されている。
第２図（ａ）の時刻ｔ。において、外部アドレス信号φ
１〜φ。が設定されたのち、時刻ｔ、で入力初段回路に
より内部アドレス信号Ａ１〜Ａ。とＴ〜Ａ、を発生し、
時刻ｔ２で置換えアドレス判定回路によりすでに決まっ
ている置換えアドレス信号ＲＡ１〜ＲＡ、、と選択アド
レス信号ＲＷ、〜ＲＷ、とを選択状態としているコント
ロール信号１及び内部アドレス信号Ａ Ｉ””” Ａ−
とＴ−λ；を受けたアドレスデコーダから選択される選
択アドレス信号ＲＷ ＋〜ＲＷ、のいづれか一つの信号
が発生する。
１〜φ。が設定されたのち、時刻ｔ、で入力初段回路に
より内部アドレス信号Ａ１〜Ａ。とＴ〜Ａ、を発生し、
時刻ｔ２で置換えアドレス判定回路によりすでに決まっ
ている置換えアドレス信号ＲＡ１〜ＲＡ、、と選択アド
レス信号ＲＷ、〜ＲＷ、とを選択状態としているコント
ロール信号１及び内部アドレス信号Ａ Ｉ””” Ａ−
とＴ−λ；を受けたアドレスデコーダから選択される選
択アドレス信号ＲＷ ＋〜ＲＷ、のいづれか一つの信号
が発生する。
次に外部アドレス信号φ１〜φイで選択されるアドレス
が置換えを必要としない場合を説明する。
が置換えを必要としない場合を説明する。
第２図（ｂ）のｔ。−ｔ１時刻までの動作は前記同様（
第２図（ａ）のｔｏ”ｔ＋時刻）で、時刻ｔ２で置換え
アドレス判定回路よりすでに決まっている置換えアドレ
ス信号ＲＡ、〜ＲＡ、と選択アドレス信号ＲＷ、〜ＲＷ
＋を選択禁止状態とするコントロール信号１及び内部
アドレス信号Ａ１〜Ａ、、とＡ ｒ−Ａ＝を受けたアド
レスデコーダから選択される選択アドレス信号Ｗ１〜Ｗ
ゎのいづれか一つの信号が発生する。
第２図（ａ）のｔｏ”ｔ＋時刻）で、時刻ｔ２で置換え
アドレス判定回路よりすでに決まっている置換えアドレ
ス信号ＲＡ、〜ＲＡ、と選択アドレス信号ＲＷ、〜ＲＷ
＋を選択禁止状態とするコントロール信号１及び内部
アドレス信号Ａ１〜Ａ、、とＡ ｒ−Ａ＝を受けたアド
レスデコーダから選択される選択アドレス信号Ｗ１〜Ｗ
ゎのいづれか一つの信号が発生する。
また、第３図に第１図の置換えアドレス判定回路３０の
一例を示す。
一例を示す。
第３図において、置換えアドレス判定回路は、１個のヒ
ユーズ４０と１個のＮチャネル・ＭＯＳＦＥＴとで１ア
ドレス分が済み、簡単な構成で設計できる。
ユーズ４０と１個のＮチャネル・ＭＯＳＦＥＴとで１ア
ドレス分が済み、簡単な構成で設計できる。
本実施例によれば、置換えが必要な場合において、置換
えアドレス判定回路で外部入力されたアドレスとの論理
をとらず、置換えアドレス判定回路自身で置換えアドレ
スを発生させる。
えアドレス判定回路で外部入力されたアドレスとの論理
をとらず、置換えアドレス判定回路自身で置換えアドレ
スを発生させる。
以上説明したように、本発明は、置換えアドレス判定回
路において内部アドレス信号と論理をとらず、置換えア
ドレス判定回路自身で置換えアドレスを決定することに
より、外部アドレス信号から内部の選択されるアドレス
信号までの時間が高速化できる効果がある。
路において内部アドレス信号と論理をとらず、置換えア
ドレス判定回路自身で置換えアドレスを決定することに
より、外部アドレス信号から内部の選択されるアドレス
信号までの時間が高速化できる効果がある。
第１図は本発明の一実施例の半導体メモリ回路を示す回
路図、第２図（ａ）、第２図（ｂ）はいずれも第１図の
動作波形を示すタイミング図、第３図は第１図の置換え
アドレス判定回路の一例を示す回路図、第４図は従来例
を示す回路図、第５図（ａ）。 第５図（ｂ）は第４図の動作波形を示すタイミング図で
ある。 φ１〜φ。・・・・・・外部アドレス信号、Ａ１〜Ａ、
（Ａ、〜Ａ、）・・・・・・内部アドレス信号、ＲＡ
＋〜ＲＡ、・・・・・・置換えアドレス信号、Ｗ１〜Ｗ
、、とＲＷ、〜ＲＷ、・・・・・・選択アドレス信号、
１・・・・・・コントロール信号、１０・・・・・・入
力初段回路、２０・・・・・・アドレス判定回路、３０
・・・・・・置換えアドレス判定回路、ｔ０〜ｔ５・・
・・・任意の時刻。
路図、第２図（ａ）、第２図（ｂ）はいずれも第１図の
動作波形を示すタイミング図、第３図は第１図の置換え
アドレス判定回路の一例を示す回路図、第４図は従来例
を示す回路図、第５図（ａ）。 第５図（ｂ）は第４図の動作波形を示すタイミング図で
ある。 φ１〜φ。・・・・・・外部アドレス信号、Ａ１〜Ａ、
（Ａ、〜Ａ、）・・・・・・内部アドレス信号、ＲＡ
＋〜ＲＡ、・・・・・・置換えアドレス信号、Ｗ１〜Ｗ
、、とＲＷ、〜ＲＷ、・・・・・・選択アドレス信号、
１・・・・・・コントロール信号、１０・・・・・・入
力初段回路、２０・・・・・・アドレス判定回路、３０
・・・・・・置換えアドレス判定回路、ｔ０〜ｔ５・・
・・・任意の時刻。
Claims (1)
- 通常のメモリセルから予備のメモリセルに置換える必要
があるか否かを判定する置換えアドレス判定回路を備え
た半導体メモリ回路において、前記置換えが必要な場合
には前記置換えアドレス判定回路自身が置換えアドレス
を発生させる手段を設けたことを特徴とする半導体メモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023517A JPH03228300A (ja) | 1990-01-31 | 1990-01-31 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023517A JPH03228300A (ja) | 1990-01-31 | 1990-01-31 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228300A true JPH03228300A (ja) | 1991-10-09 |
Family
ID=12112644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023517A Pending JPH03228300A (ja) | 1990-01-31 | 1990-01-31 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402377A (en) * | 1993-05-17 | 1995-03-28 | Hitachi, Ltd. | Semiconductor memory device having a controlled auxiliary decoder |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
-
1990
- 1990-01-31 JP JP2023517A patent/JPH03228300A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402377A (en) * | 1993-05-17 | 1995-03-28 | Hitachi, Ltd. | Semiconductor memory device having a controlled auxiliary decoder |
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