JPS60145600A - 冗長ビツトを備えた半導体メモリ - Google Patents
冗長ビツトを備えた半導体メモリInfo
- Publication number
- JPS60145600A JPS60145600A JP59001610A JP161084A JPS60145600A JP S60145600 A JPS60145600 A JP S60145600A JP 59001610 A JP59001610 A JP 59001610A JP 161084 A JP161084 A JP 161084A JP S60145600 A JPS60145600 A JP S60145600A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- memory cell
- cell group
- redundant
- regular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は冗長ビットを備えた半導体メモリに関する。
近年、半導体集積回路は高密度化、大規模が進みその歩
留り低下が問題となっている。これを解決すべく半導体
メモリでは冗長ビットを備え、不良ビットの冗長ビット
への置換えによって歩留りの向上を計っている。しかし
ながら、冗長ビット及び冗長ビットへの置換回路が必要
となるための面積増大が新たな問題となる。このことを
図面を用いて説明する。
留り低下が問題となっている。これを解決すべく半導体
メモリでは冗長ビットを備え、不良ビットの冗長ビット
への置換えによって歩留りの向上を計っている。しかし
ながら、冗長ビット及び冗長ビットへの置換回路が必要
となるための面積増大が新たな問題となる。このことを
図面を用いて説明する。
第１図は従来の冗長メモリセルを有する半導体メモリの
要部のブロック図である。
要部のブロック図である。
アドレスバッファ１０の出力信号は正規デコーダ２０に
よってデコードされ正規メモリセル群３０のメモリセル
を選択する。一方、冗長メモリセル群８０のメモリセル
も同様にして選択されるが、アドレスバッファ１０の信
号は、まず、アドレス選択回路４０に人力され、Ｒ換ｔ
べき不良アドレスに応じたアドレスが選択された後、予
備デコーダ５０に入力される点が異なっている。また７
０は予備デコーダ活性回路であり、正規メモリセル群に
欠陥があり、冗長セルへの置換が必要な場合のみ予備デ
コーダが動作可能となる様、活性化信号を発生する回路
である。予備デコーダ７０が動作する場合には正規セル
群の欠陥セルが選択されない様正規デコーダ２０の動作
を禁止する必要があり、この禁止信号は予備デコーダの
出力信号から正規デコーダ禁止信号発生回路６０によっ
て発生される。
よってデコードされ正規メモリセル群３０のメモリセル
を選択する。一方、冗長メモリセル群８０のメモリセル
も同様にして選択されるが、アドレスバッファ１０の信
号は、まず、アドレス選択回路４０に人力され、Ｒ換ｔ
べき不良アドレスに応じたアドレスが選択された後、予
備デコーダ５０に入力される点が異なっている。また７
０は予備デコーダ活性回路であり、正規メモリセル群に
欠陥があり、冗長セルへの置換が必要な場合のみ予備デ
コーダが動作可能となる様、活性化信号を発生する回路
である。予備デコーダ７０が動作する場合には正規セル
群の欠陥セルが選択されない様正規デコーダ２０の動作
を禁止する必要があり、この禁止信号は予備デコーダの
出力信号から正規デコーダ禁止信号発生回路６０によっ
て発生される。
第２図は第１図に示す半導体メモリの一部の詳細回路図
である。
である。
第２図を用いて冗長セルの選択を詳細に説明する。アド
レスバッファ１０のそれぞれの相補出力信号の何れかを
゛アドレス選択回路４０で選択し、選択されたアドレス
信号を冗長ビット用の予備デコーダ５０に入力すること
によって不良アドレスのプログラミングが行なわれる。
レスバッファ１０のそれぞれの相補出力信号の何れかを
゛アドレス選択回路４０で選択し、選択されたアドレス
信号を冗長ビット用の予備デコーダ５０に入力すること
によって不良アドレスのプログラミングが行なわれる。
アドレス選択回路４０にはプログラミング素子、例えば
ポリシリコンフユーズ等が含まれ、このフーーズが切断
されていなければ、同相信号が選択され、切れている場
合には逆相信号が選択される様に回路が構成されている
。
ポリシリコンフユーズ等が含まれ、このフーーズが切断
されていなければ、同相信号が選択され、切れている場
合には逆相信号が選択される様に回路が構成されている
。
また、予備デコーダ活性回路７ｏも同様にポリシリコン
フーーズ等のプログラミング素子を含み、欠陥ビットの
置換えを行ない、予備デコーダを動作させる必要がある
場合に、上記フユーズを切断し、予備デコーダを活性化
させる。
フーーズ等のプログラミング素子を含み、欠陥ビットの
置換えを行ない、予備デコーダを動作させる必要がある
場合に、上記フユーズを切断し、予備デコーダを活性化
させる。
この様にして、各アドレス信号の同相、逆相信号をフー
ーズの切断によって任意に選択し、欠陥セルのアドレス
を予備デコーダにプログラムし、更に予備デコーダ活性
回路のフユーズを切断することで、冗長回路が動作可能
となる。
ーズの切断によって任意に選択し、欠陥セルのアドレス
を予備デコーダにプログラムし、更に予備デコーダ活性
回路のフユーズを切断することで、冗長回路が動作可能
となる。
上記のような従来の冗長回路を含む半導体メモリにおい
ては予備デコーダ活性回路７０が予備デコーダ５０の数
と同数だけ必要であシ、また予備デコーダ活性回路７０
内にも前述のようにポリシリコンフーーズ等のプログラ
ミング素子を有しており、更にこれらのフーーズの切断
全トランジスタを用いて行う場合には敵方μｍ２の面積
を必要とし、半導体メモリのチップ面積を増大させると
いう欠点があった。
ては予備デコーダ活性回路７０が予備デコーダ５０の数
と同数だけ必要であシ、また予備デコーダ活性回路７０
内にも前述のようにポリシリコンフーーズ等のプログラ
ミング素子を有しており、更にこれらのフーーズの切断
全トランジスタを用いて行う場合には敵方μｍ２の面積
を必要とし、半導体メモリのチップ面積を増大させると
いう欠点があった。
本発明の目的は、上記欠点を除去し、予備デコーダを常
に活性化状態にすることにより予備デコーダ活性回路金
なりシ、これによりチップ面積の縮小を実現した冗長ビ
ットを含む半導体メモリを提供することにある。
に活性化状態にすることにより予備デコーダ活性回路金
なりシ、これによりチップ面積の縮小を実現した冗長ビ
ットを含む半導体メモリを提供することにある。
本発明の冗長ビットｉ備えた半導体メモリは、正規メモ
リセル群と、冗長メモリセル群と、前記正規メモリ群に
解読された信号を供給する正規デコーダと、前記冗長メ
モリセル群に解読された信号を供給する予備デコーダと
、前記正規メモリセル群に不良ビットを生じたとき冗長
メモリセル群のメモリセルと置換を行うために前記予備
デコーダに活性化信号を供給する予備デコーダ活性回路
と、前記正規メモリセル群の不良ビットが選択されない
ように前記正規デコーダの動作を禁止する信号を供給す
る正規デコーダ禁止信号発生回路とを含む冗長ビットを
備えた半導体メモリにおいて、前記予備デコーダを常に
活性化状態にある予備デコーダとし前記予備デコーダ活
性回路を除いたことを特徴として構成される。
リセル群と、冗長メモリセル群と、前記正規メモリ群に
解読された信号を供給する正規デコーダと、前記冗長メ
モリセル群に解読された信号を供給する予備デコーダと
、前記正規メモリセル群に不良ビットを生じたとき冗長
メモリセル群のメモリセルと置換を行うために前記予備
デコーダに活性化信号を供給する予備デコーダ活性回路
と、前記正規メモリセル群の不良ビットが選択されない
ように前記正規デコーダの動作を禁止する信号を供給す
る正規デコーダ禁止信号発生回路とを含む冗長ビットを
備えた半導体メモリにおいて、前記予備デコーダを常に
活性化状態にある予備デコーダとし前記予備デコーダ活
性回路を除いたことを特徴として構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例のズ０ツク図である。
第３図に示すように、本発明では予備デコーダ活性回路
が除かれており、予備デコーダ５０は常に活性化状態に
ある。これが特徴事項である。この結果、例えばアドレ
ス選択回路４０がプログラミング処理をしない状態でア
ドレスの同相信号を選択する様に構成されているとする
と、予備デコーダ５０は０番地にプログラミングされて
いることになシ、外部より０番地がアクセスされると、
予備デコーダによシ冗長メモリセル群８０がアクセスさ
れ正規メモリセル群３０の０番地はアクセスされないこ
とに女る。
が除かれており、予備デコーダ５０は常に活性化状態に
ある。これが特徴事項である。この結果、例えばアドレ
ス選択回路４０がプログラミング処理をしない状態でア
ドレスの同相信号を選択する様に構成されているとする
と、予備デコーダ５０は０番地にプログラミングされて
いることになシ、外部より０番地がアクセスされると、
予備デコーダによシ冗長メモリセル群８０がアクセスさ
れ正規メモリセル群３０の０番地はアクセスされないこ
とに女る。
不良ビットが存在し、これを救済する場合には、従来と
全く同様にアドレス選択回路４０に不良アドレスをプロ
グラミングすればよい。プログラミング後は０番地は正
規メモリセル群３０よｐアクセスされ不良アドレスは冗
長メモリセル群８０よりアクセスされることになる。ま
た、予備デコーダ５０を複数備えている場合には、第１
の予備デコーダ用のアドレス選択回路には０番地を設定
し、第２の予備デコーダ用のアドレス選択回路には１番
地を設定するといった具合にそれぞれ異なる番地を設定
しておけば、同時に複数の予備デコーダが動作してしま
うことはなくなる。各アドレス選択回路にそれぞれ異な
る番地を初期設定するには最も単純には人力されるアド
レスの同相、逆相信号を入力部で入れ替えれば実現する
ことが出来る。
全く同様にアドレス選択回路４０に不良アドレスをプロ
グラミングすればよい。プログラミング後は０番地は正
規メモリセル群３０よｐアクセスされ不良アドレスは冗
長メモリセル群８０よりアクセスされることになる。ま
た、予備デコーダ５０を複数備えている場合には、第１
の予備デコーダ用のアドレス選択回路には０番地を設定
し、第２の予備デコーダ用のアドレス選択回路には１番
地を設定するといった具合にそれぞれ異なる番地を設定
しておけば、同時に複数の予備デコーダが動作してしま
うことはなくなる。各アドレス選択回路にそれぞれ異な
る番地を初期設定するには最も単純には人力されるアド
レスの同相、逆相信号を入力部で入れ替えれば実現する
ことが出来る。
上述の如く本発明によれば、冗長回路を常に動作させて
おくことで予備デコーダ活性回路が不要となる。従って
、予備デコーダ活性回路のために必要でめった致方μｍ
２のチップ面積が不要となり、それだり°チップ面積と
小さくすることができる。
おくことで予備デコーダ活性回路が不要となる。従って
、予備デコーダ活性回路のために必要でめった致方μｍ
２のチップ面積が不要となり、それだり°チップ面積と
小さくすることができる。
以上詳細に説明したように、本発明は、予備デコーダを
常に活性化状態にすることにより予備デコーダ活性回路
を１余去することかで私 こ′ＡＬによりチップ面積を
縮小できるという効果を有する。
常に活性化状態にすることにより予備デコーダ活性回路
を１余去することかで私 こ′ＡＬによりチップ面積を
縮小できるという効果を有する。
第１図は従来の冗長メモリセル領有する半２４本メモリ
の要部のブロック図、第２図は第１図に示す半導体メモ
リの一部の詳則回路図、第３図は本発明の一実施例のブ
ロック図である。 １０・・・・・・アドレスバッファ、２０・・・・・・
正規テコーダ、３０・・・・・・正規メモリセル群、４
０・・・・・・アドレス選択回路、５０・・・・・・予
備デコーダ、６０・・・・・・正規デコーダ禁止信号兄
生回路、７０・・・・・・予備デコーダ活性回路、８０
・・・・・・冗長メモリセル群。
の要部のブロック図、第２図は第１図に示す半導体メモ
リの一部の詳則回路図、第３図は本発明の一実施例のブ
ロック図である。 １０・・・・・・アドレスバッファ、２０・・・・・・
正規テコーダ、３０・・・・・・正規メモリセル群、４
０・・・・・・アドレス選択回路、５０・・・・・・予
備デコーダ、６０・・・・・・正規デコーダ禁止信号兄
生回路、７０・・・・・・予備デコーダ活性回路、８０
・・・・・・冗長メモリセル群。
Claims (1)
- 正規メモリセル群と、冗長メモリセル群と、前記正規メ
モリ群に解読された信号を供給する正規デコーダと、前
記冗長メモリセル群に解読された信号を供給する予備デ
コーダと、前記正規メモリセル群に不良ビットを生じた
とき冗長メモリセル群のメモリセルと置換全行うために
前記予備デコーダに活性化信号全供給する予備デコーダ
活性回路と、前記正規メモリセル群の不良ビットが選択
されないように前記正規デコーダの動作を禁止する信号
を供給する正規デコーダ禁止信号発生回路とを含む冗長
ビットを備えた半導体メモリにおいて、前記予備デコー
ダ金常に活性化状態にある予備デコーダとし前記予備デ
コーダ活性回路を除いたことを特徴とする冗長ビットを
備えた半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001610A JPS60145600A (ja) | 1984-01-09 | 1984-01-09 | 冗長ビツトを備えた半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001610A JPS60145600A (ja) | 1984-01-09 | 1984-01-09 | 冗長ビツトを備えた半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145600A true JPS60145600A (ja) | 1985-08-01 |
Family
ID=11506268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001610A Pending JPS60145600A (ja) | 1984-01-09 | 1984-01-09 | 冗長ビツトを備えた半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212699A (ja) * | 1988-04-01 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | 冗長ワード線を有する半導体メモリ |
-
1984
- 1984-01-09 JP JP59001610A patent/JPS60145600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212699A (ja) * | 1988-04-01 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | 冗長ワード線を有する半導体メモリ |
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