JPH0212699A - 冗長ワード線を有する半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体記憶システム、及び冗長記憶セルの実
施により実効生産歩留りを増加させる技法に関し、詳し
くは、ワード線冗長構成の実施に関する。

Ｂ、従来技術 大量生産の早期段階での半導体メモリ・アレイの歩留り
を向上させるためにメモリ・セル冗長構成を活用するこ
とが、半導体産業界全体にわたって広範囲に行なわれて
いる。ワード線冗長構成を実施する際に出会う古典的な
問題は、ワード・アドレス生成とワード線ドライブの間
の時間間隔を増加させずに、アドレス検出及びワード線
ドライブ操作機能を組み込む問題である。高性能ダイナ
ミックＲＡＭアーキテクチュアでは、通常、ワード・ア
ドレス信号をメモリに印加するフェーズと実際のワード
線ドライブのフェーズの間に４クロツク・フェーズが存
在する。第１のフェーズは、ワード・アドレス信号を入
力バッファ回路に印加することで始まる。第２のフェー
ズは、アドレス・ドライブ信号のフェーズである。第３
のフェーズでは、メモリ・チップ中に分散しているワー
ド・デコーダに真及び補ワード・アドレス信号をドライ
ブする。第４のフェーズは、未選択のワード・デコーダ
のすべてが真／補アドレス信号に応答して始めて適用で
きる、実際のワード線ドライブ・フェーズである。真／
補アドレス信号が評価されるまで選択が行なえないので
、正常ワード線の方を活動化するのか冗長ワード線の方
を活動化するのかを決定するクリティカルな時間は、第
３フエーズと第４フエーズの間にある。下記に述べる少
数の例を別にすれば、ワード線冗長構成を実現するため
の従来技術の技法では、これらのクリティカルなフェー
ズ相互間のタイミングをかなり増加させる必要がある。

ワード線冗長構成を得るための他の技法は、同じ問題を
伴わないものの、それぞれ固有の問題がある。

以前に提案されたワード線冗長設計は、正規アレイ回路
と並列して動作する検知増幅器とデータ・ライン操作回
路の独立した列を使用することにより、チップ面積及び
回路の複雑さが増大するという欠点があった。

たとえば、Ｂ、Ｆ、フィッツジェラルド（Ｆ　ｉｔｚｇ
ｅｒａ　Ｉｄ　）及びＥ、Ｐ、）−マ（Ｔｈｏｍａ　）
の論文「生産性向上のためのＲＡＭ上の溶融式冗長アド
レスの回路実施態様（ＣｉｒｃｕｉｔＩｍｐｌｅｍｅｎ
ｔａｔｉｏｎ　ｏｆ　Ｆｕｓｉｂｌｅ　Ｒｅｄｕｎｄａ
ｎｔＡｄｄｒｅｓｓｅｓ　ｏｎ　ＲＡＭ５　ｆｏｒ　Ｐ
ｒｏｄｕｃｔｉｖｉｔｙＥｎｈａｎｃｅｍｅｎｔ）　Ｊ
　ｚ　ｌＢ１４　Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒ
ｃｈ　ａｎｄＤｅｖｅｌｏｐｍｅｎｔｌＶ　ｏ　ｌ　、
　２４、Ｎｏ、３．１９８０年５月、Ｉ）１）、２９１
−２９５を参照されたい。

この論文では、冗長ワード線用に別々の検知増幅器の列
を加えることにより、アクセス時間の損失なしにワード
線冗長構成を実現している。冗長ワード線及び欠陥ワー
ド線が並列して動作し、かつ正規検知増幅器に対する冗
長検知増幅器の選択が検知動作中に行なわれるため、ア
クセスの損失を生じない。この手法は、冗長ワード線に
沿って各ビット線ごとにラッチを追加する必要があるた
め、チップ寸法が著しく増大する点で、不都合である。

１９８２年１２月２１日にタケマエに授与された米国特
許第４３６５３１９号明細書は、２種類のデコーダ及び
ドライバ、すなわち、入りアドレスが欠陥アドレスかど
うかを決定するためのＦＲＯＭデコーダ、冗長アレイを
ドライブするための冗長ドライバ、及び主メモリ・セル
・マトリックスをドライブするための行アドレス・デコ
ーダ及びドライバを用いることにより、冗長構成を実施
している。タケマエの教示（第１図）の第１の実施例は
、高電流を扱うためにスイッチ７が大きくなければなら
ないので、アクセス時間の損失と半導体空間の損失をも
たらす点で不都合である。第２の実施例（第２図ないし
第４図）では、大型スイッチ７（第１図）の代わりに複
数のＡＮＤゲーデーｏないしＤ８３を使用している。し
かし、ＡＮＤゲーデー。ないしＤ６３の合計面積がまだ
大きいため、メモリ・デバイスは、やはり、アクセス時
間（すなわち、ＡＮＤゲート）及び半導体空間の損失を
生じるので、大した改善にはなっていない。

第３の実施例（第５図ないし第１０図）は、デコーダ９
及びドライバ１０の活動化を制御するために、それぞれ
ＡＮＤゲーデー９、ないしＤ９４（第６図）及びＡＮＤ
ゲーデーｏないしＤ３（第８Ａ図）を組み込むことによ
り導入されたＡＮＤゲートの遅延により、アクセス時間
の損失を生じている。

Ｉｎｔｅｌ　　２１６４Ａ　　６４Ｋ　　ダイナミック
ＲＡＭは、使用されるのが正規ワード線であろうと冗長
ワード線であろうと、アクセス時間が同じであるメモリ
・デバイスの代表である。ただし、冗長修理を考慮に入
れてチップ・タイミングを設定しであるので、ワード線
冗長構成を用いて修理しようとそうでなかろうと、この
製品は、常にアクセス時間の損失を生じる。具体的には
、冗長ワード・デコーダが入りアドレスとの合致を検出
した後、不良ワード線のワード・デコーダを選択解除す
る必要があるため、チップ・パフォーマンスが遅くなる
。合致が検出されると、選択解除発生機構が起動されて
、正規ワード・デコーダの行全体を選択解除する。不良
ワード線のワード・デコーダが選択解除された後に、ワ
ード線ドライブが動作可能となる。２１８４Ａに関する
さらに詳細な議論は、ｒＩｎｔｅｌ　　アプリケ−シロ
ンの説明（Ｉｎｔｅｌ　Ａｐｐｌｉｃａｔｉｏｎ　Ｄｅ
ｓｃｒｉｐｔｉｏｎ）　Ａ　Ｐ　−１３１、ｐｐ、１４
−１６、及びｒｉ２１６４Ａの分析（Ａｎ　Ａｎａｌｙ
ｓｉｓ　ｏｆ　ｔｈｅ　１２１６４Ａ）　Ｊ　、モザイ
ド社０４ｏｓａｉｄ　Ｉｎｃｏｒｐｏｒａｔｅｄ）　、
１９８２年４月刊、ｐ、５とｐｐ、４１−５２に出てい
る。

８４にダイナミックＲＡＭ　（Ｒ，Ｔ、スミス（Ｓｍｉ
ｔｈ）　、Ｊ　、Ｄ、　　クリバラ（Ｃｈｌｉｐａ！ａ
）　、Ｊ　。

Ｆ、Ｍ、ビンデルス（Ｂｉｎｄｅｌｓ）　、Ｒ，Ｇ、ネ
ルソン（Ｎｅｌｓｏｎ）　、Ｆ、　Ｈ，フィッシャー（
Ｆｉｓｃｈｅｒ）　、Ｔ、Ｆ−マンノ（Ｍａｎｔｚ）の
論文「６４にダイナミックＲＡＭにおけるレーザ・プロ
グラマブル冗長構成及び歩留りの改善（Ｌａｓｅｒ　Ｐ
ｒｏｇｒａｍｍａｂｌｅ　Ｒｅｄｕｎｄａｎｃｙ　ａｎ
ｄ　ＹｉｅｌｄＩｍｐｒｏｖｅｍｅｎｔ　　ｉｎ　ａ　
６４Ｋ　ＤＲＡＭ）　　Ｊ　Ｘ　ＩＥＥＥ　Ｊｏｕｒｎ
ａｌｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
、Ｖｏ　１　、　　Ｓ　Ｃ−１８、Ｎ００５．１９８１
年１０月、ｐｐ、５０Ｂ−５１４に記載）、及び２５６
にダイナミックＲＡＭ（Ｃ，Ａ、ベネヴイット（Ｂｅｎ
ｅｖｉｔ）　、Ｊ　、　Ｍ、　　カッサード（Ｃａｓｓ
ａｒｄ）　、Ｋ、　　Ｊ　、デイムラ−（Ｄｉｍｍｌｅ
ｒ）　、Ａ、　Ｃ，ダンブリ（Ｄｕｍｂｒｉ）　、Ｍ。

Ｇ、マウンド（Ｍｏｕｎｄ）　、Ｆ　、　Ｊ　、ブロサ
イク（）’ｒｏｃｙｋ）　Ｘ　Ｗ、　Ｒ，Ｏ−ゼンツヴ
アイク（Ｒｏｓｅｎｚｖｅｉｇ）　、Ａ、　Ｗ、ヤーノ
フ（Ｙａｎｏｆ）の論文ｒ２５８にダイナミックＲＡＭ
（２５６にＤｙｎａｍｔｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）　Ｊ　ｓ　ＩＥＥＥＪｏｕｒｎａｌ
　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、
　　Ｖ　ｏ　ｌ　、　５Ｃ−１７、Ｎｏ、５．１９８２
年１０月、ｐｐ。

８５７−８６１に記載）は、ワード線ピッチでレーザ溶
融冗長構成を用いて、アクセス時間に対する影響なしに
、ワード線の冗長構成を実施している。

各ワード線ドライブ回路に設けられている分解プログラ
マブル・リンクによって、欠陥ワード線は永久的に切り
離されるので、アクセス時間の損失は生じない。この冗
長構成法は、現在及び将来の高密度メモリ製品の高密度
の設計規則でワード線ピッチが短縮されるので、不都合
である。その結果、レーザ・プログラマブル・システム
で今日得られる精度よりも高い、レーザ・スポット・サ
イズ及びレーザ・ビーム位置の精度が必要となる。

つまり、現在のレーザ技術レベルでは、オフ・ワード線
ピッチ法が必要な点で、すなわちワード線ピッチを増大
させる必要があるためにメモリ・チップ・サイズを増大
させることが必要な点で、レーザ溶融式冗長構成は不都
合である。

次のような、設計上のトレード・オフを含む他の設計も
記載されている。

冗長アドレス比較回路がその機能を終了した後に、真ア
ドレス信号及び補アドレス信号をハイにドライブするこ
とによって生じるアクセス時間の増加（１９８３年６月
２１日付けでイートン（Ｅａｔｏｎ　）等に授与された
米国特許第４３８９７１５号明細書）。

正規ワード線ドライブ・フェーズの部分的選択、及びそ
の後の選択解除によって生じるワード線信号グリッチに
よるアレイ信号マージンの減少（１９８３年７月５日付
けでナカノ等に授与された米国特許第４３９２２１１号
明細書）。

ワード・アドレス・ドライブ時間とワード線復号ドライ
ブ時間の間に余分のタイミング・フェーズを導入するこ
とによって生じる複雑なタイミングの問題（１９８８年
２月２日付けでムロタニ等に授与された米国特許第４７
２３２７７号明細書）。

上記の各手法は、半導体製造技術における重要な進歩で
はあるが、依然として、上記に挙げた欠点なしに、すな
わちアクセス時間の損失なしに、かつチップ・サイズ及
び電力要件に大きな影響を与えることなしに、ワード線
冗長構成をもたらすことのできるメモリ設計手法が求め
られている。

Ｃ０発明が解決しようとする問題点 本発明の重要な目的は、アクセス時間の損失なしにワー
ド線冗長構成の能力をもつ半導体メモリ・デバイスを提
供することにある。

本発明の第２の目的は、メモリ・チップ・サイズに大き
な影響を与えずに、ワード線冗長構成を備えた半導体メ
モリ・デバイスを提供することにある。

本発明の第３の目的は、メモリ・チップの出力要件に大
きな影響を与えないワード線冗長構成を含む半導体メモ
リ・デバイスを提供することにある。

Ｄ０問題点を解決するための手段 本発明は、排他的ＮＯＲ（ＥＮＯＲ）回路と一緒に冗長
デコーダ回路のＮＯＲ電圧ノードを利用して、冗長ワー
ド線デコーダが選択されたとき、正規ワード線ドライブ
がトリガされるのを防止するワード線ドライブ抑制タイ
ミング信号を発生させることにより、アクセス時間の損
失なく、かつ従来設計に固有の設計上の不利な点もない
、ワード線冗長構成を提供する。複数の排他的ＮＯＲ回
路の出力が、ドライブ段に接続された共通ノードに結合
されている。ドライブ段の出力は、フィルタ回路を介し
て、ワード線ドライブ・キル（ＶＷＫＩＬＬ）１！圧ノ
ードに結合されている。ＶＷＫＩＬＬノードに信号が印
加されると、正規アレイに関連する正規ワード線ドライ
ブ回路が、基準セルまたはダミー・セルのそれも含めて
、完全に動作不能となる。冗長ワード線が選択されると
、冗長ワード線デコーダを介して、ワード線ドライブ・
フェーズ（パルス）が印加され、冗長メモリ・セルが選
択される。冗長メモリ・セルは、別々の基準セルを必要
としないフィン・セル型のものである。ワード線冗長構
成をさらに改善するため、データ線またはビット線の分
離デバイス内のセンス増幅器の検出側ノードに、冗長メ
モリ・セル・アレイが物理的に直接結合される。

Ｅ、実施例 当業者なら、メモリ回路設計及び冗長実施構成一般の態
様の多くを認識しているはずだが、本件に関する若干の
前置きをしておく。

現在設計されているダイナミック・ランダム・アクセス
（読み書き）メモリ（ＤＲＡＭ）では、メモリ・セル中
のデータを読み書きするためにメモリがアクセスを行な
うのに必要な時間は、少なくとも初期アクセスでは、特
定のメモリに依存し、「アクセス時間」と呼ばれ、その
メモリの宵月性にとって極めて重要である。アクセス時
間は、行アクセス・ストローブ（ＲＡＳ）信号のメモリ
への印加から始まり、メモリ内で起こらなければならな
い多数の事象に依存している。通常、行アクセス・スト
ローブの印加によって、ワード・アドレス信号のメモリ
への印加が開始する。多くの場合、アドレス信号は、Ｎ
ＯＲデコーダ回路に印加できるメモリ・アレイ内の複数
のワード線の一つを選択可能にする、真アドレス信号及
び補アドレス信号に変換しなければならない。ワード線
デコーダは物理的にメモリの主要部分全体に分散してい
るので、ワード線ドライバ信号に関して、メモリ・デバ
イスの動作にタイミング上の制約を加える必要がある。

このタイミング上の制約が生じるのは、各ワード・デコ
ーダが、そのスイッチング動作が「決着済み」、すなわ
ちアドレス信号を受は取つた後に実行されたことが保証
できるまでに、固有の不可避的な遅延時間を有するため
である。

本発明におけるように、冗長構成のないメモリのアクセ
ス時間に影響を与えずに、ワード線冗長構成を実施しよ
うとするとき、正規アレイ及び冗長アレイ中のワード線
を選択するためのこのタイミングは、冗長構成なしに設
計された同じメモリのタイミングを上回ることはできな
い。

次に、典型的なダイナミックＲＡＭで冗長構成を実際に
実現する方法について簡単に説明する。

メモリ構成要素の製造中のある時点で、主メモリ・アレ
イの欠陥の有無を検査する。欠陥の物理的位置を分析し
て、ある特定のワード線を交換すれば、メモリがアドレ
ス可能メモリ・セルの完全な相補体にアクセスできるよ
うになるかどうか判定する。

主メモリ・アレイの（当該の主メモリ・ワード線に沿っ
て画定された）欠陥部分を、冗長アレイにおける（当該
の主メモリ・ワード線に沿って画定された）良好な部分
と「交換」する。これを実施するために、欠陥のある各
主メモリ・ワード線のアドレスを（レーザ溶断、電気溶
断などを用いて）冗長ワード・デコーダ中にプログラミ
ングして、冗長アレイ中の一意的代用ワード線と関連づ
ける。

冗長ワード・デコーダは、入りアドレス信号をプログラ
ミングされた欠陥アドレスと比較し、合致することがわ
かった場合はそのスイッチング動作を実行して、代用品
として適当な冗長ワード線を選択する。

欠陥のある主メモリ・ワード線のアドレスで冗長ワード
・デコーダをプログラミングすることによって冗長構成
を使用することを選択すると、メモリ・デバイスの動作
に、メモリ・アクセス時間に直接影響を与える追加の制
約が加わる。入りアドレスが欠陥アドレスの場合、主ワ
ード・デコーダ及び冗長ワード・デコーダが、同時に同
じアドレスを用いて、主メモリ・ワード線及び冗長メモ
リ・ワード線の両方を選択する動作をしようとする。上
記のように、ワード線冗長構成の実施がアクセス時間に
影響を与えないためには、冗長ワード線中のワード線ア
ドレスの比較及び正規ワード線ドライブ回路の選択解除
を、正規ワード線すなわち主ワード線の選択を行なうの
にかかるのと同じ時間内に行なう必要がある。

第１図には、本発明のメモリ内にある多数の既知の回路
素子相互の関係を示す。図に示した各サブエレメントは
周知のものであり、したがってその動作の詳細な説明は
不要であるが、相互間の具体的な関係は独自のものであ
って、説明を要する。

左から右へ、次のような機能素子が設けられている。

ａ、折返し対称形のビット線対の一番端に、ビット線ブ
ースト回路が配置されている。その目的は、データ線ま
たはビット線上の信号をドレイン電源電圧Ｖｄｄのレベ
ル−杯まで上げられるようにすることにある。

ｂ、各ビット線対ごとに、正規アレイ・ワード線によっ
てアクセス可能な複数の単一デバイス・メモリ・セルを
含む主セル・アレイ（左側）。このセル・アレイは、メ
モリによってアドレス可能なセルの合計数の半分に当た
る。

Ｃ１正規アレイの左半分全体を検出回路から電気的に絶
縁できるようにする、信号Ｉ　ＳＱＬに応答する、ビッ
ト線分離デバイス対。

ｄ、複数の各冗長ワード線用の冗長メモリ・セルを含む
、第１の冗長セル・アレイ。冗長メモリ・セルに関して
、２つの明確な違いがあることに留意されたい。第１に
、これらのセルは、分離デバイスの検出側に配置されて
いる。すなわち、冗長セル・アレイは分離デバイスによ
って隣接する主アレイから分離されている。冗長セルを
このように配置することにより、アレイのどちらの半分
（右半分または左半分）に欠陥ワード線があろうと、各
セルが任意の主アレイ・ワード線の交換用として使用で
きる。これは、各アレイ半分中の交換可能ワード線の最
大数を倍にする効果がある。

第２に、各セルは、互いに相補的なデータ信号を記憶す
る２個の単一デバイス・メモリ・セルから構成されてい
るので、冗長セル自体は、フィン・セルと呼ばれるタイ
プのものである。フィン・セルを用いる理由の１つは、
本明細書に記載するワード線冗長構成方式が基準セル用
の正規ドライブ回路を動作不能にすることである。本発
明では、冗長ワード線を選択する時は、ツイン冗長セル
がそれ自体へ基準信号を与える。

８１次に、やはり、ビット線分離デバイスによって分離
されたビット線の領域内で、基準信号をセンス増幅器信
号に供給するため、基準セルが使用される。基準セルは
、既知の半電圧タイプのものであり、センス増幅器の左
側にある基準セルが、メモリの右側にある対応する主ア
レイ・セルに対して選択される。

ｆ、検出回路は、標準の交差結合型のものであり、左側
または右側の主アレイすなわち正規アレイを検出するた
めにビット線が多重化できるように結合されている。

ｇ１次に、ビット線分離デバイスの領域内に、左アレイ
に関連する基準セルが配置されている。

ｈ、追加の冗長セルが物理的にセンス増幅器の右側に配
置されているが、どちらの側のアレイ半分上のワード線
も交換できる。

ｉ、右側アレイ半分用の分離デバイス。

ｊ、右側のアレイ半分。

ｋ、アクセス・サイクル後に、ビット線を初期事前充電
状態へ復元（リストア）するためのビット線復元回路。

１、最後に、メモリの一番右側に、真データ線及び補デ
ータ線ＤＬをアレイ内のビット線に結合するための１対
のビット・スイッチが設けられている。

上記のような特定の順序で各素子を配列することの具体
的な利点は、本発明を実施するのに用いる回路について
の下記の説明から明らかになるはずである。

第２図に、初期ワード・ドライブ・フェーズ（パルス）
を発生する回路ＷＬＰの概略図を示す。

この回路は、ＷＳＡＲＰによって事前充電（プリチャー
ジ）され（アドレスの真／補生成機構のためのドライブ
・フェーズ）、そして、それぞれＴ３７及びＴａ２の導
電電極に印加されるワード・アドレスの真信号５ＡＲ２
Ｔ及び補信号５ＡＲ２Ｃの１つが、Ｔ３８及びＴ４１の
ドレインでシミュレートされたワード・デコードＮＯＲ
ノードを放電させるのに充分なほど上昇した時にトリガ
される。即ち、第２図の回路はワード・アドレス入力に
応答して真（Ｔ）／補（Ｃ）信号を発生する真／補生成
機構からのアドレス信号ＳＡＲ２ＴまたはＳＡＲ２Ｃに
応答して、ワード線ドライブ・パルスＷＬＰを発生する
。この動作は第８図において、ＷＴ／ＣによりＷＬＰが
発生される動作に対応する。

なお、本発明とは直接関係ないが、第８図において、Ｒ
ＡＳＮはＲＡＳの否定であり、これにより、ＲＡＳタイ
ミング・チェーンの開始を示すＲＡＳＰが発生され、次
いで、リストア動作の開始を示す信号ＲＡＳＮＰ、ワー
ド真／補生成機構及びワード線ドライバをリセットする
信号ＷＴＣＲＰ１センス増巾器タイミング回路をリスト
アする信号５ＡＴＲＰ、ワード・デコーダをリストアす
る信号ＷＤＲＰ、両方のビット線をリストアすると共に
センス増巾器をリストアする信号ＨＶＲ。

基準セルを等化する信号ＰＨＥＱＤ、及び感知動作時に
ビット線を第１図のビット線ブースト・キャパシタに選
択的に結合する信号ＶＨＷＸが、それぞれロー（低レベ
ル）にされる。ＷＤＲＰが低レベルになった時はワード
真／補生成機横ＷＴ／Ｃを付勢する信号ＷＳＡＲＰが発
生され、真／補生成機構はワード・アドレス入力に応答
して真補のアドレス信号ＷＴ／Ｃ（第２図ではＳＡＲ２
Ｔ及びＳＡＲ２Ｃ）を発生する。アドレス信号ＷＴ／Ｃ
によって、ＷＳＡＲＰ信号がローになり、またＷＬＰ信
号が発生される。ＷＬＰ信号によってワード・ドライブ
信号ＷＬが発生され、ＷＬ倍信号よってセンス増幅器の
低速セット信号ＳＳが発生され、低速セット信号ＳＳに
より高速セット信号ＦＳが発生され、高速セット信号Ｆ
Ｓによりセンス増幅器をビット線に再接続する信号ＰＨ
ＩＳｏ（第１図のＩ　ＳＱＬに対応）が発生され、信号
ＰＨＩＳＯにより基準セルをリセットするための基準ワ
ード線信号ＤＷＬＰが発生される。

第２図において、ＷＬＰ信号は２つの第ルベルのワード
線ＶＷＩまたはＶＷ２のどちらかをドライブするのに用
いられる。ワード線の選択は、ワード線デコーダ回路を
簡単にするために２段階のデコーダで行なわれるように
なっている。即ち、真／補生成機構からのアドレス信号
ＳＡＲＩＴ及びＳＡＲＩＣに応答して第ルベルの仮想的
ワード線信号ＶＷ１、ＶＷ２を発生する第１のデコーダ
段と、ＶＷｌ、ＶＷ２の信号及び残りのアドレス信号Ｓ
ＡＲ２Ｔ／Ｃ−８ＡＲ９Ｔ／Ｃに基づいて実際のワード
線を選択する第２のデコーダ段である。ｖＷｌ、ｖＷ２
は基準ワード・デコーダにも与えられ、基準ワード線を
ドライブするのにも用いられる。なお、電圧表示記号Ｖ
ＤＭはドレイン供給電圧Ｖｄｄの別の表示である。

第３図は、ワード・アドレス人力５ＡＲＩに応答して第
１段デコード信号を発生するのに使用される、２つのほ
ぼ等しい回路の一方を示す。図に示した方の回路は、入
力５ＡＲＩＴに応答してフェーズ■Ｗ１信号を生成し、
図に示していない方の回路は、入力５ＡＲＩＣに応答し
て信号ｖＷ２を生成する。この回路は、待機時間にフェ
ーズＷＤＲＰでＴ７のゲートがハイに充電されることに
よって、事前充電される。通常動作では、ワード・アド
レス信号が生成された後、Ｔ１０の導電性電極に結合さ
れたワード・アドレス５ＡＲｘがローのままに留まる場
合、ワード・ドライブ・フェーズＷＬＰが上昇するとき
、出力ＶＷｘはそれに追従する。入力５ＡＲｘが立ち上
がる場合、デバイス９及び４は、共に導通して、デバイ
ス７の事前充電ゲート及び出力を放電させる。入力信号
ＶＷＫＩＬＬが存在することが、特に重要である。フェ
ーズＷＬＰ前に信号ＶＷＫＩＬＬが立ち上がる場合、デ
バイス９及び４のゲートがＶｄｄに固定され、ＷＬＰが
立ち上がった後、回路が動作不能になる。つまり、下記
に示すように、ｖＷＫＩＬＬは、ワード・ドライブ信号
がワード線ドライバ回路に伝播するのを不可能にする手
段である。

第４図は、冗長デコーダ回路を示す。これは、回路が所
期のアドレスの組合せに応答できるようにするヒユーズ
が配置された、単純なＮＯＲデコーダである。

第５図は、標準的設計のワード線デコーダ回路を示す。

メモリ中に存在するワード線と同数のこれらの回路が、
印加された真及び補アドレス信号に応答して、第１段デ
コーダによって生成されたＶＷＩとＶＷ２のどちらか一
方を結合する。

第６図は、基準ワード線デコーダを示す。これは、フェ
ーズｖＷ１またはＶＷ２と行アドレス５ＡＲ２（ＷＳ２
Ｔ／Ｃと記す）に応答して、正規アレイ中のセルとして
基準セルを選択するための適切な基準ワード線信号を生
成する。冗長ワード線の選択中、出力ＶＷｘが抑制され
、したがって、基準ワード線回路の出力も抑制されるこ
とを想起されたい。

第７図は、本発明の最も重要な回路、ＶＷＫＩＬＬ回路
を示す。ＶＷＫＩＬＬ回路は、入力ＲＮＯＲ１ないしＥ
ＮＯＲ４で表わされるような冗長ワード線デコーダＮＯ
Ｒ回路によって生成される信号に応答する。冗長デコー
ダ出力は、交差結合されたデバイス１と２）及び３と４
によって形成されるＥＮＯＲ回路の入力に対として結合
されている。これらのデバイスの出力は、デバイス９の
ゲートに共通結合されている。ＥＮＯＲゲートの出力は
、ＲＮＯＲ回路のＶｄｄ−Ｖｔと同じ電圧に事前充電さ
れ、最初、デバイス１ないし４がすべて非導通状態にな
っている。メモリ・アクセス・サイクル中にどの冗長デ
コーダも選択されない場合、ＥＮＯＲへのすべての入力
が放電されて、ＥＮＯＲ交差結合デバイスをオフに保持
し、したがって出力がハイのままになる。この条件によ
り、デバイス９は導通状態に維持され、そのトレインで
の電圧が接地レベルに保たれる。デバイス１０ないし１
７は、ＶＷＫＩＬＬノードが早目にまたは瞬間的に上昇
するのを防止するためのフィルタ回路である。冗長デコ
ーダがすべて選択解除されているとき、デバイス１１．
１３．１５．１７のゲート上の電圧はすべて放電され、
出力ＶＷＫＩＬＬは接地レベルのままになる。

選択解除された冗長ＮＯＲノードは、ＮＯＲの数に応じ
て異なる速度で放電し、それをローに引き下げる。した
がって、冗長ＮＯＲノードから冗長ＮＯＲノードへと、
冗長デコーダのメモリ・アドレス及びプログラミングさ
れたアドレスによって決まる、下降時間のスキニーが生
じる。同じＥＸＯＲ部分回路の入力間でこれが発生し、
電位差がデバイスしきい値を超える場合には、これらの
変動によってＥＸＯＲデバイスのいずれかが瞬間的に導
通することがある。導通が充分な場合は、デバイス９の
ゲート上の電圧が瞬間的に下降して、ドレインの電圧が
ロー（非選択状＆りに留まろうとするとき、その電圧を
正にグリッチさせることがある。

このグリッチをフィルタしてわずかなレベルに落とすた
めに、フィルタ段が使用される。このフィルタは、冗長
ＮＯＲノードを用いることにより１．１ｌｆｆ　列に接
続されデバイス９のドレインと最終出力であるＶＷＫＩ
ＬＬの間に挿入された、バス・デバイス１０．１２．１
４．１６（各ＮＯＲノードごとに１つずつ）を動作可能
にする働きをする。

正規ワード線が選択されると、４個のバス・デバイスす
べてが切断して、ＶＷＫＩＬＬを分離する。

グリッチの発生は冗長ＮＯＲノードが下降するのと同時
に起こるので、少量のグリッチが漏れる。

バス・デバイスは、グリッチのレベルと継続時間がわず
かなレベルにまで減少するのに充分な速さでオフになる
。

冗長デコーダが選択されると、すなわち、事前充電した
冗長デコーダの１つが出力すると、ＲＮＯＲＩないしＲ
ＮＯＲ４は充電されたままになって、それが結合されて
いるＥＮＯＲ中のデバイスの１個を導通状態にする。こ
れにより、デバイス９のゲートが放電されて、そのドレ
インをハイになったままにさせる。同時に、ＲＮＯＲ出
力はその当該フィルタ・バス・デバイスを動作可能にし
て、ＶＷＫＩＬＬの出力を上昇させる。上記のように、
ＶＷＫＩＬＬは、第１段ワード線デコーダ回路にｖＷ１
信号及びＶＷ２信号を抑制させる。

ＶＷＫＩＬＬ信号の有用性は、内部チップ・アドレス母
線上のワード・アドレスがドライブされてからワード線
クロック・ドライバが起動されるまでの間にこの信号が
生成されることにある。

このＶＷＫＩＬＬ信号は、最も低速のアレイ・ワード・
デコーダが整定し、ワード線ドライバ・クロックが起動
するまでに、ＶＷデコーダ（第３図）が動作不能となっ
て、ドライブ信号を正規アレイ・ワード・デコーダから
ブロックしてしまうのに充分なほど早く発生する。この
ようにして、アクセス経路に遅延を加えず、かつワード
線ドライブ・フェーズからアレイ・ワード・デコーダに
漏れを起こさずに、冗長ワード線が呼び出される。

本発明の重要な特徴は、以下の通りである。

１、冗長経路によるワード線ドライブのアクセス損失の
制御及び正規アレイ・ワード線ドライブ路の動作不能化
が、設計の固有遅延の範囲内で実行される。

２）正規アレイ・ワード線ドライブを固有設計遅延の範
囲内で動作不能にする過程で、アレイ・ワード線ドライ
ブに、冗長ワード線選択中にアレイ信号限界を設定する
グリッチが導入されない。

３、最適の過程及び電圧追跡が得られるように、ＶＷＫ
ＩＬＬ信号のドライブが、冗長ワード・デコーダから自
動的にタイミングがずれる。

４、正規アレイ・ワード・ドライブ・システムと冗長ワ
ード・ドライブ・システムの間で、ワード線クロックが
多重化されて、ワード線ドライブ・クロックを追加する
必要がなくなる。

５、この回路に必要な実面積が、通常必要な冗長回路／
素子（フェーズ、デコーダ、ワード線など）に比べて、
非常に小さい。

６、必要な回路電力が、最小である。

本発明の回路は、ダイナミックＲＡＭ設計におけるワー
ド冗長構成の実施における１つの進歩である。冗長アド
レスの検出とそれに続くワード線ドライブの制御が、ア
クセス経路に遅延を加えずに実行される。必要な回路面
積と電力は、コスト・パフォーマンスのよいカスタム・
メモリで求められる効率と調和している。

上記の回路技法は、広範囲の技術（０ＭＯ８１バイポー
ラ、ＧａＡｓ）及び設計（表示ＲＡＭ。

スタティックＲＡＭなど）に拡張でき、競争の激しいメ
モリ設計の分野で、性能上の優位を維持するのに宵月で
ある。

以上、正規のワード線選択回路を選択解除するのに必要
なタイミング信号の遷移数及び時間が最小となり、その
結果、冗長１選択時間を最悪の場合のワード線選択に通
常必要な時間内に減少させる、新規なワード線冗長構成
方式について記載した。

Ｆ０発明の効果 本発明によれば、アクセス時間を犠牲にすることなくか
つ簡単に冗長ワード線方式のメモリを実現することがで
きる。

【図面の簡単な説明】

第１図は、本発明の実施態様の全体的概略回路図である
。 第２図は、ワード線ドライブ開始回路の概略回路図であ
る。 第３図は、２段組号システムの第１のデコーダの概略回
路図である。 第４図は、冗長ワード線復号回路の概略回路図である。 第５図は、正規メモリ・アレイの第２段ワード線復号回
路の概略回路図である。 第６図は、復号の第２段で実施された基準ワード線復号
回路の概略回路図である。 第７図は、ワード線冗長回路の概略回路図である。 第８図は、本発明のメモリで使用される種々のタイミン
グ信号相互間の関係を示すタイミング・フェーズ図であ
る。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
・コーボレーシ目ン 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ＲＡＳタイミング・テニーン

Claims (2)

【特許請求の範囲】
1. （１）行列状に配列され、正規ワード線によって選択さ
   れるデータ・メモリ・セルと、 上記データ・メモリ・セルが選択される時に基準ワード
   線によって選択される基準メモリ・セルと、 冗長ワード線によって選択される冗長メモリ・セルと、 メモリ・アドレス信号に応答して冗長ワード線の選択を
   示すための手段と、 上記手段に応答して、上記正規ワード線の選択及び上記
   基準ワード線の選択を禁止する手段と、を有することを
   特徴とする冗長ワード線を有する半導体メモリ。
2. （２）特許請求の範囲第１項において、上記半導体メモ
   リは折返しビット線対を有するシングル・デバイス・メ
   モリであり、上記冗長メモリ・セルは上記冗長ワード線
   と上記ビット線対の間に接続されたフィン・セルとして
   構成されており、冗長ワード線の選択時にそれ自体が基
   準信号を与えることを特徴とする冗長ワード線を有する
   半導体メモリ。