TWI525621B - 半導體記憶體裝置 - Google Patents

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半導體能源研究所股份有限公司
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Description

半導體記憶體裝置
本發明有關半導體記憶體裝置。本發明之實施例有關具有冗餘功能之半導體記憶體裝置。
做為非揮發性記憶體的實例，快閃記憶體係已知的。在快閃記憶體中，需透過高壓來將電荷注入至浮動閘極，且需升壓電路以供寫入及拭除資料之用。由於透過升壓電路之高壓的產生，快閃記憶體具有高功率消耗之問題。
不僅在快閃記憶體中，而且在其他半導體記憶體之中，記憶體胞格陣列包含其中無法儲存資料的故障記憶體胞格。因為當包含故障記憶體胞格時無法準確地儲存資料，所以使用例如其中故障記憶體胞格係在製造步驟中藉由雷射來予以切除之方法做為對策。雷射切除的優點在於無需改變製程。然而，因為需檢查步驟以供執行雷射切除之用，所以需要特別的設備，此將造成其中使操作複雜化的問題。
做為要補償故障記憶體胞格之另一方式，具有其中設置除了主記憶體胞格陣列外之冗餘記憶體胞格陣列的方法(例如，請參閱專利文獻1)。依據該方法，在主記憶體胞格陣列中之故障記憶體胞格的位址資料係儲存於冗餘資料儲存記憶體胞格陣列中，且當選擇該故障記憶體胞格時，冗餘記憶體胞格係依據儲存之資料而被讀出，以取代該故障記憶體胞格。
然而，其中儲存故障記憶體胞格之位址資料的冗餘資料儲存記憶體胞格陣列包含與主記憶體胞格陣列之記憶體胞格相同的記憶體胞格；因此，將減低記憶體裝置應已具有的記憶體容量。
進一步地，冗餘資料儲存記憶體胞格陣列係透過與主記憶體胞格陣列相同的方法而製造，且包含與主記憶體胞格陣列相同的結構之記憶體胞格，此意指故障記憶體胞格係如同在主記憶體胞格陣列中一樣常常地產生。因此，冗餘資料儲存記憶體胞格陣列亦需檢查步驟以供發現故障記憶體胞格之用。
[參考文件]
[專利文獻]
[專利文獻1]　日本公開專利申請案第H11-232895號
本發明之一模式的目的在於提供一種半導體記憶體裝置，其中並不選擇故障記憶體胞格，而無需儲存該故障記憶體胞格的位址資料於主記憶體胞格陣列的記憶體容量之中。
本發明之一模式係半導體記憶體裝置，其中具有冗餘控制功能之用以儲存故障記憶體胞格的位址資料之記憶體驅動器電路係設置以補償記憶體胞格陣列的故障。換言之，在半導體記憶體裝置中，上述問題並非藉由儲存故障記憶體胞格的位址資料於用以儲存資料所設置之記憶體胞格陣列的一部分之中，而是藉由提供用以儲存故障記憶體胞格的位址資料之非揮發性記憶體於記憶體控制器中，來加以解決。
儲存故障記憶體胞格的位址資料之記憶體控制器可促成處理速度的增加，因為無需為了要獲得故障記憶體胞格的位址資料而存取記憶體胞格陣列。
在該半導體記憶體裝置中，諸如解碼器電路之驅動器電路部包含具有高操作速度的電晶體。例如，包含矽半導體的絕緣閘極場效應電晶體係包含於該驅動器電路中。
當半導體記憶體裝置中的記憶體胞格陣列包含具有浮動閘極的電晶體時，可獲得非揮發性記憶體。當記憶體胞格陣列具有動態隨機存取記憶體(動態RAM)、靜態RAM、或強誘電性記憶體的電路結構時，可獲得非揮發性記憶體。
記憶體胞格陣列虛擬地具有要儲存資料的記憶體區及用於冗餘之冗餘記憶體區。在其中記憶體區包含故障記憶體胞格的情況中，係使用冗餘記憶體區中的記憶體胞格做為對該故障記憶體胞格之選擇。該半導體記憶體裝置的冗餘功能係藉由記憶體控制器而達成。該記憶體控制器具有儲存故障記憶體胞格的位址之記憶體。在其中選擇故障記憶體胞格的情況中，記憶體控制並非操作要選擇故障記憶體胞格，而是操作要選擇冗餘記憶體區中之記憶體胞格。
記憶體控制器的記憶體可藉由使用如上述之浮動閘極電晶體而形成，但該記憶體較佳地具有以下結構，因為非揮發性記憶體可以以與驅動器電路(邏輯電路)相同的驅動電壓而操作。
要儲存故障記憶體胞格的位址資料之記憶體可使用二電晶體及一電容器而形成。特定地，記憶體胞格具有其中第一電晶體的閘極電極及第二電晶體的汲極電極係電性連接，且電容器係電性連接至該汲極電極及該閘極電極之電路結構。在此情況中，藉由使用具有低截止狀態電流的電晶體於第二電晶體，可長時間地保持電容器中所充電的電荷，以致使該記憶體可實質地使用做為非揮發性記憶體。
為了要加非揮發性記憶體一樣地使用要儲存故障記憶體胞格的位址資料之記憶體，每一微米的通道寬度之第二電晶體的截止狀態電流係100aA/μm或更低，較佳地係1aA/μm或更低，更佳地係100zA/μm(1zA(zeptoampere)係1×10-21A)或更低，且仍更佳地係10zA/μm或更低。在此情況中，電容器由於第二電晶體之漏電流而損失的電荷係可予以忽略的。雖然電容器係如上述地電性連接至第二電晶體的閘極電極，但只要閘極漏電流(閘極絕緣膜的漏電流)係幾乎可予以忽略即可，電容器的電荷保持特徵係因為第二電晶體為絕緣閘極型MOS電晶體而不受影響。
要儲存故障記憶體胞格的位址資料之記憶體係與主記憶體胞格陣列分離而設置，其之每一者可以以不同的記憶體元件及不同的記憶體電路而形成。
設置於記憶體控制器中之記憶體胞格陣列並不包含浮動閘極電晶體，以致無需一定要高壓來將資料寫入至記憶體；因此，資料可以以正常操作電壓而寫入，且資料可無需動態RAM所需之再新操作而被儲存。
本發明之一模式的半導體記憶體裝置包含：記憶體胞格陣列，其中記憶體胞格係以具有字線及位元線的矩陣而配置，且其具有主記憶體區及冗餘記憶體區；驅動器電路，其控制字線及位元線的信號；以及記憶體控制器，其控制驅動器電路的操作。記憶體控制器包含記憶體部及冗餘位址儲存部，該記憶體部可儲存主記憶體區中之故障記憶體胞格的位址資料，以及該冗餘位址儲存部可儲存冗餘記憶體區的位址資料，以致使該冗餘記憶體區中之列係取代具有故障記憶體胞格之列而被讀出。
記憶體控制器的記憶體部可包含記憶體胞格，其中第一電晶體的閘極電極及第二電晶體的汲極電極係電性連接，且電容器係電性連接至該汲極電極及該閘極電極。此外，可使用其中第一電晶體的閘極電極及第二電晶體的汲極電極係電性連接，且電容器係電性連接至該汲極電極及該閘極電極之記憶體胞格做為該半導體記憶體裝置的主記憶體。
第二電晶體的較佳模式包含形成於氧化物半導體層之中的通道形成區。因而，該第二電晶體的每一微米之通道寬度的截止狀態電流可為100aA/μm或更低，較佳地為1aA/μm或更低，更佳地為100zA/μm或更低，且進一步更佳地為10zA/μm或更低。
在此說明書中，諸如“第一”、“第二”、及“第三”之順序號碼係針對為區別元件之便利性而給定，且並非為限制數目、配置、及步驟順序而給定，除非另有指明。
在此說明書中，當組件係“在另一組件之上”或“在另一組件之下”時，則前者組件可直接形成於後者組件之上，或再一組件可被設置於其間。
在此說明書中，使用於實施例說明之以單一形式的用語包含複數個的概念，除非文脈地明示所打算使用的係單一形式或複數個的形式。“包含”或“具有”之字語係使用以表示特徵、數目、步驟、操作、組件、個件、或其組合之存在，且不排除一或更多個其他的特徵、數目、步驟、操作、組件、個件、或其組合之存在或添加的可能。
在此說明書中，所使用之包含技術上或科學上的術語之所有用語具有與具備本發明所屬技術領域中之習知知識的該等人士所大致瞭解的意義相同之意義。與一般使用之字典中所界定之用語相同的用語應被闡釋為包含依據相關技藝之情況的意義，且不應被觀念地或字義地解讀，除非在此說明書中明確地界定它們。
具有更高操作速度之半導體記憶體裝置可藉由儲存故障記憶體胞格的位址資料於記憶體控制器中而被提供，因為與具有冗餘功能之習知半導體記憶體裝置中不一樣地，該故障記憶體胞格的位址資料可無需針對記憶體胞格陣列之存取而獲得。進一步地，要儲存故障記憶體胞格的位址資料之區域係設置於記憶體胞格陣列的外部，以致可提供其中不選擇故障記憶體胞格而無需儲存該故障記憶體胞格的位址資料於記憶體胞格陣列之記憶體容量中的半導體記憶體裝置。
在下文中，將參照附圖來敘述本發明之實施例。注意的是，在此說明書中所揭示之發明並未受限於以下的說明，且熟習於本項技藝之該等人士將立即理解的是，模式和細節可以以各式各樣的方式來加以修正，而不會背離本發明之精神和範疇。因此，在此說明書中所揭示之發明不應被解讀為受限於以下實施例的說明。
於實施例中，在使用圖式於說明的情況中，指示相同組件之符號有時候會共同地使用於不同的圖式之中。在某些情況中，為實施例之清楚說明起見，在該等圖式中所描繪的元件之厚度、寬度、位置的相對關係、及其類似者會被誇大。
大致地，電壓意指兩點之電位間的差異(亦稱為電位差)。然而，在某些情況中，電壓及電位二者之值係使用伏(V)而表示於電路圖或其類似圖之中，以致難以區別它們。因而，在此說明書中，一點之電位與參考電位間的電位差有時候稱為該點之電位，除非另有指明。
＜半導體記憶體裝置(NOR)的系統結構＞
第1圖描繪有關本發明一實施例之半導體記憶體裝置的記憶體電路之結構。第1圖描繪其中半導體記憶體裝置係形成包含NOR(反或)型非揮發性記憶體的情況。注意的是，與第1圖中之結構相似的結構可應用至其中半導體記憶體裝置係形成包含NAND型非揮發性記憶體的情況。
第1圖中之記憶體電路包含記憶體胞格陣列100，X方向讀取解碼器106，X方向寫入解碼器108，Y方向讀取解碼器110，Y方向讀取電路112，Y方向寫入解碼器116，Y方向寫入電路114，及記憶體控制器118。記憶體胞格陣列100係分成主記憶體區102及冗餘記憶體區104。
在NOR型記憶體的情況中，資料係針對每一列而被寫入至記憶體胞格陣列100且自記憶體胞格陣列100讀出；因而，主記憶體區102及冗餘記憶體區104係以每一列而接受資料寫入及資料讀取。
以下說明係假定記憶體胞格陣列100具有以矩陣所配置之總計1024位元而作成：32位元於X方向之中以及32位元於Y方向之中。不用多說地，記憶體胞格陣列100的位元數目並未受限於此，且可施加任何數目的位元。
＜記憶體控制器＞
第2圖描繪記憶體控制器118的方塊圖。記憶體控制器118包含Y位址閂鎖120，X位址閂鎖122，冗餘位址儲存部124，選擇器130，讀取電路136，位址解碼器132，記憶體胞格陣列138，及寫入電路134。該冗餘位址儲存部124儲存冗餘X位址126及冗餘X位址128。
積集至記憶體控制器118之內的記憶體胞格陣列138包含非揮發性記憶體，其可保持儲存之資料以供預定週期之用。包含於記憶體胞格陣列100中之故障記憶體胞格的位址資料係儲存於包含非揮發性記憶體之記憶體胞格陣列138中。然後，記憶體控制器118儲存冗餘記憶體區104之記憶體胞格的位址資料於冗餘位址儲存部124之中，以讀出該冗餘記憶體區104之記憶體胞格而取代包含於主記憶體區102中的故障記憶體胞格。
記憶體胞格陣列138的記憶體容量可予以適當地決定。例如，記憶體胞格陣列138具有對應於主記憶體區102之列的數目之記憶體容量。特定地，記憶體胞格陣列138係形成為具有與主記憶體區102相同數目之列。
指示故障記憶體胞格之存在的資料係儲存於記憶體胞格陣列138的列之中，該列對應於主記憶體區102之具有故障記憶體胞格的列。當具有故障記憶體胞格之列被指明時，記憶體控制器118操作以便不會選擇該列，而是選擇冗餘記憶體區104的位址。
例如，當冗餘記憶體區104具有二列時，則主記憶體區102可最多具有二列有故障記憶體胞格。不用多說地，冗餘記憶體區104之列的數目變得愈大，在主記憶體區102中之具有故障記憶體胞格之列的數目亦變得愈大。關於儲存於記憶體胞格陣列138中之對應於主記憶體區102的資料，例如，資料“00”係儲存於不具有故障記憶體胞格的列中，以及資料“01”或“10”係儲存於具有故障記憶體胞格的列中。
具有此結構之記憶體控制器118係以以下方式操作，而補償記憶體胞格陣列100的故障記憶體胞格。
首先，在出貨之前，產品係在製造工廠中檢查。在此步驟中，執行檢查以發現記憶體胞格陣列100之主記憶體區102及冗餘記憶體區104中的故障記憶體胞格。該檢查係針對記憶體胞格陣列100之每一列而執行。特定地，一或更多個故障記憶體胞格是否包含於記憶體胞格陣列100的每一列之中係判斷於該檢查中。
在檢查中，當冗餘記憶體區104的每一列具有故障記憶體胞格時，該產品被視為故障產品。當檢查主記憶體區102的每一列，且具有故障記憶體胞格之列的數目係二或更少時，則記憶體控制器118之操作使記憶體成為可用。
注意的是，在記憶體控制器118中，冗餘記憶體區104的第一列之位址係事先儲存於冗餘X位址126中，且冗餘記憶體區104的第二列之位址亦係事先儲存於冗餘X位址128中。因為該儲存之資料並不在稍後改變，所以可將該資料儲存於罩式ROM或其類似物中，或可使用預定的邏輯圖案。
依據該檢查之結果，寫入電路134寫入資料“00”、資料“01”、及資料“10”之任一者至記憶體胞格陣列138的每一列。
例如，當故障記憶體胞格係透過該檢查而在主記憶體區102的第五列及第十列被偵測出時，則將“01”儲存於記憶體胞格陣列138的第五列中，將“10”儲存於記憶體胞格陣列138的第十列中、以及將“00”儲存於其他列之中。
＜半導體記憶體裝置的操作＞
因為記憶體胞格陣列138包含非揮發性記憶體胞格，所以儲存之資料會保持於記憶體控制器118之中，即使在檢查步驟之後亦然。在此情況中，在實際使用中之半導體記憶體裝置係操作如下。
將欲寫入資料或讀取資料之記憶體的位址輸入至記憶體控制器118。該位址(X位址，Y位址)係暫時儲存於X位址閂鎖122及Y位址閂鎖120中。同時，將X位址輸入至位址解碼器132，且透過記憶體胞格陣列138而由讀取電路136讀取對應於特定位址，特定地，對應於輸入至位址解碼器132之X位址的資料。
當自記憶體胞格陣列138所讀取之資料係“00”時，選擇器130輸出X位址閂鎖122之資料而無需任何改變。當自記憶體胞格陣列138所讀取之資料係“01”時，選擇器130選擇冗餘X位址126的位址資料。當自記憶體胞格陣列138所讀取之資料係“10”時，選擇器130選擇冗餘X位址128的位址資料。
在上述實例中，冗餘記憶體區104的第一列之位址係在當輸入第五列之位址時輸出，冗餘記憶體區104的第二列之位址係在當輸入第十列之位址時輸出，以及在當輸入其他列之位址時，該位址照原狀地輸出。
以此方式，資料可無需使用主記憶體區102之故障記憶體胞格而儲存於記憶體胞格陣列100中。在此實施例中之半導體記憶體裝置中，故障記憶體胞格的位址資料無需儲存於記憶體胞格陣列100之中，其中不必降低記憶體胞格陣列100原始所具有的記憶體容量係有利的。
＜半導體記憶體裝置(NAND)的系統結構＞
上述說明係在其中記憶體胞格陣列100包含於NOR型非揮發性記憶體中之情況下作成，且相同的原理可施加至包含於NAND型非揮發性記憶體中的記憶體胞格陣列100。
第3圖描繪其中記憶體胞格陣列100係包含於NAND(反及)型非揮發性記憶體中之半導體記憶體裝置的實例，當記憶體胞格陣列100係包含於NAND型非揮發性記憶體之中時，冗餘記憶體區104係設置於X方向中，因為資料係寫入及讀出於每一行之中，而其他結構及操作則與上述NOR型半導體記憶體裝置之該等結構及操作相似。
＜記憶體胞格陣列的其他結構(1)＞
記憶體胞格陣列100可形成動態RAM、靜態RAM、或強誘電性記憶體、以及非揮發性記憶體，且它們均可相似地操作，以致可實現記憶體的冗餘。無論如何，可使用參照第2圖所描繪的記憶體控制器118，只要記憶體胞格陣列具有其中記憶體胞格係以矩陣而配置，且當故障記憶體胞格係在主記憶體區之特定的列位址(或行位址)之中時，該特定的列位址(或行位址)係藉由冗餘記憶體區的列位址(或行位址)而置換的結構即可。
＜記憶體胞格陣列的其他結構(2)＞
記憶體胞格陣列100可包括除了包含矽半導體的電晶體外之使用半導體的電晶體，而該半導體之能隙係比矽半導體的能隙更寬。該電晶體的截止狀態電流可透過具有寬的能隙之半導體的使用而變低，以致可實現具備新穎結構的記憶體。碳化矽(SiC)、氮化鎵(GaN)、或其類似物係熟知為具有比矽半導體更寬能隙之半導體，但包含該等半導體的裝置尚無法被高生產率地製造出，因為它們的處理溫度比矽半導體的處理溫度更高。
對照地，氧化物半導體(較佳地，金屬氧化物半導體)具有2.5eV或更高，較佳地，3eV或更高的能隙，其係易於藉由濺鍍法、印刷法、或其類似方法而形成，且在處理溫度中係低，此係有利的。
第4圖描繪記憶體之基本胞格的實例，該記憶體係藉由結合使用矽半導體所形成的場效應電晶體及使用具有比矽半導體更寬能隙之化合物半導體所形成的場效應電晶體而形成。在以下說明中，使用具有比矽半導體更寬能隙之化合物半導體所形成的場效應電晶體係第二電晶體144，以及使用矽半導體所形成的場效應電晶體係第一電晶體142。
在第4圖中所描繪的基本記憶體胞格140中，第二電晶體144的汲極電極及第一電晶體142的閘極電極係彼此互相電性連接。此外，該第二電晶體144的汲極電極及該第一電晶體142的閘極電極係電性連接至電容器146之電極的其中一者。
當第二電晶體144包含能隙係2.5eV或更高，較佳地，3eV或更高的半導體，例如諸如金屬氧化物之氧化物半導體時，則第二電晶體的截止狀態電流可為極低。因而，關閉第二電晶體144，使得可防止保持於電容器146中的電荷漏洩。因此，可長時間地保持第一電晶體142之閘極電極的電位。
使用如上述之可長時間保持第一電晶體142之閘極電極的電位之優點，以致使第4圖中所描繪的電路可操作成為非揮發性記憶體。
在其中寫入資料的情況中，第二電晶體144的閘極電極導通，且電容器146被充電，直至電容器146具有預定的電位為止。之後，只要第二電晶體144的截止狀態電流低，即使在關閉第二電晶體144之後，電容器146的電位亦改變很小。雖然電容器146係連接至第一電晶體142的閘極電極，但此部分的漏電流係幾乎可忽略，因為該閘極電極係與半導體隔離。因而，第4圖中的記憶體電路係在其中寫入資料的狀態中，且該狀態可長時間地保持，除非第二電晶體144導通。
在其中讀取資料的情況中，讀取電壓係施加至端子c以判斷第一電晶體142的電連續性是否建立。該讀取電壓係當電容器146充電有預定電壓時之第一電晶體142的表觀臨限電壓，與當電容器146並未被充電(資料並未寫入)時之第一電晶體142的臨限電壓間之中間值的電壓。
例如，大致地，當電晶體142係n通道電晶體時，在其中給予H位準電位至電晶體142的閘極電極之情況中的表觀臨限電壓Vth_H係低於其中給予L位準電位至電晶體142的閘極電極之情況中的表觀臨限電壓Vth_L。因而，使讀取電壓成為Vth_H與Vth_L之間的中間值之電位V0，以致可判斷第一電晶體142是否導通或關閉(在端子a與端子b之間是否具有電連續性)；因此，可讀取儲存於記憶體電路中的資料。
資料係以與上述資料寫入操作相似的方式而重寫入。更特定地，第二電晶體144係導通且預定的電位係自端子e供應至電容器146。之後，第二電晶體144關閉，以致預定的寫入電壓可以以與上述相似的方式保持於電容器146中。
針對具有浮動閘極結構之非揮發性記憶體，其中充電浮動閘極之電荷係藉由施加12伏的高壓至電晶體而予以提取之資料拭除操作係必要的。然而，針對第4圖中之記憶體電路，此資料拭除操作並非一定需要的。換言之，資料可易於被寫入而無需其中提取電容器146中所充電之電荷的資料拭除操作。在第4圖中之具有該等特徵的記憶體電路可在當寫入二階段之資料(1位元)時，以5伏或更低，較佳地，3伏或更低的低電壓來高速地寫入、讀取、及重寫入資料。
注意的是，其中第一電晶體142的閘極電極、電容器146的一電極、及第二電晶體144的汲極電極係電性連接的結構亦可視為浮動閘極結構，因為當第二電晶體144關閉時，該區域會被隔離。
可實質地視為浮動閘極結構之此結構可在當第二電晶體144包含具有2.5eV或更高，較佳地，3eV或更高之寬能隙的氧化物半導體，使得第二電晶體144的截止狀態電流低於或等於包含矽半導體之電晶體的截止狀態電流的十萬分之一時實現。特定地，在以下方式中，包含氧化物半導體之電晶體可在室溫具有100zA/μm或更低(1×10-19A/μm)之例如10zA(1×10-20A)的每一微米通道寬度之截止狀態電流。例如，當第二電晶體144的截止狀態電流係10zA或更少且電容器146的電容係10 fF時，可儲存資料104秒或更久。此極低的截止狀態電流無法以一般的矽半導體來實現。
進一步地，在可靠度中，第4圖中之記憶體電路亦係非常良好的。在具有浮動閘極結構的非揮發性記憶體中，電荷係透過高壓的施加而注入至浮動閘極，以致隧道絕緣膜劣化，且該劣化將導致重寫入資料之次數上的限制。在另一方面，具有可實質視為浮動閘極結構之結構，原則上，該劣化並不會發生，因為電荷可藉由實現極低截止狀態電流之第二電晶體144的導通及關閉而易於充電及放電。
對照地，第一電晶體142較佳地係可高速操作以便使讀取速度高之電晶體。例如，較佳地使用具有1奈秒或更低之開關速率的電晶體做為讀取電晶體。
因為第4圖中所描繪的記憶體之基本胞格包含二電晶體及一電容器，所以可使每一單位記憶體胞格之面積變小；例如，面積可充分地小於需要六個電晶體以供一記憶體胞格用之靜態RAM的情況。
＜記憶體胞格陣列的特定結構＞
第5圖描繪使用第4圖中所描繪之記憶體電路的基本胞格做為記憶體胞格之記憶體電路的實例。第5圖係包含基本胞格140之NOR型記憶體的實例。第5圖描繪包含2×2記憶體胞格之記憶體胞格陣列。但記憶體胞格的數目並未受限於此。該等記憶體胞格係藉由X方向寫入解碼器108，X方向讀取解碼器106，Y方向寫入電路114，及Y方向讀取電路112而予以控制。
基本胞格140包含第二電晶體144，第一電晶體142，及電容器146。第二電晶體144的汲極電極及第一電晶體142的閘極電極係彼此互相電性連接，且電容器146之電極的其中一者係電性連接至該汲極電極及該閘極電極。
基本胞格140係藉由電容器是否透過第一電晶體142之臨限電壓的電荷來予以充電，而被決定為在資料寫入狀態或資料未寫入狀態中。當寫入資料時，第二電晶體144係藉由X方向寫入解碼器108而導通，且寫入信號係自Y方向寫入電路114供應，以致使電容器146充電。當讀取資料時，讀取電壓(閘極電壓)係自X方向讀取解碼器106供應至第一電晶體142，以致第一電晶體142是否導通係藉由Y方向讀取電路112而判斷。
若使電容器充電之電荷會由於第二電晶體144的漏電流而消失時，則如動態RAM之情況中一樣地，再新操作係必要的。然而，在其中第二電晶體144的截止狀態漏電流係極低的情況中，第5圖中之記憶體可實質地作用成為非揮發性記憶體。換言之，NOR型記憶體胞格陣列包含基本胞格140，以致使非揮發性NOR型記憶體可無需故意地提供浮動閘極於電晶體中而實現。
第6圖描繪其中NAND型記憶體電路包含基本胞格140的情況。寫入及讀取資料的操作係與第5圖中之記憶體電路的該等操作相似。在NAND型記憶體電路的情況中，資料係每行地寫入及讀取，此係與NOR型記憶體電路不同。而且，在此情況中，第二電晶體144之截止狀態電流係低的。
第7圖描繪其中第4圖中所描繪之記憶體的基本胞格係以矩陣配置之記憶體電路的實例。第7圖描繪2×2位元之記憶體胞格陣列的情況。在第7圖中所描繪的記憶體電路中，連接至電容器146的字線W1及W2，連接至第二電晶體144之閘極電極的信號線S1及S2，連接至第二電晶體144及第一電晶體142的位元線BL1及BL2，以及連接至第一電晶體142之源極電極的源極線SL1形成矩陣。彼此相互鄰接之記憶體胞格的第一電晶體142之源極電極係連接至源極線SL1，以致使佈線之數目降低。
字線W1及W2係藉由X方向寫入解碼器108而控制，信號線S1及S2係藉由X方向讀取解碼器106而控制，以及位元線BL1及BL2係藉由Y方向讀取電路112及Y方向寫入電路114而控制。Y方向讀取電路112及Y方向寫入電路114並不同時傳送信號至位元線BL1及BL2，或自位元線BL1及BL2接收信號。在Y方向讀取電路112與Y方向寫入電路114之間的連接係藉由開關SW11，SW12，SW21，及SW22而控制。
該記憶體電路之寫入及讀取資料的操作係大概地如下文所述。例如，當寫入“1”至記憶體胞格M11以及寫入“0”至記憶體胞格M21時，選擇信號V1係供應至信號線S1，以致使記憶體胞格M11及M21的第二電晶體144導通。同時，0V之電位係供應至信號線S2，以致使記憶體胞格M12及M22的第二電晶體144關閉。
然後，開關SW12導通，以致使要寫入“1”的電壓V2供應至位元線BL1(V2係高於第一電晶體142之臨限電壓的電壓)。此外，開關SW22導通，以致使要寫入“0”的電壓0V供應至位元線BL2。因而，記憶體胞格M11的電容器146被充電為具有V2，且記憶體胞格M21的電容器146具有0V。
之後，使信號線S1之電位成為0V，且完成資料寫入操作。此時，在位元線BL1及BL2改變之前打開開關SW12及SW22且使信號線S1之電位成為0V，以致使電容器146的電位不會改變。
在寫入資料之後，當已輸入資料“0”時，記憶體胞格的臨限電壓係Vw0，或當已輸入資料“1”時，係Vw1。在此，記憶體胞格的臨限電壓意指為了要改變第一電晶體142之源極電極與汲極電極之間的電阻，而輸入至連接到字線WL1及WL2之端子的電壓。注意的是，其係滿足Vw0>0>Vw1。
針對讀取資料，0V之電位係供應至字線W1，且電位VL係供應至字線W2。該電位VL係低於臨限電壓Vw1。當供應0V之電位至字線W1時，寫入“0”之記憶體胞格M21的第一電晶體142係關閉，且寫入“1”之記憶體胞格M11的第一電晶體142係導通。當供應電位VL至字線W2時，記憶體胞格M12及M22的第一電晶體142係關閉，以致使資料不被讀取。
然後，使開關SW11及SW21導通，以致使Y方向讀取電路112以及位元線BL1及BL2成為導通。源極線SL1的電位係0V。因而，記憶體胞格M11係在低電阻狀態，因為第一電晶體142係導通；以及記憶體胞格M21係在高電阻狀態，因為第一電晶體142係關閉。連接至位元線BL1及BL2之Y方向讀取電路112可自位元線與源極線間之電阻狀態中的差讀取資料。
在此情況中，當第二電晶體144的截止狀態電流係極低時，電容器146的電位改變很小，且所寫入之資料可長時間地儲存。此允許用於動態RAM所必要的再新操作成為不一定需要，或成為被低頻率地執行；因此，用於記憶體電路之操作所需的功率消耗可變得更小。此外，半導體記憶體裝置可長時間保持儲存之資料，即使在關閉電源之後亦然。
進一步地，因為資料寫入係藉由充電電容器146而完成，所以可高速地執行寫入及重寫入資料的操作。此外，關於資料讀取操作，係使用包含矽半導體之可高速操作的電晶體做為第一電晶體142，以致使資料讀取速度變得更高。
＜記憶體控制器的記憶體結構＞
接著，將敘述可施加至記憶體控制器118之記憶體結構。儲存故障記憶體胞格之位址的記憶體胞格陣列138係使用非揮發性記憶體而形成，因為需儲存資料。關於非揮發性記憶體，可使用包含具有浮動閘極之電晶體的記憶體。特定地，可使用NOR型非揮發性記憶體或NAND型非揮發性記憶體。因為該非揮發性記憶體可以以包含矽半導體之MOSFET而實現，所以非揮發性記憶體可形成於記憶體控制器的電路中。
在第5至7圖中所描繪的記憶體電路可使用做為記憶體控制器118的記憶體。該等記憶體電路可實質地操作成為非揮發性記憶體，因為電荷可藉由第二電晶體144之低截止狀態電流而累積在其之施加電壓至第一電晶體142的閘極電極的電容器中。與包含浮動閘極電晶體之非揮發性記憶體不一樣地，該等記憶體電路在寫入及拭除資料中無需高壓；因此，可使功率消耗變小。進一步地，與動態RAM不一樣地，無需為了要保持電容器的電荷而短間距地執行再新操作。如上述地，就低的電壓驅動及低的功率消耗之事實而言，較佳地，係使用第5圖、第6圖、及第7圖中所描繪的非揮發性記憶體電路。
＜記憶體胞格陣列與記憶體控制器之記憶體的結合＞
在此實施例的半導體記憶體裝置中，特性的其中一者在於針對冗餘功能之記憶體係設置用於記憶體控制器。注意的是，記憶體胞格陣列的結合可適當地設定。
例如，記憶體胞格陣列100可使用包含矽半導體之電晶體而形成，且記憶體控制器118的記憶體胞格陣列138亦可使用包含矽半導體之電晶體而形成。在該情況中，它們係使用現有的生產線而形成。
選擇性地，記憶體胞格陣列100可使用包含矽半導體之電晶體而形成，以及記憶體控制器118的記憶體胞格陣列138係使用包含具有比矽半導體更寬之能隙的半導體之電晶體而形成。具有此電晶體，記憶體控制器118可高速操作，因為資料並非藉由隧道電流而寫入及拭除。進一步地，記憶體控制器118並不需要升壓電路，以致可簡化電源供應線的導通。
進一步選擇性地，記憶體胞格陣列100可使用包含具有比矽半導體之能隙更寬之能隙的半導體之電晶體而形成，且同樣地，記憶體控制器118的記憶體胞格陣列138亦可使用包含具有比矽半導體之能隙更寬之能隙的半導體之電晶體而形成。在此情況中，可使半導體記憶體裝置的驅動電壓統一化。更特定地，邏輯電路的驅動電壓及用於記憶體電路之操作所需的電壓係相同的。因此，可省略升壓電路。
＜OS-Si混合的裝置結構＞
第8A及8B圖描繪藉由結合包含矽半導體之電晶體，與包含具有比矽半導體之能隙更寬之能隙的半導體之電晶體所形成的本發明實施例之半導體記憶體裝置的實例。在此實例中，係使用氧化物半導體做為具有比矽半導體更寬能隙的半導體材料。
第8A圖係半導體記憶體裝置之記憶體胞格的一部分之平面圖，以及第8B圖係沿著第8A圖中之線A1-A2及線B1-B2所取得的橫剖面視圖。以下參考圖說說明。
第8A及8B圖描繪其中包含氧化物半導體之第二電晶體144，包含矽半導體之第一電晶體142，及電容器146係彼此互相電性連接的結構。若該連接結構係藉由等效電路而描繪時，則其係與第4圖中之基本胞格的電路相同。在此，雖然所有電晶體係n通道電晶體，但亦可使用p通道電晶體以取代該等n通道電晶體。
第一電晶體142係形成於半導體基板150上之絕緣閘極場效應電晶體。第一電晶體142的閘極電極158係藉由閘極絕緣層156而設置成為與半導體基板150隔離。側壁絕緣層160係設置於閘極電極158的側表面之上。在半導體基板150中，形成源極區及汲極區的雜質區152係以閘極電極158設置於其間而形成。矽化物層154可設置於該等雜質區152的表面部分之上，以減低源極區及汲極區的電阻。進一步地，元件隔離絕緣層151係設置成為與雜質區152接觸。
絕緣層162及絕緣層164係設置於半導體基板150之上。例如，絕緣層162包含氮化矽，以及絕緣層164包含氧化矽。該等絕緣層的頂部表面被平坦化，以便暴露出閘極電極158的頂部。包含導電材料之接觸柱塞166及168係設置以便穿透絕緣層162或絕緣層162及絕緣層164二者，且成為與雜質區152(或矽化物層154)接觸，進一步地，佈線170及172係分別形成於絕緣層162及164之上，以便與接觸柱塞166及168接觸。注意的是，半導體基板150可為單晶矽。再者，第一電晶體142可使用SOI(矽在絕緣物上)基板而形成。
第二電晶體144係設置於平坦化的絕緣層之上。第二電晶體144的汲極電極174係設置成為與閘極電極158接觸於其中第一電晶體142之閘極電極158朝向第二電晶體144所延伸的區域中。在此方式中，閘極電極158及汲極電極174係相互直接接觸，藉以簡化結構且無需用以提供接觸柱塞於絕緣層中的步驟。
氧化物半導體層178係設置成為與汲極電極174及源極電極176接觸。在第二電晶體144中，汲極電極174及源極電極176的末端部分係較佳地成錐形，以便確保與氧化物半導體層178的作用範圍。在此，例如錐形角度係大於或等於30度且小於或等於60度。注意的是，錐形角度係藉由具有錐形形狀之層(例如，源極電極176或汲極電極174)的側表面與底部表面所形成的傾斜角(在其中該層係自垂直於橫剖面(垂直於基板表面的平面)之方向所觀察的情況中)。
因為汲極電極174及源極電極176係以預定的間距而設置，所以氧化物半導體層178係與絕緣層164接觸於汲極電極174與源極電極176之間。在此結構中，絕緣層164包含在化學上穩定的氧化矽；因此，在氧化物半導體層178與絕緣層164之間的介面係穩定的，因為氧化物半導體層178及絕緣層164二者均包含氧化物。
氧化物半導體層178係以閘極絕緣層180來覆蓋。閘極電極182係設置於閘極絕緣層180之上，以便與汲極電極174及源極電極176重疊。
注意的是，氧化物半導體層178較佳地係藉由自該處充分地去除諸如氫之雜質，或充分地供應氧至該處，而高度純化的氧化物半導體層。特定地，例如，在該氧化物半導體層178中之氫濃度係5×1019原子/立方公分或更低，較佳地係5×1018原子/立方公分或更低，更佳地係5×1017原子/立方公分或更低。注意的是，在氧化物半導體層178中之氫濃度係藉由二次離子質譜測定法(SIMS)而測量。在其係藉由充分降低其中之氫濃度而高度純化，且其中由於氧缺乏所造成之能隙中的缺陷能階係藉由供應足夠數量的氧而降低之氧化物半導體層178中，載子密度係低於1×1012/立方公分，較佳地係低於1×1011/立方公分，更佳地係低於1.45×1010/立方公分。例如，在室溫的截止狀態電流(此處，每一微米(μm)之通道寬度的電流)係100zA/μm或更低，較佳地係10zA/μm或更低。具有優異截止狀態電流之特徵的第二電晶體144可透過被高度純化為i型(本徵)或實質i型之此氧化物半導體的使用而獲得。
電容器146具有汲極電極174，氧化物半導體層178，閘極絕緣層180，及電極184的堆疊結構。該電容器146的結構包含具有高電介質常數之氧化物半導體層178及閘極絕緣層180的堆疊層做為電介質；因此，可防止由於電介質層之厚度的增加所造成之電容的減少，以及電容器146之電極的短路。
進一步地，鈍化層186係設置於第二電晶體144及電容器146之上，且層間絕緣層188係設置於鈍化層186之上。
具有第8A及8B圖中之結構，可增強積集密度，因為第一電晶體142及第二電晶體144可藉由閘極電極158及汲極電極174的直接接觸而設置，以便使彼此互相接近。
接著，將參照第9A至9D圖來敘述半導體記憶體裝置之製造方法的實例。在此，只要第一電晶體142係形成於半導體基板150(例如，矽晶圓)之上的絕緣閘極場效應電晶體，則該電晶體係可接受的，例如可使用第8A及8B圖中所描繪的電晶體。各式各樣的熟知結構可使用做為第一電晶體142之閘極電極、源極電極、及汲極電極的精細結構，只要該電晶體可實現開關操作即可。
如第9A圖中所描繪地，設置包含氮化矽之絕緣層162及包含氧化矽之絕緣層164於半導體基板150上，使得第一電晶體142被嵌入。然後，執行平坦化，以便暴露出閘極電極158的頂部。該平坦化可藉由化學機械研磨法而執行。進一步地，形成接觸柱塞166及168於開口中，該等開口係形成於絕緣層162及/或絕緣層164中且到達雜質層152(或矽化物層154)。
然後，如第9B圖中所描繪地，形成汲極電極174及源極電極176，該汲極電極174係與閘極電極158接觸以及該源極電極176係與汲極電極174分離地設置於絕緣層162或絕緣層162及絕緣層164二者之上。汲極電極174及源極電極176係由諸如鈦、鉬、鎢、或鉭之金屬，或該金屬的氮化物所形成。較佳地，使汲極電極174及源極電極176的邊緣部分成為錐形。
形成佈線170及172，該等佈線170及172係與接觸柱塞166及168接觸，且係藉由與汲極電極174及源極電極176相同的膜而形成。
如第9C圖中所描繪地，氧化物半導體層178係與汲極電極174及源極電極176接觸而形成。該氧化物半導體層178係藉由濺鍍法，氣相沈積法，或其類似方法而形成。此外，該氧化物半導體層178可藉由諸如印刷法或塗佈法之濕處理而予以形式。只要氧化物半導體層178具有諸如用於第二電晶體及電容器之形成所需的尺寸，則該氧化物半導體層係可接受的；惟，該層亦可形成於半導體基板150的整個元件形成表面之上。
注意的是，做為氧化物半導體材料，可使用以下之任一氧化物半導體：其係四成分之金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；其係三成分之金屬氧化物的In-Ga-Zn-O基氧化物半導體，In-Sn-Zn-O基氧化物半導體，In-Al-Zn-O基氧化物半導體，Sn-Ga-Zn-O基氧化物半導體，Al-Ga-Zn-O基氧化物半導體，或Sn-Al-Zn-O基氧化物半導體；其係二成分之金屬氧化物的In-Zn-O基氧化物半導體，Sn-Zn-O基氧化物半導體，Al-Zn-O基氧化物半導體，Zn-Mg-O基氧化物半導體，Sn-Mg-O基氧化物半導體，或In-Mg-O基氧化物半導體，In-O基氧化物半導體，Sn-O基氧化物半導體；或Zn-O基氧化物半導體。
具有由InMO3(ZnO)m(m>0)所表示的氧化物半導體材料。在此，M表示選擇自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、及其類似物之一或更多個金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co、或其類似物。由InGaO3(ZnO)m(m>0)所表示的氧化物半導體係上述之In-Ga-Zn-O基氧化物半導體材料的典型實例。注意的是，上述之組成係衍生自氧化物半導體材料可具有的晶體結構，且僅係實例。
較佳地，使氧化物半導體層178接受用於脫水及脫氫之熱處理，該熱處理係執行於250℃至450℃。此係因為，根據發表，包含於氧化物半導體中之部分的氫行動有如施體；就電晶體可靠度之考慮而言，此並非合宜的。此外，關於OH基、水分、或其類似物保持在層中之電晶體的可靠度亦非合宜的。
閘極絕緣層180係形成於氧化物半導體層178之上。較佳地，閘極絕緣層180係由氧化矽所形成。選擇性地，閘極絕緣層180可由氧化鉿所形成。進一步選擇性地，閘極絕緣層180可具有氧化鉿膜或氧化矽膜的堆疊結構。為了要使氧化物半導體層178不包含氫，較佳地，閘極絕緣層180係形成於包含很少氫的氛圍之下。做為在此氛圍下所執行的沈積方法，可使用濺渡法或氣相沈積法。
在形成閘極絕緣層180之後，較佳地執行第二熱處理於惰性氣體氛圍或氧氛圍中。該第二熱處理可降低電晶體之電性特徵中的變化。此外，在其中閘極絕緣層180包含氧的情況中，氧會被供應至氧化物半導體層178且填滿該氧化物半導體層178的氧缺乏，而可藉以形成i型氧化物半導體層(本徵半導體)或極接近於i型的氧化物半導體層。
之後，如第9D圖中所描繪地，在閘極絕緣層180之上，閘極電極182係形成為與氧化物半導體層178重疊，以及電極184係形成為與汲極電極174重疊。然後，閘極電極182及電極184可以以此方式而形成，亦即，形成導電層於閘極絕緣層180之上，且接著，予以選擇性地蝕刻。
進一步地，如參照第8A及8B圖所述地，形成鈍化層186及層間絕緣層188。注意的是，該層間絕緣層188係較佳地形成為具有平坦的表面。藉由形成層間絕緣層188以便具有平坦化的表面，則可將電極、佈線、或其類似物適當地形成於層間絕緣層188之上，即使在其中例如半導體裝置之尺寸降低的情況中亦然。該層間絕緣層188可藉由諸如化學機械研磨法(CMP)之方法而呈平坦化。
透過該等步驟，可形成第8A及8B圖中所描繪之半導體記憶體裝置。
透過該等步驟所形成之第二電晶體144中所包含的氧化物半導體層178中的氫濃度係5×1019原子/立方公分或更低，較佳地係5×1018原子/立方公分或更低，更佳地係5×1017原子/立方公分或更低。當與具有大約1×1014/立方公分之載子密度的一般矽晶圓相較時，第一氧化物半導體層178具有足夠低的載子密度(例如，小於1×1012/立方公分，更佳地小於1.45×1010/立方公分)。由於此，截止狀態電流會充分地降低。例如，在室溫之電晶體144的截止狀態電流(在此，每一微米之通道寬度的電流)係100zA/μm或更低，較佳地係10zA/μm或更低。
透過純化及本徵的氧化物半導體層178之使用，可充分降低第二電晶體144的截止狀態電流。進一步地，透過電晶體144的使用，第4圖中之記憶體的基本胞格可極長時間地保持所儲存之資料。
＜OSFET之低截止狀態電流的解說＞
第10圖描繪包含高度純化氧化物半導體的電晶體之截止狀態電流的評估結果之實例。
第10圖顯示電晶體之閘極電壓-汲極電流之特徵。使用於測量之電晶體的通道寬度係1米(m)。在其中汲極電壓VD係+1伏(V)或+10伏(V)以及閘極電壓VG係在-5V至-20V的範圍內之情況中，電晶體的截止狀態電流係發現為低於1×10-12A(安培)。電晶體之每一微米的通道寬度之截止狀態電流的截止狀態電流密度係低於1aA/μm(1×10-18A/μm)。
該結果指示的是，具有小於1微米之通道寬度的電晶體能進一步減少截止狀態電流。進一步地，若第4圖中之記憶體的基本胞格係以截止狀態電流低之電晶體所形成時，則透過該電晶體所充電之電容器146的電荷可長時間地保持；因此，該基本胞格可操作成為非揮發性記憶體胞格。
＜應用實例＞
第11A圖描繪包含半導體記憶體裝置之電腦的實例。該電腦包含外殼200，外殼202，顯示部204，鍵盤206，及其類似物。該電腦包括包含快閃記憶體之所謂SSD(固態驅動器)的記憶體媒體，且該SSD可藉由此實施例中所敘述的半導體記憶體裝置而實現。
當與包含快閃記憶體之習知SSD相較時，此實施例之半導體記憶體裝置具有優點在於，裝置可操作於低的電壓，資料可高速地寫入及讀取，以及因為資料可溢寫而被儲存，所以該裝置係如硬碟驅動器一樣地使用者更適用的。此外，包含有用於冗餘功能之記憶體，以致可減少在重寫入或寫入資料中所造成之問題的發生頻率。
第11B圖描繪行動電話的實例。該行動電話具有其中外殼208及外殼210彼此相互重疊，且可以以水平方向來滑動的結構。外殼210包含顯示面板212，揚聲器214，微音器216，指標裝置218，相機鏡頭220，外部連接端子222，及其類似物。外殼208係設置有用以充電行動電話的太陽能電池224，外部記憶體槽226，及其類似物。此外，天線係結合於外殼210中。該行動電話具有電話簿的功能，其中記錄人物之姓名、電話號碼、或其類似者。
在此實施例中之半導體記憶體裝置係結合於行動電話中，以致可實現電話簿的功能。相似的功能可透過習知的快閃記憶體而實現；但具有此實施例的半導體記憶體裝置，可以以低的電壓及低的功率消耗來實現操作。此外，設置有用於冗餘功能之記憶體，以致可減少在重寫入或寫入資料中所造成之問題的發生頻率。進一步地，此實施例中之半導體記憶體裝置可使用於實現電子郵件之功能及攝像之功能的情況中。
第11C圖描繪安裝有電子紙之電子書閱讀器。該電子書閱讀器具有外殼228及外殼230之二外殼。外殼228及外殼230分別設置有藉由電子紙所形成的顯示部232及顯示部234。外殼228及外殼230係由連接部236所連接。在提供連接部236的情況中，該電子書閱讀器可與書本一樣地被打開及閉合。外殼228係設置有電源開關238，操作鍵240，揚聲器242，及其類似物。
外殼228及外殼230的至少一者係設置有此實施例中所述的半導體裝置。因此，可實現其中資料係高速地寫入及讀取，資料可長時間地儲存，以及功率消耗可充分降低之電子書閱讀器。
此申請案係根據2010年1月20日在日本專利局所申請之日本專利申請案序號2010-010522，該申請案之全部內容係結合於本文以供參考。
100,138．．．記憶體胞格陣列
102．．．主記憶體區
104．．．冗餘記憶體區
106．．．X方向讀取解碼器
108．．．X方向寫入解碼器
110．．．Y方向讀取解碼器
112．．．Y方向讀取電路
114．．．Y方向寫入電路
116．．．Y方向寫入解碼器
118．．．記憶體控制器
120．．．Y位址閂鎖
122．．．X位址閂鎖
124．．．冗餘位址儲存部
126,128．．．冗餘X位址
130．．．選擇器
132．．．位址解碼器
134．．．寫入電路
136．．．讀取電路
140．．．基本胞格
142．．．第一電晶體
144．．．第二電晶體
146．．．電容器
150．．．半導體基板
151．．．元件隔離絕緣層
152．．．雜質區
154．．．矽化物層
156,180．．．閘極絕緣層
158,182．．．閘極電極
160．．．側壁絕緣層
162,164．．．絕緣層
166,168．．．接觸柱塞
170,172．．．佈線
174．．．汲極電極
176．．．源極電極
178．．．氧化物半導體層
184．．．電極
186．．．鈍化層
188．．．層間絕緣層
200,202,208,210,228,230．．．外殼
204,232,234．．．顯示部
206．．．鍵盤
212．．．顯示面板
214,242．．．揚聲器
216．．．微音器
218．．．指標裝置
220．．．相機鏡頭
222．．．外部連接端子
224．．．太陽能電池
226．．．外部記憶體槽
236．．．連接部
238．．．電源開關
240．．．操作鍵
第1圖係方塊圖，描繪有關一實施例之半導體記憶體裝置的結構(NOR型)；
第2圖係方塊圖，描繪有關一實施例之半導體記憶體裝置的記憶體控制器之結構；
第3圖係方塊圖，描繪有關一實施例之半導體記憶體裝置的結構(NAND型)；
第4圖係電路圖，描繪有關一實施例之半導體記憶體裝置的記憶體電路中之基本胞格的實例；
第5圖描繪其中NOR型記憶體電路係使用第4圖中所描繪之基本胞格而形成的實例；
第6圖描繪其中NAND型記憶體電路係使用第4圖中所描繪之基本胞格而形成的實例；
第7圖描繪其中記憶體電路係使用第4圖中所描繪之基本胞格而形成的實例；
第8A及8B圖描繪其中形成第4圖中所描繪之基本胞格的二電晶體及電容器係形成於半導體基板之上的結構實例；
第9A至9D圖描繪第8A及8B圖中所描繪之結構的製造方法之實例；
第10圖顯示使用氧化物半導體所形成之電晶體的閘極電壓一汲極電流特徵；以及
第11A至11C圖描繪藉由實施例之一半導體記憶體裝置所完成的電子裝置之實例。
118．．．記憶體控制器
120．．．Y位址閂鎖
122．．．X位址閂鎖
124．．．冗餘位址儲存部
126,128．．．冗餘X位址
130．．．選擇器
132．．．位址解碼器
134．．．寫入電路
136．．．讀取電路
138．．．記憶體胞格陣列

Claims (12)

  1. 一種半導體記憶體裝置，包含：記憶體胞格陣列，包含以矩陣而配置的記憶體胞格，該記憶體胞格陣列包括主記憶體區及冗餘記憶體區；驅動器電路，係組構成驅動該記憶體胞格陣列；以及記憶體控制器，係組構成控制該驅動器電路的操作，其中該記憶體控制器包含：記憶體部，係組構成儲存該主記憶體區中之故障記憶體胞格的位址資料；冗餘位址儲存部，係組構成儲存該冗餘記憶體區的位址資料；以及選擇器，係組構成選擇儲存在該冗餘位址儲存部中的該冗餘記憶體區的該位址資料以取代儲存在該記憶體部中的該故障記憶體胞格的該位址資料。
  2. 一種半導體記憶體裝置，包含：記憶體胞格陣列，包含以矩陣而配置的記憶體胞格，該記憶體胞格陣列包括主記憶體區及冗餘記憶體區；驅動器電路，係組構成驅動該記憶體胞格陣列；以及記憶體控制器，係組構成控制該驅動器電路的操作，其中該記憶體控制器包含：記憶體部，係組構成儲存該主記憶體區中之故障記憶體胞格的位址資料；以及冗餘位址儲存部，係組構成儲存該冗餘記憶體區的位址資料， 其中該記憶體部包含記憶體胞格，且該記憶體胞格包含第一電晶體、第二電晶體、及電容器，以及其中該第一電晶體的閘極電極、該第二電晶體的汲極電極、及該電容器的電極係彼此互相電性連接。
  3. 如申請專利範圍第2項之半導體記憶體裝置，其中該第二電晶體的通道區係形成於氧化物半導體層之中。
  4. 如申請專利範圍第2項之半導體記憶體裝置，其中該第二電晶體的每一微米之通道寬度的截止狀態電流係100aA/μm或更低。
  5. 如申請專利範圍第2項之半導體記憶體裝置，其中除了在該驅動器電路、該記憶體胞格陣列、及該記憶體控制器中所包含的該第二電晶體之外的電晶體包括矽半導體。
  6. 一種半導體記憶體裝置，包含：記憶體胞格陣列，包含以矩陣而配置的記憶體胞格，該記憶體胞格陣列包含主記憶體區及冗餘記憶體區；驅動器電路，係組構成驅動該記憶體胞格陣列；以及記憶體控制器，係組構成控制該驅動器電路的操作，其中該等記憶體胞格各包含第一電晶體、第二電晶體、及第一電容器，其中該第一電晶體的閘極電極、該第二電晶體的汲極電極、及該第一電容器的電極係彼此互相電性連接，其中該記憶體控制器包含：記憶體部，係組構成儲存該主記憶體區中之故障 記憶體胞格的位址資料，以及冗餘位址儲存部，係組構成儲存該冗餘記憶體區的位址資料，其中該記憶體部包含記憶體胞格，且該記憶體胞格包含第三電晶體、第四電晶體、及第二電容器，以及其中該第三電晶體的閘極電極、該第四電晶體的汲極電極、及該第二電容器的電極係彼此互相電性連接。
  7. 如申請專利範圍第1、2、和6項中任一項之半導體記憶體裝置，其中該驅動器電路至少包含二電路。
  8. 如申請專利範圍第1、2、和6項中任一項之半導體記憶體裝置，其中在該冗餘記憶體區中的列能被讀出以取代具有該故障記憶體胞格的列。
  9. 如申請專利範圍第1、2、和6項中任一項之半導體記憶體裝置，其中在該冗餘記憶體區中的行能被讀出以取代具有該故障記憶體胞格的行。
  10. 如申請專利範圍第6項之半導體記憶體裝置，其中該第二電晶體及該第四電晶體的各通道區係形成於氧化物半導體層之中。
  11. 如申請專利範圍第6項之半導體記憶體裝置，其中該第二電晶體及該第四電晶體之每一者的每一微米之通道寬度的截止狀態電流係100aA/μm或更低。
  12. 如申請專利範圍第6項之半導體記憶體裝置，其中除了在該驅動器電路、該記憶體胞格陣列、及該記憶體控制器中所包含的該第二電晶體及該第四電晶體之外的電 晶體包括矽半導體。
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