JPWO2011001715A1 - 酸化物半導体、薄膜トランジスタアレイ基板及びその製造方法、並びに、表示装置 - Google Patents

酸化物半導体、薄膜トランジスタアレイ基板及びその製造方法、並びに、表示装置 Download PDF

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Abstract

本発明は、安定したトランジスタ特性を有する薄膜トランジスタを実現できる酸化物半導体、この酸化物半導体で形成されたチャネル層を有する薄膜トランジスタ及びその製造方法、並びに、この薄膜トランジスタを備える表示装置を提供する。本発明の酸化物半導体は、薄膜トランジスタ用の酸化物半導体であって、上記酸化物半導体は、インジウム、ガリウム、亜鉛、及び、酸素を構成原子として含み、上記酸化物半導体の酸素含有量は、ストイキオメトリの状態を原子単位で１００％としたときに、８７〜９５％である酸化物半導体である。

Description

本発明は、酸化物半導体、薄膜トランジスタアレイ基板及びその製造方法、並びに、表示装置に関する。より詳しくは、薄膜トランジスタのチャネル層として好適な酸化物半導体、この酸化物半導体を用いてチャネル層を形成した薄膜トランジスタを備える薄膜トランジスタアレイ基板及びその製造方法、並びに、この薄膜トランジスタアレイ基板を備える表示装置に関するものである。
酸化物半導体は、アモルファスシリコン（ａ−Ｓｉ）等のシリコン系材料よりも高い電子移動度を有する半導体材料である。例えば、酸化物半導体を薄膜トランジスタ（ＴＦＴ）のチャネル層に用いた場合には、信頼性に優れ、しかも電圧無印加時に流れる漏れ電流の低いＴＦＴが実現できると考えられることから、酸化物半導体を用いたＴＦＴの開発が進められている。
酸化物半導体の中でもインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）を構成原子として含む４元型の酸化物半導体（以下、ＩＧＺＯ半導体とも称す。）は、移動度が高いだけでなく、以下のような特性を有するため、よりＴＦＴに適していると考えられる。
まず、ＩＧＺＯ半導体は、室温〜１５０℃程度の比較的低い温度で成膜が可能である。上記シリコン系材料は、ＴＦＴを３００℃以上の高温で成膜するため、フィルム基材を用いたフレキシブル基板のように高温雰囲気下に不適な基材には、直接にＴＦＴを形成することができなかったが、酸化物半導体を用いることで、フレキシブル基板に直接にＴＦＴを形成することも可能となる。また、ＩＧＺＯ半導体は、スパッタ装置での成膜が可能であり、簡易な工程で製造できる。
更に、ＩＧＺＯ半導体にて形成された薄膜は、可視光を透過させることができ、透明性にも優れている。そのため、酸化インジウム錫（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）等が用いられている透明電極の用途にも適用できる。
ここで、ＩＧＺＯ半導体の特性は、構成原子の組成によって変化する。そこで、特許文献１には、ＴＦＴのチャネル層として好適な酸化物半導体について構成原子の好ましい組成を示す相図が開示されており、特許文献２には、ＴＦＴ等の透明電極として好適な酸化物半導体について構成原子の好ましい組成が開示されている。
特開２００７−２８１４０９号公報 特開２０００−４４２３６号公報
上記特許文献１、２に記載された組成を有するＩＧＺＯ半導体（酸化物半導体）は、ＩＧＺＯ半導体を用いて形成した半導体層そのものは、移動度や透明性等の点で優れている。しかしながら、ＩＧＺＯ半導体を、例えば、半導体層をＴＦＴのチャネル層として適用したときには、安定して高いトランジスタ特性を維持することができないことがある。
これは、以下のような理由によるものと考えられる。ＴＦＴは、信号電極、ドレイン電極、ゲート電極の３端子で構成され、信号電極とドレイン電極との間に設けられたチャネル層と呼ばれる領域に電流を流して、ゲート電極に加えた電圧で電流を制御してオン／オフ動作を行うものである。ＩＧＺＯ半導体はチャネル層を構成するが、チャネル層の形成後には、信号電極、ドレイン電極の形成が行われる。更に、ＴＦＴを保護するための保護層や、ＴＦＴが形成された基板の表面を平坦化するための層間絶縁膜も形成される。
ＩＧＺＯ半導体は、上記のように比較的低温で成膜できるが、電極、保護層、層間絶縁膜等の形成には、ＩＧＺＯ半導体の成膜温度よりも高い温度がかかり、特に、保護層、層間絶縁膜の形成には２００℃以上の高い温度がかかることがある。
ＩＧＺＯ半導体は、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｏを構成原子とするものであるが、成膜温度よりも高い温度がかかると、膜に含まれる酸素が脱離して酸素の含有量が変化する。酸素脱離が生じると、膜の原子組成は、ＩＧＺＯ半導体の組成（ストイキオメトリ）と大きく異なり、これにより、オフ電流の上昇、電子移動度の低下、トランジスタ特性にヒステリシスが生じる等の現象が生じて、安定したＴＦＴ特性が得られないことの一因となる。
また、上記説明では、ＩＧＺＯ半導体をＴＦＴのチャネル層として用いた場合を例に挙げて説明したが、他の分野に適用した場合においても、実際の製品となった後のＩＧＺＯ半導体によって形成された膜の酸素含有量は、ストイキオメトリからのズレが大きいことがある。
なお、上記特許文献１では、酸化物半導体の酸素含有量に関する記載があるが、組成の特定は、蛍光Ｘ線分析法によって特定している。この分析法は、膜（試料）の表面は測定できるものの、厚み方向に対する分解能がないため、Ｉｎ、Ｇａ、及び、Ｚｎの組成は特定できても、膜全体に含まれる酸素の含有量を正確に定量できるものではない。したがって、特許文献１に記載の酸素含有量は、製品となった後の構成原子の組成ではなく、ＩＧＺＯ半導体を用いて形成した膜（半導体層）の組成（ストイキオメトリ）に換算したときの値であると考えられる。
また、特許文献２には、酸素欠損量についての記載があるが、酸素欠損量は陽イオンとの関連もあり一義的に決まるものでは無く、キャリア電子の量で定義されるものであり、本明細書に記載の酸素含有量のように定量的に特定できるものではない。
本発明は、上記現状に鑑みてなされたものであり、安定したトランジスタ特性を有する薄膜トランジスタを実現できる酸化物半導体、この酸化物半導体で形成されたチャネル層を有する薄膜トランジスタ及びその製造方法、並びに、この薄膜トランジスタを備える表示装置を提供することを目的とするものである。
本発明者らは、安定したトランジスタ特性を有する薄膜トランジスタを実現可能な酸化物半導体について種々検討したところ、Ｉｎ、Ｇａ、及び、Ｚｎを含む酸化物半導体は、高い移動度を有し、信頼性（ストレス耐性）の高いトランジスタ特性が得られる材料であることにまず着目した。また、製品となったときのＩＧＺＯ半導体膜の組成は、ストイキオメトリからのズレが生じており、このズレは、製造工程においてかかる熱によって生じるＩＧＺＯ半導体膜からの酸素離脱によるものであることにも着目した。そして、ＩＧＺＯ半導体における酸素含有量を制御することにより、薄膜トランジスタのチャネル層として好適なＩＧＺＯ半導体が得られ、このＩＧＺＯ半導体を用いた薄膜トランジスタは、信頼性の高いトランジスタ特性を有することを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、薄膜トランジスタ用の酸化物半導体であって、上記酸化物半導体は、インジウム、ガリウム、亜鉛、及び、酸素を構成原子として含み、上記酸化物半導体の酸素含有量は、ストイキオメトリの状態を原子単位で１００％としたときに、８７〜９５％である酸化物半導体である。
インジウム、ガリウム、亜鉛、及び、酸素を構成原子として含む酸化物半導体は、移動度が高く、比較的低温での成膜が可能であり、しかもこの酸化物半導体を用いて形成した膜は、透明性に優れるものである。
本発明においては、酸化物半導体の酸素含有量を、ストイキオメトリの状態を原子単位で１００％としたときに、８７〜９５％の範囲とすることで、ＴＦＴのチャネル層、透明電極等に好適に使用できる。特に、ＴＦＴのチャネル層として用いた場合には、安定したトランジスタ特性を実現できる。酸素含有量が８７％未満となると、ＴＦＴの電圧−電流特性が低下する傾向にある。酸素含有量が９５％を超えると、ＩＧＺＯ膜が高抵抗化されすぎて、ＴＦＴのチャネルとして機能しにくくなる。
なお、酸化物半導体の酸素含有量は、オージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析やＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析等の組成分析を行うことにより確認できる。
また、本明細書において、「ストイキオメトリの状態」とは、金属イオンの電荷数と、酸素イオンの電荷数とが等しい状態であることを意味する。したがって、ストイキオメトリの状態にある酸化物半導体は、導電性を有するものではない。また、ストイキオメトリとは、理想状態になる膜の組成をいう。
本発明はまた、基板の主面上に薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、上記薄膜トランジスタは、本発明の酸化物半導体で形成されたチャネル層を有する薄膜トランジスタアレイ基板でもある。上述したように、酸素含有量が制御された本発明の酸化物半導体にて形成されたチャネル層を有することで、信頼性の高い薄膜トランジスタが実現できる。
上記薄膜トランジスタにおいて、電子移動度は、特に限定されるものではないが、０．１ｃｍ２／Ｖｓ以上であることが好ましい。このような電子移動度を有することで、良好なトランジスタ特性が実現できる。
本発明の薄膜トランジスタアレイ基板においては、上記薄膜トランジスタは、上記チャネル層を覆う保護層を更に有し、上記保護層は、酸素原子を含む材料にて形成されていることが好ましい。これにより、保護層に含まれる酸素原子によって、チャネル層の酸素含有量を上記範囲に調整できる。
本発明はまた、本発明の薄膜トランジスタアレイ基板を備える表示装置でもある。表示装置としては、液晶表示装置、有機ＥＬ表示装置、プラズマディスプレイ表示装置、電界放出ディスプレイ表示装置等、薄膜トランジスタアレイ基板を備える各種の表示装置に適用できる。
上述のように本発明に係る薄膜トランジスタアレイ基板は、安定したトランジスタ特性を有することから、この薄膜トランジスタアレイ基板を備えた表示装置は、表示品位の良いものとなる。
本発明は更に、薄膜トランジスタアレイ基板の製造方法にも向けられている。すなわち、本発明は、基板の主面上に薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、上記製造方法は、基板の主面上に形成された走査配線を絶縁膜で覆う絶縁膜形成工程と、基板面を法線方向から見たときに、上記走査配線と重なる位置に酸化物半導体層を形成する半導体層形成工程と、上記酸化物半導体層上に信号配線及びドレイン電極を形成する配線及び電極形成工程と、上記信号配線及び上記ドレイン電極を覆う保護層を形成する保護層形成工程と、上記保護層を覆う層間絶縁膜を形成する層間絶縁膜形成工程とを含み、上記保護層形成工程と上記層間絶縁膜形成工程との間に、ベーク処理工程を更に含む薄膜トランジスタアレイ基板の製造方法でもある。
上記絶縁膜形成工程において、走査配線は、その一部が、薄膜トランジスタのゲート電極として機能する。走査配線は、低抵抗なチタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等のメタル材料にて形成されることが好ましく、これらの積層膜であってもよい。走査配線は、例えば、スパッタ法によりメタル材料をガラス基板の主面上に堆積させ、積層膜を形成し、ウェットエッチング工程及びレジスト剥離工程を含むフォトリソグラフィ法を用いてパターニングすることにより形成される。
絶縁膜は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）等の無機材料を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することで形成される。
上記半導体層形成工程は、本発明に係る酸化物半導体を用いて半導体層を形成する。半導体層の形成方法は、特に限定されるものではないが、例えば、スパッタ法によって酸化物半導体を成膜した後、形成された膜をフォトリソグラフィ法によって所望の形状にパターニングする方法が挙げられる。このような方法を用いた場合、パターニング工程では、エッチング液や、レジストの剥離液などの様々な薬液が使用される。
上記配線及び電極形成工程は、上記酸化物半導体層上に信号配線及びドレイン電極を形成する。信号配線及びドレイン電極の構成は、上記した走査配線と同様である。
上記保護層形成工程は、上記信号配線及び上記ドレイン電極を覆う保護層を形成する。保護層は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）等の無機材料を、ＣＶＤ法等で成膜することで形成される。
上記層間絶縁膜形成工程は、上記保護層を覆う層間絶縁膜を形成する。層間絶縁膜は、例えば、感光性樹脂を用いて形成される。
ここで本発明においては、半導体層中の酸素含有量を制御するために、上記保護層形成工程と上記層間絶縁膜形成工程との間においてベーク処理工程を行う。このように、保護層を成膜した後に、ベーク処理を行うことで、保護層を介して酸化物半導体層に酸素を補填することができる、又は、酸化物半導体層の下層に形成された絶縁層と酸化物半導体層の上層に形成された保護層とから酸化物半導体層へ酸素が補填され、これにより酸化物半導体層中の酸素含有量を制御できる。酸素含有量は、特に限定されるものではないが、酸素含有量が９０％以上であると、ストイキオメトリからのズレが小さくなって、安定したトランジスタ特性を得られる点から好ましい。
本発明の薄膜トランジスタアレイ基板の製造方法において、上記ベーク処理は、薄膜トランジスタアレイ基板の製造工程における処理温度のうち、最も高い処理温度（２２０℃以上）で行うことが好ましい。これにより、半導体層中の酸素含有量を容易にかつ確実に制御できる。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の酸化物半導体によれば、所定の酸素含有量を有することで、例えば、薄膜トランジスタのチャネル層として用いても、安定したトランジスタ特性を有する信頼性の高い薄膜トランジスタを実現できる。そして、この薄膜トランジスタを備えた薄膜トランジスタアレイ基板を用いた表示装置とすることで、良好な画像表示が実現できる。更に、本発明の薄膜トランジスタアレイ基板の製造方法によれば、半導体層の形成後にベーク処理を行うことで、半導体層中の酸素含有量を容易に制御できる。
実施形態１に係る液晶表示装置の画素の構成を示す縦断面模式図である。 実施形態１に係る液晶表示装置におけるＴＦＴアレイ基板の構成を示す平面模式図である。 実施形態１に係るＴＦＴアレイ基板を製造する工程における断面模式図である。 実施形態１に係るＴＦＴアレイ基板を製造する工程における断面模式図である。 実施形態１に係るＴＦＴアレイ基板を製造する工程における断面模式図である。 実施形態１に係るＴＦＴアレイ基板を製造する工程における断面模式図である。 実施形態１に係るＴＦＴアレイ基板を製造する工程における断面模式図である。 実施形態１に係る液晶表示装置を構成するＣＦ基板の製造工程を示す平面模式図である。 実施形態１に係る液晶表示装置を構成するＣＦ基板の製造工程を示す平面模式図である。 実施形態１に係る液晶表示装置を構成するＣＦ基板の製造工程を示す平面模式図である。 実施例１、２及び比較例１に係るＴＦＴのチャネル層を構成する酸化物半導体の組成及び酸素含有量を示すグラフである。 実施例１に係る表示装置のＴＦＴの電気特性を示すグラフである。 実施例２に係る表示装置のＴＦＴの電気特性を示すグラフである。 比較例１に係る表示装置のＴＦＴの電気特性を示すグラフである。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
実施形態１
図１は、本実施形態に係る液晶表示装置の画素の構成を示す縦断面模式図である。図１において、液晶表示装置１０は、ＴＦＴが形成されたＴＦＴアレイ基板１１、ＴＦＴアレイ基板１１と対向して配置された対向基板としてのカラーフィルタ（ＣＦ）基板１３、及び、両基板の間に挟持された液晶層１２を備える。
図２は、本実施形態に係る液晶表示装置におけるＴＦＴアレイ基板１１の構成を示す平面模式図である。図２において、ガラス基板１０１の主面上には、走査配線１０２及び信号配線１０６が格子状に配置されている。走査配線１０２及び信号配線１０６で区画された複数の画素領域には、走査配線１０２と信号配線１０６との交点近傍にスイッチング素子としてのＴＦＴ１５が形成されている。
ＴＦＴ１５が形成された領域をより詳細に見ると、図１に示すように、走査配線１０２が形成されたガラス基板１０１の主面上は、絶縁層としてのゲート絶縁膜１０３にて覆われている。ゲート絶縁膜１０３上には、走査配線１０２と重畳するようにＩＧＺＯ半導体層１０４が形成されている。ＩＧＺＯ半導体層１０４上には、信号配線１０６及びドレイン電極１０７が形成されている。ＴＦＴ１５は、保護層１０８及び基板面を平坦化するための層間絶縁膜１０９によって覆われており、層間絶縁膜１０９の上には、画素電極１１０が形成されている。
ＴＦＴ１５は、走査配線１０２の一部をゲート電極とし、ゲート絶縁膜１０３、チャネル層としてのＩＧＺＯ半導体層１０４、信号配線１０６及びドレイン電極１０７によって構成される。
走査配線１０２は、ここでは、走査配線層１０２ａ、１０２ｂ及び１０２ｃが積層された構造を有する。走査配線１０２としては、例えば、走査配線層１０２ａ、１０２ｃがＴｉで形成され、走査配線層１０２ｂがＡｌで構成された積層構造であって、走査配線層１０２ａ、１０２ｃの膜厚が３０〜１５０ｎｍであり、走査配線層１０２ｂの膜厚が２００〜５００ｎｍであるものが適用できる。
ゲート絶縁膜１０３としては、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）等の無機材料が適用でき、ゲート絶縁膜１０３の膜厚は、例えば、２００〜５００ｎｍ程度とする。
ＩＧＺＯ半導体層１０４は、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｏを構成原子として含み、ストイキオメトリの状態を原子単位で１００％としたときに、８７〜９５％の酸素含有量を有するＩＧＺＯ半導体にて形成される。このような酸素含有量を有するＩＧＺＯ半導体にてＴＦＴ１５のチャネル層を形成することで、安定したトランジスタ特性を有するＴＦＴアレイ基板１１が得られる。ＩＧＺＯ半導体層１０４の膜厚は、特に限定されるものではなく、１０〜３００ｎｍ程度である。
信号配線１０６は、その一部が、ＴＦＴ１５のソース電極として機能する。信号配線１０６としては、例えば、信号配線層１０６ａ、１０６ｂが積層された構造を有するものが挙げられる。ドレイン電極１０７は、ドレイン電極層１０７ａ、１０７ｂが積層された構造を有する。信号配線１０６及びドレイン電極１０７を形成する材料は、同一であっても異なっていてもよい。
信号配線１０６及びドレイン電極１０７としては、例えば、信号配線層１０６ａ及びドレイン電極層１０７ａがＴｉにて形成され、信号配線層１０６ｂ及びドレイン電極層１０７ｂがＡｌにて形成された、積層構造を有するものが挙げられる。信号配線層１０６ａ及びドレイン電極層１０７ａの膜厚は、例えば、３０〜１５０ｎｍ程度とし、信号配線層１０６ｂ及びドレイン電極層１０７ｂの膜厚は、例えば、５０〜４００ｎｍ程度とする。
上記保護層としては、例えば、ＳｉＯｘ、ＳｉＮｘ等の無機材料を、ＣＶＤ法、スパッタ法等で成膜したものが適用でき、ＳｉＯｘ膜、ＳｉＮｘ膜だけでなくＳｉＯｘ膜とＳｉＮｘ膜との積層膜であってもよい。上記層間絶縁膜は、例えば、感光性樹脂を用いて形成される。
画素電極１１０は、例えば、ＩＴＯ等の透明電極材料にて形成し、その膜厚を５０〜２００ｎｍ程度とする。
一方、ＣＦ基板１３は、図１に示すように、ガラス基板２０１の主面上に、画素領域毎に赤（Ｒ）、青（Ｂ）、及び、緑（Ｇ）のＣＦ層２０３を有する。各色のＣＦ層２０３は、ブラックマトリクスと呼ばれる遮光部（図示せず）で仕切られている。基板の表面には、厚み５０〜２００ｎｍ程度の対向電極２０４が形成されており、遮光部が形成された領域には、フォトスペーサ（図示せず）が設けられている。
上記のような構成を有する液晶表示装置１０の製造方法の一例について、具体例を挙げて、説明する。まず、ＴＦＴアレイ基板１１の製造方法の一例について、図３〜図７を用いて説明する。図３〜図７は、本実施形態に係るＴＦＴアレイ基板１１を製造する各工程における断面模式図である。
図３は、ガラス基板１０１の主面上に走査配線１０２が形成された状態を示す。走査配線１０２は、例えば、スパッタ法により、ガラス基板１０１の主面上に、膜厚３０〜１５０ｎｍのＴｉ膜、膜厚２００〜５００ｎｍのＡｌ膜及び膜厚３０〜１５０ｎｍのＴｉ膜をこの順番に成膜して走査配線層１０２ａ、１０２ｂ及び１０２ｃを形成し、次いで、得られた積層膜をウェットエッチング処理及びレジスト剥離処理を含むフォトリソグラフィ法（以下、単にフォトリソグラフィ法と称す。）により所望の形状にパターン形成することにより得られる。
図４は、図３に示す状態の基板の主面上をゲート絶縁膜１０３で覆い、更にＩＧＺＯ半導体層１０４を形成した状態を示す。このような状態の基板は、絶縁膜形成工程を行い、次いで半導体層形成工程を行うことにより得られる。
絶縁膜形成工程では、ＣＶＤ法により、ガラス基板１０１及び走査配線１０２を覆うようにＳｉＯ２を厚み２００〜５００ｎｍとなるように堆積してゲート絶縁膜１０３を形成する。半導体層形成工程では、基板面を法線方向から見たときに、走査配線１０２と重なる位置にＩＧＺＯ半導体層１０４を形成する。
ＩＧＺＯ半導体層１０４は、スパッタ法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むターゲットを用いて、出力０．１〜２．０ｋＷの条件で厚み１０〜３００ｎｍとなるように堆積して、フォトリソグラフィ法によって所望の形状にパターン形成することにより得られる。ターゲットの組成比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４であるものや、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７であるものが挙げられるが、本発明はこれに限定されるものではなく、成膜条件に応じてターゲットの組成を適宜設定すればよい。
図５は、配線及び電極形成工程後の基板の状態を示す。配線及び電極形成工程では、図４に示す状態の基板に、更に信号配線１０６及びドレイン電極１０７を形成する。まず、スパッタ法を用いて、Ｔｉを厚み３０〜１５０ｎｍとなるように堆積して、信号配線層１０６ａ及びドレイン電極層１０７ａを形成する。次いで、Ａｌを５０〜４００ｎｍとなるように堆積して、信号配線層１０６ｂ及びドレイン電極層１０７ｂを形成する。得られたＴｉとＡｌとの積層膜を、フォトリソグラフィ法を用いてパターニングすることにより、信号配線１０６及びドレイン電極１０７が形成される。
図６は、保護層形成工程及び層間絶縁膜形成工程が行われた後の基板の状態を示す。保護層形成工程では、ＣＶＤ法により、ＳｉＯ２を厚み１００〜７００ｎｍとなるように堆積して信号配線１０６及びドレイン電極１０７を含めて覆う保護層１０８を形成する。
層間絶縁膜形成工程では、感光性樹脂を用いて保護層１０８を覆うように層間絶縁膜１０９を形成する。
図７は、画素電極１１０が形成された後の状態を示す。このような状態の基板は、例えば、スパッタ法によりＩＴＯを厚み５０〜２００ｎｍとなるように層間絶縁膜１０９上に堆積させて薄膜を形成し、この薄膜をフォトリソグラフィ法によって所望の形状にパターニングして画素電極１１０を形成することで得られる。
ここで、本実施形態においては、図６における保護層形成工程と層間絶縁膜形成工程との間に、保護層１０８をベーク処理するベーク処理工程を更に含む。本発明の液晶表示装置１０においてＩＧＺＯ半導体層１０４は、保護層１０８によってカバレッジされており、その後、後述のように層間絶縁膜形成工程を経てＣＦ基板１３と貼り合されることで外部と完全に遮断される。このような状態において、ＩＧＺＯ半導体層１０４に酸素脱離が起こるのは、ＩＧＺＯ半導体層１０４とゲート絶縁膜１０３との間、及び／又は、ＩＧＺＯ半導体層１０４と保護層１０８との間であると考えられる。
そこで、本実施形態においては、保護層１０８を形成した後に、各製造工程における処理温度のうち、最も高い処理温度にてベーク処理を行う。上記各製造工程であれば、ＩＧＺＯ半導体層１０４の形成温度が室温程度〜１５０℃程度であるのに対し、ゲート絶縁膜１０３、保護層１０８、及び、後述する層間絶縁膜１０９の形成時には、約２００〜２２０℃以上の温度がかかる。したがって、ベーク処理は、ゲート絶縁膜１０３、保護層１０８、及び、層間絶縁膜１０９の形成時よりも更に高い温度（２２０℃以上）で行って、ＩＧＺＯ半導体層１０４の酸素含有量を制御する。ベーク処理の方法は特に限定されるものではないが、例えば、クリーンオーブンを用いて、大気雰囲気中でベークするという簡易な処理が適用できる。
これにより、保護層１０８を介してＩＧＺＯ半導体層１０４に酸素を補填する、又は、ゲート絶縁膜１０３及び保護層１０８からＩＧＺＯ半導体層１０４へ酸素が補填され、ＩＧＺＯ半導体層１０４の酸素濃度が安定するとともにＩＧＺＯ半導体層１０４において酸素脱離が生じることがなくなり、所望の酸素含有量を有するＩＧＺＯ半導体層１０４が実現できる。酸素含有量は、得ようとするトランジスタ特性によって異なるが、９０％以上であるとストイキオメトリからのズレが小さくなって、安定したトランジスタ特性を得ることができる。
ＣＦ基板１３の製造方法の一例を、図８〜図１０を用いて説明する。図８〜図１０は、実施形態１に係る液晶表示装置を構成するＣＦ基板の製造工程を示す平面模式図である。まず、図８に示すように、ガラス基板２０１の主面上に、黒色顔料を含む感光性樹脂をフォトリソグラフィ法により所望の形状にパターニングして遮光部２０２を形成する。次いで、遮光部２０２によって区画された領域に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の顔料を含む感光性樹脂を塗布して、ＣＦ層２０３Ｒ、２０３Ｇ、２０３Ｂを形成する。
そして、図９に示すように、基板の表面に、ＩＴＯ等の透明電極材料をスパッタ法により厚み５０〜２００ｎｍとなるように堆積させて、フォトリソグラフィ法により所望のパターン形状を有する対向電極２０４を形成する。更に、図１０に示すように、遮光部２０２が形成された領域にフォトスペーサ２０５を形成する。フォトスペーサ２０５は、感光性樹脂を用いてフォトリソグラフィ法により、所望の形状にパターニングすることにより得られる。
上記のように製造されたＴＦＴアレイ基板１１及びＣＦ基板１３の表面には、ポリイミド樹脂が印刷法により塗布され配向膜（図示せず）が形成される。得られた両基板は、シール材を介して貼り合わされ、滴下法、注入法等の方法により基板間に液晶が封入される。そして、貼り合せた両基板を、ダイシングにより分断して、駆動装置、筐体、光源等の各種部材が必要に応じて設けられることにより、本実施形態に係る液晶表示装置１０が得られる。
本実施形態においては、上述のように、特定の原子組成を有するＩＧＺＯ半導体を形成するとともに、保護層１０８を形成した後に、上記製造工程における処理温度のうち最も高い処理温度にてベーク処理を行っているため、ＩＧＺＯ半導体層１０４の酸素濃度が安定し、ベーク処理後にＩＧＺＯ半導体層１０４に酸素脱離が生じることがなくなり、これにより、信頼性の高い液晶表示装置１０が実現できる。
以下に、本実施形態に係る液晶表示装置１０の具体例について説明する。
実施例１
実施形態１に係る液晶表示装置１０において、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の割合であるスパッタリングターゲットを用いて、膜厚が５０ｎｍであるＩＧＺＯ半導体層を形成した。
また、ＩＧＺＯ半導体層１０４の酸素含有量を制御するために、保護層１０８を成膜した後に、大気中において３５０℃で１時間のベーク処理を行った。ここでは、クリーンオーブンを用いて、大気中で３５０℃の温度で１時間のベーク処理を行った。
そして、ＩＧＺＯ半導体層１０４の表面から深さ約２０ｎｍの位置における構成原子の組成について、ＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析により測定した。ＡＥＳ分析は、ＡＥＳ分析装置（ＪＥＯＬ社製、型番ＪＡＭＰ−９５００Ｆ）を用いて、電子線照射条件：５ｋＶ、５ｎＡ、試料：７５ｄｅｇ傾斜、中和条件：Ａｒイオン１０ｅＶ、１μＡ、検出器エネルギー分解能：ｄＥ／Ｅ＝０．３５％、検出エネルギーステップ：１．０ｅＶの測定条件で分析を行い、Ｉｎ、Ｇａ、Ｚｎ、Ｏ、Ｓｉの各構成原子について検出ピークを求めた。
ここで、ＡＥＳ分析の詳細について説明する。ＡＥＳ分析は、試料測定箇所に電子ビームを照射し、表面から放出されるオージェ電子の運動エネルギーと検出強度からスペクトルを得るものである。スペクトルのピーク位置や形状は元素固有のものであるため、ピーク位置や形状から元素を特定し、スペクトルの強度（振幅）から材料中の元素濃度を算出することで元素分析を行う。更に、スペクトルのピーク位置や形状は、原子の結合状態についても固有のものであるため、各元素中の化学結合状態（酸化状態など）の分析も可能である。
オージェ電子は、検出される膨大な電子量の中のごく一部分であるために、低周波成分のバックグランド影響を顕著に受ける。本実施例では、より正確な酸素含有量を求めるために、上記したＡＥＳ分析に加えて、ラザフォード後方散乱分析（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び粒子励起Ｘ線分析（ＰＩＸＥ：Ｐａｒｔｉｃｌｅ Ｉｎｄｕｃｅｄ Ｘ−ｒａｙ Ｅｍｉｓｓｉｏｎ）を行い、得られた値を用いて感度係数を補正した。
すなわち、一般的に行われるように、スペクトルを微分して低周波成分のバックグランドを除去した上で、各元素のピーク強度から各元素固有の感度係数（装置付属の純元素の値を使用。）を用いて組成比を算出した。この測定結果に基づき、酸素含有量を下記一般式により求めた。
なお、各元素のピーク強度や形状は、化学結合状態が大きく変わると変化するため、組成比を高い精度で求めるには感度係数も補正する必要がある。そこで組成比算出に際して、下記の感度係数の補正を行った。
具体的には、Ｉｎの酸化状態、還元状態を確認する為に、次の手法でＩｎ（ｐｕｒｅｍｅｔａｌ）およびＩｎ（Ｉｎ２Ｏ３）のそれぞれの状態の存在比を計算した。すなわち、ＡＥＳ分析で得られたＩｎの微分スペクトルを、Ｉｎ（ｐｕｒｅｍｅｔａｌ）およびＩｎ（Ｉｎ２Ｏ３）標準測定ピークにて非負拘束最小二乗法でフィッティングして各成分として分離し、ともに上記感度係数（装置付属の純元素の値を使用。）を用いて成分比を計算した。
酸素含有量は、以下の一般式にて求めた。
｛Ｉｎ（ａｔｏｍｉｃ％）×３／２＋Ｇａ（ａｔｏｍｉｃ％）×３／２＋Ｚｎ（ａｔｏｍｉｃ％）｝／Ｏ（ａｔｏｍｉｃ％）
これにより、ＴＦＴ１５のチャネル層を構成するＩＧＺＯ半導体の組成は、図１１のグラフに示すようになった。なお、図１１は、実施例１、並びに、後述する実施例２及び比較例１に係るＴＦＴのチャネル層を構成する酸化物半導体の組成及び酸素含有量を示すグラフである。
また、得られたＴＦＴアレイ基板１１のＴＦＴ特性を測定した。ＴＦＴ特性は、図１２に示すグラフの測定結果を基に、閾値（Ｖｔｈ）、移動度（μ）、サブスレッショルド・スイング値（Ｓ）の算出を行い、下記の判定基準に基づき判定した。各判定基準は、Ｖｔｈ、μ、及び、Ｓの全てを満たす必要があり、一つでも条件を満たしていない項目があれば、不適となる。
○：０Ｖ＜Ｖｔｈ＜１０Ｖ、μ＞５、Ｓ＜１．５
△：−５＜Ｖｔｈ＜１０Ｖ、μ≧１、Ｓ≦２．５
×：−１０＜Ｖｔｈ＜１５Ｖ、μ＜１、Ｓ＞２．５、又は、測定不能（−）
なお、図１２は、実施例１に係る表示装置のＴＦＴの電気特性を示すグラフである。図１２に示すグラフにおいて、太線は、Ｖｇ−Ｉｄ特性を、細線はＶｇ−√Ｉｄ特性をそれぞれ示す。なお、Ｖｇはゲート電圧であり、Ｉｄはドレイン電流である。
得られた測定結果を図１２のグラフ及び下記表１に示す。
Figure 2011001715
実施例２
ＩＧＺＯ半導体の組成を図１１のグラフに示すようにした。また、ベーク処理は、実施例１と同様にクリーンオーブンを用いて、２２０℃で１時間の処理とした。そしてそれ以外は上記実施例１と同様にして各種物性値の測定を行った。
得られた測定結果を表１及び図１３に示す。図１３は、実施例２に係る表示装置のＴＦＴの電気特性を示すグラフである。
比較例１
ＩＧＺＯ半導体の組成を図１１のグラフに示すようにした。また、保護層１０８の形成後に、ベーク処理を行わなかった。そしてそれ以外は上記実施例１と同様にして各種物性値の測定を行った。得られた測定結果を表１及び図１４に示す。図１４は、比較例１に係る表示装置のＴＦＴの電気特性を示すグラフである。
表１及び図１２〜図１４に示すグラフから、実施例１及び２に係るＴＦＴは、優れた電気特性を有することが分かる。また、比較例１に係るＴＦＴは、薄膜トランジスタ特性に劣ることが明らかとなった。
なお、上記実施形態では、遮光部２０２及びＣＦ層を対向基板の側に設けた例を挙げて説明したが、本発明はこれに限定されるものではなく、これらの部材はＴＦＴアレイ基板１１の側に形成することもできる。
また、上記実施形態では、ＩＧＺＯ半導体をＴＦＴのチャネル層として用いた例を挙げて説明したが、本発明はこれに限定されるものではなく、ＩＧＺＯ半導体は、透明電極等にも適用できる。
更に、上記各実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、有機ＥＬ表示装置、プラズマディスプレイ表示装置、電界放出ディスプレイ表示装置等にも適用できる。
上述した実施例における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
なお、本願は、２００９年６月２９日に出願された日本国特許出願２００９−１５４１０４号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１０ 液晶表示装置
１１ ＴＦＴアレイ基板
１２ 液晶層
１３ ＣＦ基板
１５ ＴＦＴ
１０１、２０１ ガラス基板
１０２ａ、１０２ｂ、１０２ｃ 走査配線層
１０２ 走査配線
１０３ ゲート絶縁膜
１０４ 酸化物半導体層
１０６ａ、１０６ｂ 信号配線層
１０６ 信号配線
１０７ａ、１０７ｂ ドレイン電極層
１０７ ドレイン電極
１０８ 保護層
１０９ 層間絶縁膜
１１０ 画素電極
１２１ チャネル保護層
２０２ 遮光部
２０３Ｒ、２０３Ｇ、２０３Ｂ ＣＦ
２０４ 対向電極
２０５ フォトスペーサ

Claims (6)

  1. 薄膜トランジスタ用の酸化物半導体であって、
    該酸化物半導体は、インジウム、ガリウム、亜鉛、及び、酸素を構成原子として含み、
    該酸化物半導体の酸素含有量は、ストイキオメトリの状態を原子単位で１００％としたときに、８７〜９５％であることを特徴とする酸化物半導体。
  2. 基板の主面上に薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、
    該薄膜トランジスタは、請求項１記載の酸化物半導体で形成されたチャネル層を有することを特徴とする薄膜トランジスタアレイ基板。
  3. 前記薄膜トランジスタは、前記チャネル層を覆う保護層を更に有し、
    該保護層は、酸素原子を含む材料にて形成されていることを特徴とする請求項２記載の薄膜トランジスタアレイ基板。
  4. 請求項２又は請求項３記載の薄膜トランジスタアレイ基板を備えることを特徴とする表示装置。
  5. 基板の主面上に薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
    該製造方法は、
    基板の主面上に形成された走査配線を絶縁膜で覆う絶縁膜形成工程と、
    基板面を法線方向から見たときに、該走査配線と重なる位置に酸化物半導体層を形成する半導体層形成工程と、
    該酸化物半導体層上に信号配線及びドレイン電極を形成する配線及び電極形成工程と、
    該信号配線及び該ドレイン電極を覆う保護層を形成する保護層形成工程と、
    該保護層を覆う層間絶縁膜を形成する層間絶縁膜形成工程とを含み、
    該保護層形成工程と該層間絶縁膜形成工程との間に、ベーク処理工程を更に含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  6. 前記ベーク処理は、薄膜トランジスタアレイ基板の製造工程における処理温度のうち、最も高い処理温度で行うことを特徴とする請求項５記載の薄膜トランジスタアレイ基板の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101402294B1 (ko) * 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
WO2011145467A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2672478A4 (en) * 2011-02-01 2016-04-13 Sharp Kk DISPLAY DEVICE AND MANUFACTURING METHOD THEREFOR
US8679905B2 (en) * 2011-06-08 2014-03-25 Cbrite Inc. Metal oxide TFT with improved source/drain contacts
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP4982619B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
US9177872B2 (en) * 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
JP2014032999A (ja) * 2012-08-01 2014-02-20 Panasonic Liquid Crystal Display Co Ltd 薄膜トランジスタ及びその製造方法
TWI566413B (zh) 2013-09-09 2017-01-11 元太科技工業股份有限公司 薄膜電晶體
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
JP2017123427A (ja) * 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
US10344982B2 (en) 2016-12-30 2019-07-09 General Electric Company Compact multi-residence time bundled tube fuel nozzle having transition portions of different lengths
CN111900195B (zh) * 2020-09-08 2023-12-19 京东方科技集团股份有限公司 显示基板及其制备方法和显示装置
CN115732571A (zh) * 2021-08-31 2023-03-03 福州京东方光电科技有限公司 金属氧化物薄膜晶体管及其制备方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
US20080299702A1 (en) * 2007-05-28 2008-12-04 Samsung Electronics Co., Ltd. METHOD OF MANUFACTURING ZnO-BASED THIN FILM TRANSISTOR
JP2009099944A (ja) * 2007-09-28 2009-05-07 Canon Inc 薄膜トランジスタ、その製造方法及びそれを用いた表示装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5000290B2 (ja) 2006-01-31 2012-08-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
KR20080108223A (ko) 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
JP2007293072A (ja) 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8143115B2 (en) * 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101738996B1 (ko) * 2009-11-13 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 메모리 소자를 포함하는 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
US20080299702A1 (en) * 2007-05-28 2008-12-04 Samsung Electronics Co., Ltd. METHOD OF MANUFACTURING ZnO-BASED THIN FILM TRANSISTOR
JP2009099944A (ja) * 2007-09-28 2009-05-07 Canon Inc 薄膜トランジスタ、その製造方法及びそれを用いた表示装置

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