JP2017123427A - 薄膜トランジスタ - Google Patents

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Abstract

【課題】製造時間を短縮することが可能な薄膜トランジスタを提供する。【解決手段】本実施形態によれば、第１の絶縁膜と、第１の絶縁膜上に設けられた酸化物半導体層と、酸化物半導体層上に設けられた第２の絶縁膜と、を具備し第１の絶縁膜と第２の絶縁膜の少なくとも一方は、酸化物半導体層に接する第１領域と、第１領域よりも酸化物半導体層から離れた第２領域とを有し、第２領域は第１領域よりも高いアルゴン濃度を有する、薄膜トランジスタが提供される。【選択図】図１

Description

本発明の実施形態は、薄膜トランジスタに関する。
例えば液晶ディスプレイ等の表示装置や各種制御回路等に適用される薄膜トランジスタとして、半導体層に酸化物からなる半導体を用いた薄膜トランジスタが開発されている。このような薄膜トランジスタでは、半導体層と接して設けられた酸化膜から半導体層に酸素を供給することで、例えばしきい値電圧等の電気特性が調整される。しかしながら、酸化膜の成膜レートは低く、製造に時間を要していた。
特開２０１４−７３８１号公報
本実施形態の目的は、製造時間を短縮することが可能な薄膜トランジスタを提供することにある。
実施形態に係る薄膜トランジスタは、第１の絶縁膜と、前記第１の絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第２の絶縁膜と、を具備し、前記第１の絶縁膜と前記第２の絶縁膜の少なくとも一方は、前記酸化物半導体層に接する第１領域と、前記第１領域よりも前記酸化物半導体層から離れた第２領域とを有し、前記第２領域は前記第１領域よりも高いアルゴン濃度を有している。
図１は、第１の実施形態に係る薄膜トランジスタの一例を概略的に示す断面図である。 図２は、図１に示す薄膜トランジスタの製造方法を概略的に示す断面図である。 図３は、第２の実施形態に係る薄膜トランジスタの一例を概略的に示す図である。 図４は、第３の実施形態に係る薄膜トランジスタの一例を概略的に示す図である。 図５は、本実施形態に係る薄膜トランジスタが適用される表示装置の一例を示す回路図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１の実施形態）
図１は、第１の実施形態に係る薄膜トランジスタ１の構成例を概略的に示す断面図である。薄膜トランジスタ１は、例えばボトムゲートトランジスタである。
絶縁基板（以下、基板と称す）１１は、例えばガラス等の絶縁材料から形成されている。基板１１の表面には、例えば酸化シリコンからなる下地層としての絶縁膜が形成されていてもよい。
基板１１上には、薄膜トランジスタ１を構成するゲート電極１２が形成されている。ゲート電極１２は、例えば銅、アルミニウム、チタン、モリブデン、タングステンのいずれか又はこれらのうち少なくとも１つを含む合金等の金属材料により形成されている。
基板１１上には、ゲート電極１２を覆う第１絶縁膜（ゲート絶縁膜）１３が形成されている。第１絶縁膜１３は、例えば酸化シリコンから形成されている。第１絶縁膜１３は、例えば酸化シリコン層に挟まれた窒化シリコン層を含む層構造であってもよい。
第１絶縁膜１３上のゲート電極１２に対応する領域には、薄膜トランジスタ１の活性層として機能する酸化物半導体層（以下、半導体層ともいう）１４が形成されている。
半導体層１４は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物から形成されている。半導体層１４を形成する代表的な例としては、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＺｎＯ）、酸化亜鉛（ＺｎＯ）等がある。
半導体層１４の両端部及び第１絶縁膜１３上には、ソース／ドレイン電極１５ａ、１５ｂが形成されている。ソース／ドレイン電極１５ａ、１５ｂは、例えば銅、アルミニウム、チタン、モリブデン、タングステンのいずれか又はこれらのうち少なくとも１つを含む合金等の金属材料により形成されている。
ソース／ドレイン電極１５ａ、１５ｂ及び半導体層１４の上には、ソース／ドレイン電極１５ａ、１５ｂ及び半導体層１４を覆う第２絶縁膜１６が形成されている。第２絶縁膜１６は、例えば酸化シリコン等の酸化物絶縁材料から形成されている。第２絶縁膜１６は、第１の層１６ａと、第１の層１６ａ上に設けられた第２の層１６ｂと、を含んでいる。第１の層１６ａは、半導体層１４と接する第１領域を有し、アルゴンを含まない、又はアルゴン濃度が低い層である。第２の層１６ｂは、第１領域よりも半導体層１４から離れた第２領域を有し、アルゴンを含み、第１の層１６ａよりアルゴン濃度が高い層である。すなわち、第２絶縁膜１６のアルゴン濃度は、半導体層１４と接する領域においてほぼ０に等しく、半導体層１４から離れるに従って高くなっている。
第１の層１６ａの膜厚は、第２の層１６ｂの膜厚よりも薄い。例えば、第１の層１６ａの膜厚は、第２の層１６ｂの膜厚の８分の１以上８分の３以下、好ましくは、６分の１以上３分の１以下となるように形成されている。
第２絶縁膜１６上には、例えば窒化シリコンからなる第３絶縁膜１７が形成されている。
次に、第２絶縁膜１６の詳細について説明する。
第２絶縁膜１６は、例えばプラズマ化学的気相成長法（ＣＶＤ法）を用いて形成され、成膜レートが異なる２つの層により構成されている。すなわち、第２絶縁膜１６は、成膜レートが低く、酸素供給源として機能する第１の層１６ａと、第１の層１６ａと比較して成膜レートが高く、酸素供給源としての機能が低い第２の層１６ｂとを含んでいる。
酸素供給源としての第１の層１６ａは、例えばＳｉＨ４（シラン）ガスとＮ２Ｏ（亜酸化窒素）ガスを用いて成膜される。このため、成膜レートが低い。
一方、酸素供給源として機能させる必要がない第２の層１６ｂは、ＳｉＨ４とＮ２Ｏガスにアルゴンを添加して成膜される。アルゴンを添加することにより、アルゴンが添加されない場合と比較して、絶縁膜の成膜レートを高くすることができる。
また、アルゴンイオンにより絶縁膜の成長面へイオン衝撃が与えられることにより、アルゴンが添加されない場合と比較して、成膜された絶縁膜の膜密度が大きくなる。すなわち、第２の層１６ｂの膜密度は、第１の層１６ａの膜密度よりも大きくなる。
また、プラズマＣＶＤ装置の処理室においてアルゴンは希釈ガスとして機能するため、プラズマの分解効率が向上する。このため、処理室に導入されていた窒素の分解が促進される。結果として、第２の層１６ｂ内の窒素の濃度は、第１の層１６ａの窒素の濃度よりも低くなる。
第２絶縁膜１６が膜質の異なる第１の層１６ａと第２の層１６ｂとから構成されていることは、種々の解析により検出することが可能である。
例えば二次イオン質量解析（ＳＩＭＳ解析）法を用いて、第２絶縁膜１６において高さ方向（積層方向）に沿って、アルゴン、窒素の少なくとも一方の濃度が変化することが検出されることにより、第２絶縁膜１６が異なる膜質の２層から構成されていることを検出することが可能である。
例えば、第２の層１６ｂにおいて、第１の層１６ａよりも高い濃度のアルゴンが検出される。これにより、第２絶縁膜１６は、アルゴン濃度の異なる２つの領域を含んでいることがわかる。例えば、第１の層１６ａにおいて、第２の層１６ｂよりも高い濃度の窒素が検出される。これにより、第２絶縁膜１６は、窒素濃度の異なる２つの領域を含んでいることがわかる。
例えばＳＩＭＳ解析法を用いて、第１の層１６ａと第２の層１６ｂとの境界に偏析されたフッ素を検出することにより、第１の層１６ａと第２の層１６ｂとの境界を検出することが可能である。
例えばラザフォード後方散乱分光法（ＲＢＳ法）を用いて、高さ方向に沿って、アルゴン、窒素の少なくとも一方の濃度が変化することが検出されることにより、第２絶縁膜１６が異なる膜質の２層から構成されていると判断することができる。
例えばラザフォード後方散乱分光法（ＲＢＳ法）を用いて、高さ方向に沿って膜密度が変化することが検出されることにより、第２絶縁膜１６が異なる膜質の２層から構成されていると判断することができる。
尚、昇温離脱ガス分光法（ＴＤＳ法）を用いる場合は、アルゴンガスが検出された場合に、成膜時にアルゴンが用いられた絶縁膜が少なくとも１つは含まれると判断することができる。このため、第２絶縁膜１６が少なくとも第２の層１６ｂを含むと判断することができる。
次に、図２（ａ）乃至（ｄ）を参照して、図１に示す薄膜トランジスタ１の製造方法について説明する。
図２（ａ）に示すように、ゲート電極１２が形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、例えば酸化シリコンからなる第１絶縁膜１３が形成される。このとき、プラズマＣＶＤ装置の処理室に例えばアルゴンが導入される。これにより、アルゴンを導入しない場合と比較して第１絶縁膜１３の成膜レートが向上される。次いで、第１絶縁膜１３上に、例えばスパッタ法を用いて、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物からなる酸化物半導体層１４ａが形成される。次いで、酸化物半導体層１４ａがエッチングされ、例えば島状の酸化物半導体層１４が形成される。
次に、図２（ｂ）に示すように、これらの上に例えばスパッタリング法を用いて、銅、アルミニウム、チタン、モリブデン、タングステンのいずれか又はこれらのうち少なくとも１つを含む合金等からなる金属層が形成される。次いで、金属層上に、開口部を有するレジスト膜１８が形成される。このレジスト膜１８をマスクとして金属層がエッチングされ、ソース／ドレイン電極１５ａ、１５ｂが形成される。
次に、図２（ｃ）に示すように、レジスト膜１８を除去した後、酸化物半導体層１４、及びソース／ドレイン電極１５ａ、１５ｂ上に、例えばプラズマＣＶＤ法を用いて例えば酸化シリコンからなる第１の層１６ａが形成される。すなわち、プラズマＣＶＤ装置の処理室にＳｉＨ４及びＮ２Ｏガスが導入され、第１の層１６ａが成膜される。このとき、プラズマＣＶＤ装置の処理室にアルゴンは導入されない。このようにして形成された第１の層１６ａは、半導体層１４に酸素を供給する酸素供給源として機能する。
次に、図２（ｄ）に示すように、第１の層１６ａ上に、例えばプラズマＣＶＤ法を用いて例えば酸化シリコンからなる第２の層１６ｂが形成される。すなわち、第１の層１６ａの形成と連続して第２の層１６ｂが形成される。このとき、プラズマＣＶＤ装置の処理室にアルゴンが導入される。これにより、第２の層１６ｂの成膜レートは、アルゴンが導入されない場合と比較して大きくなる。
次に、半導体層１４に対して熱処理が行われる。これにより、半導体層１４のうち第１の層１６ａと接している領域に、第１の層１６ａに含まれている酸素が拡散される。結果として、半導体層１４の酸素欠損が補填される。
尚、図２（ｄ）に示す工程における熱処理は省略することが可能である。すなわち、図２（ｄ）に示す工程よりも後の工程において与えられる熱により、第１の層１６ａから半導体層１４に十分な酸素を供給することができれば、熱処理は、省略可能である。
次いで、図１に示すように、基板１１の全面に例えばＣＶＤ法を用いて窒化シリコンが堆積され、保護膜としての第３絶縁膜１７が形成され、薄膜トランジスタ１が形成される。
尚、本実施形態ではボトムゲート型の薄膜トランジスタを例示したが、本実施形態は、トップゲート型の薄膜トランジスタにも適用することができる。
本実施形態によれば、酸化物半導体層１４上に設けられた第２絶縁膜１６は、酸素供給源としての第１の層１６ａと、酸素供給源としての機能が低い第２の層１６ｂとを含み、第２の層１６ｂを成膜する際、原料ガスにアルゴンを添加している。このため、第１の層１６ａに比べて膜厚の厚い第２の層１６ｂの成膜レートを高くすることができ、第２絶縁膜１６のトータルの成膜時間を、アルゴンを添加しない場合に比べて短縮することができる。したがって、薄膜トランジスタ１の製造時間を大幅に短縮することが可能である。
さらに、第１の層１６ａと第２の層１６ｂとの膜厚の比を調整することにより、半導体層１４に供給される酸素の量を調整することができる。例えば、第２絶縁膜１６のうち第１の層１６ａを厚くすると、半導体層１４へ供給される酸素の量が増加する。例えば、第２絶縁膜１６のうち第１の層１６ａを薄くすると、半導体層１４へ供給される酸素の量が減少する。したがって、第１の層１６ａと第２の層１６ｂとの膜厚の比を調整することにより、薄膜トランジスタ１のしきい値電圧を制御することができる。
さらに、第２の層１６ｂは、酸素供給源としての機能が低いため、第２絶縁膜１６が第１の層１６ａのみから構成されている場合と比較して、半導体層１４への過剰な酸素の供給を抑制することができる。したがって、酸素ラジカルの発生を抑制することができる。結果として、半導体層１４内の酸素ラジカルに起因した欠陥準位の生成を抑制することができ、安定した電気特性を得ることが可能となる。
（第２の実施形態）
上記第１の実施形態は、半導体層１４及びソース／ドレイン電極１５ａ、１５ｂ上に、成膜レートが低く、酸素供給源としての第１の層１６ａを形成し、その上に成膜レートが高く、酸素供給源としての能力が低い第２の層１６ｂを形成した。
これに対して第２の実施形態は、ゲート電極と半導体層との間に設けられるゲート絶縁膜から半導体層に酸素を供給する。
図３は、第２の実施形態に係る薄膜トランジスタ２の一例を概略的に示す断面図である。
基板１１上には、ゲート電極１２を覆う第１絶縁膜（ゲート絶縁膜）１３ｃが形成されている。第１絶縁膜１３ｃは、例えば酸化シリコン等の酸化物絶縁材料から形成されている。第１絶縁膜１３ｃは、基板１１及びゲート電極１２上に形成され、酸素供給源としての機能が低い第２の層１３ｂと、第２の層１３ｂ上に形成され、酸素供給源として機能する第１の層１３ａとを含んでいる。第１の層１３ａの膜厚は、第２の層１３ｂの膜厚よりも薄い。例えば、第１の層１３ａの膜厚は、第２の層１３ｂの膜厚の８分の１以上８分の３以下、好ましくは、６分の１以上３分の１以下となるように形成されている。
第１の層１３ａ及び第２の層１３ｂは、それぞれ第１の実施形態における第１の層１６ａ及び第２の層１６ｂと同質の酸化膜である。すなわち、第１の層１３ａの成膜レートは、第２の層１３ｂの成膜レートよりも低い。第１の層１３ａに含まれる窒素の濃度は、第２の層１３ｂに含まれる窒素の濃度よりも高い。第２の層１３ｂに含まれるアルゴンの濃度は、第１の層１３ａに含まれるアルゴンの濃度よりも高い。第２の層１３ｂの膜密度は、第１の層１３ａの膜密度よりも大きい。
第１の層１３ａ上には、酸化物半導体層１４が形成されている。すなわち、半導体層１４の基板１１側の全面は、第１の層１３ａと接触されている。
ソース／ドレイン電極１５ａ、１５ｂ及び半導体層１４上には、これらを覆う第２絶縁膜１６ｃが形成されている。第２絶縁膜１６ｃは、第１の実施形態における第２の層１６ｂと同質の酸化膜である。
その他の構成は、第１の実施形態と同じであるため、説明を省略する。
第２の実施形態の製造方法は、第１絶縁膜１３ｃ以外、第１の実施形態とほぼ同様である。第１絶縁膜１３ｃは、ＳｉＨ４とＮ２Ｏガスを原料として例えばＣＶＤ法を用いて形成される。具体的には、まず、処理室内にＳｉＨ４とＮ２Ｏガス、及びアルゴンガスが導入され、第２の層１３ｂが成膜される。この後、アルゴンガスの導入が停止され、第１の層１３ａが成膜される。このようにして、第２の層１３ｂ、及び第１の層１３ａを含む第１絶縁膜１３ｃが形成される。
上記第２の実施形態によれば、第１の実施形態と同様の効果が得られる。
（第３の実施形態）
上記第１、第２の実施形態は、半導体層１４に接する２つの絶縁膜のうち、一方の絶縁膜から半導体層１４へ酸素を供給した。
これに対し、第３の実施形態は、半導体層１４と接する２つの絶縁膜から半導体層１４へ酸素を供給する。
図４は、第３の実施形態に係る薄膜トランジスタ３の一例を概略的に示す断面図である。
ゲート電極１２が設けられた基板１１上には、第２の実施形態と同様に、成膜レートが低く、酸素供給源として機能する第１の層１３ａと、成膜レートが高く、酸素供給源としての機能が低い第２の層１３ｂとからなる第１絶縁膜１３ｃが形成されている。すなわち、第２の層１３ｂは、ゲート電極１２及び基板１１上に形成されている。第１の層１３ａは、第２の層１３ｂ上に形成され、半導体層１４と接触されている。
半導体層１４上には、第１の実施形態と同様に、成膜レートが低く、酸素供給源として機能する第１の層１６ａと、成膜レートが高く、酸素供給源としての機能が低い第２の層１６ｂとからなる第２絶縁膜１６が形成されている。すなわち、第１の層１６ａは、半導体層１４及びソース／ドレイン電極１５ａ、１５ｂ上に形成されている。
その他の構成は第１、第２の実施形態と同様であるため、説明を省略する。
上記第３の実施形態によれば、半導体層１４は、第１絶縁膜１３ｃを構成する酸素供給源としての第１の層１３ａと、第２絶縁膜１６を構成する酸素供給源としての第１の層１６ａとに挟まれている。これにより、半導体層１４には、第１絶縁膜１３と第２絶縁膜１６の両方から酸素が供給される。したがって、第２の実施形態と比べて、半導体層１４に、効率的に、且つ均一に半導体層１４へ酸素を供給することが可能となる。
（適用例）
第１乃至第３の実施形態において例示した薄膜トランジスタを用いて表示装置を作成することが可能である。
図５は、第１乃至第３の実施形態において例示した薄膜トランジスタＴＲを備える表示装置４の構成例を概略的に示している。本例において、表示装置４は、例えば液晶素子を備えた液晶表示装置である。しかしながら、第１乃至第３の実施形態において例示した薄膜トランジスタＴＲは、液晶表示装置に限らず、有機エレクトロルミネッセンス（ＥＬ）表示装置、その他の自発発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置に適用することが可能である。
図５に示すように、表示装置４は、画像を表示するアクティブエリア（表示領域）ＡＣＴと、アクティブエリアＡＣＴの外側の周辺回路領域（非表示領域）と、を備えている。アクティブエリアＡＣＴは、例えば行方向、列方向に配置された複数の画素ＰＸを含んでいる。表示装置４は、行方向に延伸する複数のゲート線Ｇと、これら複数のゲート線Ｇと平行して延伸する複数の容量線Ｃと、これら複数のゲート線Ｇ及び容量線Ｃと交差する列方向に延伸する複数の信号線Ｓとを備えている。
周辺回路領域は、ゲートドライバＧＤ、ソースドライバＳＤ、電圧印加部ＶＣＳ、給電部ＶＳ等を備えている。各ゲート線Ｇは、アクティブエリアＡＣＴの外部まで延出し、ゲートドライバＧＤに接続され、各ソース線Ｓは、ソースドライバＳＤに接続され、各容量線Ｃは、電圧印加部ＶＣＳに接続されている。
各画素ＰＸは、薄膜トランジスタＴＲ、容量素子ＣＳ、画素電極ＰＥ、共通電極ＣＥ、及び画素電極ＰＥと共通電極ＣＥとの間に設けられた液晶層ＬＱを備えている。薄膜トランジスタＴＲは、第１の実施形態、第２の実施形態、又は第３の実施形態に示す構成のトランジスタである。薄膜トランジスタＴＲのゲート電極は、ゲート線Ｇに接続されている。薄膜トランジスタＴＲの第１の電極（ソース電極１５ａ）はソース線Ｓに接続され、薄膜トランジスタＴＲの第２の電極（ドレイン電極１５ｂ）は容量素子ＣＳの第１の電極と画素電極ＰＥとに接続されている。容量素子の第２の電極は、容量線Ｃに接続されている。共通電極ＣＥは、アクティブエリアＡＣＴの外部に備えられた給電部ＶＳに接続されている。
尚、第１、第２、第３の実施形態において例示した薄膜トランジスタは、表示装置４のゲートドライバＧＤ、ソースドライバＳＤ等を構成する回路に用いられてもよい。
このような薄膜トランジスタＴＲを備えた表示装置４によれば、シリコン半導体を適用した薄膜トランジスタを備えた表示装置と比較して、光リークを低減することができ、且つ、薄膜トランジスタの設置面積を低減することができる。このため、消費電力を低減することが可能となるとともに、各画素において表示に寄与する開口面積を拡大することが可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…薄膜トランジスタ、４…表示装置、１１…絶縁基板、１２…ゲート電極、１３、１３ｃ…第１絶縁膜、１４…酸化物半導体層、１５ａ…ソース電極、１５ｂ…ドレイン電極、１６、１６ｃ…第２絶縁膜、１３ａ、１６ａ…第１の層、１３ｂ、１６ｂ…第２の層、１７…第３絶縁膜。

Claims (7)

  1. 第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた酸化物半導体層と、
    前記酸化物半導体層上に設けられた第２の絶縁膜と、
    を具備し、
    前記第１の絶縁膜と前記第２の絶縁膜の少なくとも一方は、前記酸化物半導体層に接する第１領域と、前記第１領域よりも前記酸化物半導体層から離れた第２領域とを有し、前記第２領域は前記第１領域よりも高いアルゴン濃度を有する、薄膜トランジスタ。
  2. 前記第１の絶縁膜と前記第２の絶縁膜の少なくとも一方において、前記第１領域の膜厚は、前記第２領域の膜厚よりも薄い、請求項１に記載の薄膜トランジスタ。
  3. 前記第１領域の膜厚は、前記第２領域の膜厚の６分の１以上３分の１以下である、請求項２に記載の薄膜トランジスタ。
  4. 前記第１領域に含まれる窒素の濃度は、前記第２領域に含まれる窒素の濃度よりも高い、請求項１乃至３のいずれか一項に記載の薄膜トランジスタ。
  5. 前記第１領域の膜密度は、前記第２領域の膜密度よりも小さい、請求項１乃至３のいずれか一項に記載の薄膜トランジスタ。
  6. 前記第１領域と前記第２領域との境界にフッ素を有する、請求項１乃至５のいずれか一項に記載の薄膜トランジスタ。
  7. 前記酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物により形成される、請求項１乃至６の何れか一項に記載の薄膜トランジスタ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019146264A1 (ja) * 2018-01-26 2019-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2019165192A (ja) * 2018-03-20 2019-09-26 シャープ株式会社 アクティブマトリクス基板
US10756116B2 (en) 2018-03-20 2020-08-25 Sharp Kabushiki Kaisha Active matrix substrate having thin film transistors that each include copper gate electrode and oxide semiconductor layer
US11637208B2 (en) 2018-08-03 2023-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3844538B2 (ja) * 1996-03-22 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103187307A (zh) * 2008-07-02 2013-07-03 应用材料公司 使用多有源沟道层的薄膜晶体管
CN102473727B (zh) * 2009-06-29 2015-04-01 夏普株式会社 氧化物半导体、薄膜晶体管阵列基板及其制造方法和显示装置
WO2011125275A1 (ja) * 2010-04-06 2011-10-13 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP5668917B2 (ja) * 2010-11-05 2015-02-12 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN102760697B (zh) * 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20230104756A (ko) * 2012-05-10 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9245958B2 (en) * 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI624949B (zh) * 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019146264A1 (ja) * 2018-01-26 2019-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2019165192A (ja) * 2018-03-20 2019-09-26 シャープ株式会社 アクティブマトリクス基板
US10756116B2 (en) 2018-03-20 2020-08-25 Sharp Kabushiki Kaisha Active matrix substrate having thin film transistors that each include copper gate electrode and oxide semiconductor layer
US11637208B2 (en) 2018-08-03 2023-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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