WO2011125275A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

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oxide semiconductor
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film transistor
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太田純史
近間義雅
鈴木正彦
中川興史
春本祥征
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シャープ株式会社
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly to a thin film transistor substrate including a thin film transistor using a semiconductor layer of an oxide semiconductor and a manufacturing method thereof.
  • a conventional thin film transistor (hereinafter referred to as “TFT”) using an amorphous silicon semiconductor layer as a switching element of each pixel which is the minimum unit of an image.
  • a TFT using an oxide semiconductor layer (hereinafter also referred to as an “oxide semiconductor layer”) and having good characteristics such as high mobility, high reliability, and low off-current has been proposed.
  • Patent Document 1 in the method of manufacturing a field effect transistor, ultraviolet rays are irradiated on the substrate surface in an ozone atmosphere before the step of forming an active layer including an amorphous oxide on the substrate.
  • the step of irradiating the substrate surface with plasma, or the step of cleaning the substrate surface with a chemical solution containing hydrogen peroxide (first) manufacturing method the step of forming the active layer, ozone gas, nitrogen oxidation (Second) manufacturing method performed in an atmosphere containing at least any of a product gas, oxygen-containing radicals, atomic oxygen, oxygen ions, and oxygen radicals, and formation of the active layer after the step of forming the active layer Resistance heating, a step of performing a heat treatment at a temperature higher than the temperature, or a step of irradiating the substrate on which the active layer is formed with oxygen plasma (third), and a step of forming the active layer.
  • a TFT having a bottom gate structure using an oxide semiconductor layer includes, for example, a gate electrode provided on a glass substrate, a gate insulating film provided so as to cover the gate electrode, and a gate electrode on the gate insulating film.
  • An oxide semiconductor layer provided in an island shape so as to overlap with the gate electrode, and a source electrode and a drain electrode provided on the oxide semiconductor layer so as to overlap with the gate electrode and to face each other.
  • a channel etch type TFT which requires fewer photomasks than an etch stopper type TFT, is advantageous in terms of manufacturing cost. Therefore, a channel etch type TFT is also required for a TFT using an oxide semiconductor layer.
  • the film composition (stoichiometry) of the oxide semiconductor layer changes due to the release of oxygen from the oxide semiconductor layer during the manufacturing process.
  • oxygen deficiency is likely to occur.
  • an increase in off-current, a decrease in electron mobility, generation of hysteresis, and the like cause degradation of TFT characteristics. Therefore, in a TFT substrate including a channel etch type TFT using an oxide semiconductor layer, It is difficult to stably form TFTs having good characteristics.
  • the inventors of the present invention in a channel etch type TFT using an oxide semiconductor layer, release of oxygen from the oxide semiconductor layer occurs due to channel etching or the like when forming the source electrode and the drain electrode. Therefore, after the TFT is formed on the substrate, the amount of oxygen in the oxide semiconductor layer is finally controlled by performing an annealing process as in the third manufacturing method disclosed in Patent Document 1, for example. Since the method was judged to be effective, a manufacturing method in which the annealing treatment was performed as a post-treatment was examined.
  • Patent Document 1 discloses that heat treatment is performed in an atmosphere containing water vapor, but does not disclose detailed manufacturing conditions.
  • the present inventors examined a water vapor annealing process in which an annealing process is performed in an atmosphere containing water vapor in a channel etch type TFT using an In—Ga—Zn—O-based oxide semiconductor layer.
  • the inventors discovered that there is a composition of an oxide semiconductor layer in which the annealing treatment is not generally effective and the water vapor annealing treatment is effective.
  • the present invention has been made in view of such a point, and an object of the present invention is to stably obtain good characteristics in a channel etch type TFT using an oxide semiconductor layer.
  • a water vapor annealing process is performed on an In—Ga—Zn—O-based oxide semiconductor layer having a predetermined composition.
  • An oxide semiconductor layer forming step of forming an In—Ga—Zn—O-based oxide semiconductor layer so as to overlap with the gate electrode, and the source electrode and the gate electrode overlying the oxide semiconductor layer and facing each other A method of manufacturing a thin film transistor substrate including a source / drain formation step of forming a drain electrode, wherein the atomic ratio of In: Ga: Zn is 1: 1: 1 or 4: 5 in the oxide semiconductor layer formation step. 1 is formed, and after the source / drain formation step, water vapor is applied to the substrate on which the source electrode and the drain electrode are formed. Characterized in that it comprises a steam annealing step of annealing is performed in an atmosphere containing.
  • the oxide semiconductor layer formation step after forming the oxide semiconductor layer having an atomic ratio of In: Ga: Zn of 1: 1: 1 or 4: 5: 1,
  • the surface layer of the oxide semiconductor layer formed in the oxide semiconductor layer formation step is etched when channel etching is performed to form the source electrode and the drain electrode.
  • oxygen in the channel region is desorbed and oxygen vacancies are generated
  • oxygen is supplied to the channel region of the oxide semiconductor layer by performing annealing treatment (water vapor annealing treatment) in an atmosphere containing water vapor in the water vapor annealing step. Accordingly, oxygen vacancies in the oxide semiconductor layer are repaired.
  • the treatment temperature is low and / or the treatment time is short, and oxygen vacancies in the oxide semiconductor layer due to the gate insulating film Is reduced. Accordingly, defect levels due to oxygen vacancies in the oxide semiconductor layer are reduced, so that favorable characteristics can be stably obtained in a channel etch TFT using an oxide semiconductor layer.
  • the protective film is formed which covers the oxide semiconductor layer (channel region) exposed from the source electrode and the drain electrode and at least the oxide semiconductor layer side is formed of the silicon oxide film.
  • oxygen in the channel region of the oxide semiconductor layer may be desorbed by CVD (Chemical Vapor Deposition) for forming a protective film
  • a water vapor annealing process is performed after the protective film forming process. Oxygen vacancies in the oxide semiconductor layer are effectively repaired.
  • the silicon oxide film used for the protective film generally has higher oxygen permeability than the silicon nitride film, oxygen in the water vapor annealing treatment is effectively supplied to the channel region of the oxide semiconductor layer.
  • the oxide semiconductor layer side of the protective film is formed of a silicon oxide film, for example, generation of oxygen vacancies in the oxide semiconductor layer due to hydrogen desorption in the film, which is a concern with the silicon nitride film, is suppressed.
  • the gate insulating film formed of a silicon oxide film on at least the oxide semiconductor layer side may be formed.
  • the oxide semiconductor layer side of the gate insulating film formed in the oxide semiconductor layer forming step is made of the silicon oxide film, for example, oxidation due to hydrogen desorption in the silicon nitride film is concerned. Occurrence of oxygen vacancies in the physical semiconductor layer is suppressed.
  • the water vapor annealing step may be performed at atmospheric pressure.
  • the water vapor annealing step may be performed at a temperature lower than the film formation temperature of the oxide semiconductor layer.
  • the water vapor annealing process is performed at a temperature lower than the film formation temperature of the oxide semiconductor layer, the reduction reaction accompanied by oxygen vacancies in the oxide semiconductor layer due to the gate insulating film is suppressed.
  • the formula ([In atom%] ⁇ 3/2 + [Ga atom%] ⁇ 3/2 + [Zn atom%]) / [O atom%] of the oxide semiconductor layer is used.
  • the annealing treatment may be performed so that the calculated oxygen filling rate is 87% or more.
  • the annealing treatment is performed so that the oxygen filling rate of the oxide semiconductor layer becomes 87% or more, so that oxygen vacancies in the oxide semiconductor layer are specifically repaired. Note that in the case where the water vapor annealing treatment is not performed, the oxygen filling rate of the oxide semiconductor layer becomes less than 87%, and the characteristics of the TFT deteriorate.
  • the thin film transistor substrate according to the present invention is provided with a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and on the gate insulating film so as to overlap the gate electrode.
  • a thin film transistor is provided that includes an In—Ga—Zn—O-based oxide semiconductor layer, and a source electrode and a drain electrode provided on the oxide semiconductor layer so as to overlap with the gate electrode and to face each other.
  • the oxide semiconductor layer has an atomic ratio of In: Ga: Zn of 1: 1: 1 or 4: 5: 1, and the oxide semiconductor layer ([In atoms %] ⁇ 3/2 + [atomic% of Ga] ⁇ 3/2 + [atomic% of Zn]) / [atomic% of O], the oxygen filling rate calculated by the formula is 87% or more.
  • the ratio of In: Ga: Zn atomic% of the oxide semiconductor layer is obtained. Is 1: 1: 1 or 4: 5: 1, and the oxygen filling rate of the oxide semiconductor layer is 87% or more. Therefore, the oxide semiconductor layer generated when the source electrode and the drain electrode are formed is formed. Oxygen vacancies are repaired, and favorable characteristics can be stably obtained in a channel etch TFT using an oxide semiconductor layer.
  • a water vapor annealing process is performed on an In—Ga—Zn—O-based oxide semiconductor layer having a predetermined composition.
  • the characteristics can be obtained stably.
  • FIG. 1 is a cross-sectional view illustrating a liquid crystal display panel including the TFT substrate according to the first embodiment.
  • FIG. 2 is an explanatory view showing in cross section the manufacturing process of the first half of the TFT substrate according to the first embodiment.
  • FIG. 3 is an explanatory view showing, in cross section, the latter half of the manufacturing process of the TFT substrate according to the first embodiment.
  • FIG. 4 is a cross-sectional view illustrating a manufacturing process of a counter substrate disposed to face the TFT substrate according to the first embodiment.
  • FIG. 5 is a graph showing the drain current vs. gate voltage characteristics of Example 1.
  • FIG. 6 is a graph showing drain current vs. gate voltage characteristics of Example 2.
  • FIG. 5 is a graph showing the drain current vs. gate voltage characteristics of Example 1.
  • FIG. 7 is a cross-sectional view showing a TFT substrate according to the second embodiment.
  • FIG. 8 is a graph showing the drain current vs. gate voltage characteristics of Comparative Example 1.
  • FIG. 9 is a graph showing drain current versus gate voltage characteristics of Comparative Example 2.
  • FIG. 10 is a graph showing the drain current versus gate voltage characteristics of Comparative Example 3.
  • Embodiment 1 of the Invention 1 to 6 show Embodiment 1 of a TFT substrate and a manufacturing method thereof according to the present invention.
  • FIG. 1 is a cross-sectional view showing a liquid crystal display panel 50 including the TFT substrate 30a of this embodiment.
  • 2 and 3 are explanatory views showing the manufacturing process of the TFT substrate 30a in section.
  • FIG. 4 is an explanatory view showing in cross section the manufacturing process of the counter substrate 40 disposed to face the TFT substrate 30a.
  • the liquid crystal display panel 50 includes a TFT substrate 30a and a counter substrate 40 provided so as to face each other, a liquid crystal layer 45 provided between the TFT substrate 30a and the counter substrate 40, and a TFT substrate.
  • 30a and the counter substrate 40 are bonded to each other, and a sealing material 46 provided in a frame shape is provided between the TFT substrate 30a and the counter substrate 40 to enclose the liquid crystal layer 45.
  • the TFT substrate 30a is orthogonal to the insulating substrate 10a, a plurality of gate lines (not shown) provided on the insulating substrate 10a so as to extend in parallel to each other, and the gate lines.
  • a plurality of source lines (not shown) provided so as to extend in parallel with each other in the direction, a plurality of TFTs 5a provided for each gate line and each intersection of the source lines, that is, for each pixel, and each TFT 5a
  • a protective film 20 provided so as to cover the protective film, an interlayer insulating film 21 provided so as to cover the protective film 20, a plurality of pixel electrodes 22 provided in a matrix on the interlayer insulating film 21, and each pixel electrode
  • an alignment film (not shown) provided so as to cover 22.
  • the TFT 5a includes a gate electrode 14 provided on the insulating substrate 10a, a gate insulating film 15 provided so as to cover the gate electrode 14, and a gate electrode on the gate insulating film 15. 14, an oxide semiconductor layer 16 provided in an island shape so as to overlap with the gate electrode 14, and a source electrode 19 a and a drain electrode 19 b provided on the semiconductor layer 16 so as to overlap the gate electrode 14 and to face each other. .
  • the gate electrode 14 is, for example, a protruding portion to the side of each gate line.
  • the oxide semiconductor layer 16 is an In—Ga—Zn—O-based, and the ratio of In: Ga: Zn atomic% is 1: 1: 1 or 4: 5: 1.
  • the oxygen filling rate of the oxide semiconductor layer 16 is 87% or more and 95% or less. Note that the oxygen filling rate of the oxide semiconductor layer 16 is 100% in the absence of oxygen vacancies.
  • the source electrode 19a is, for example, a portion protruding to the side of each source line.
  • the drain electrode 19 b is connected to the pixel electrode 22 through a contact hole (not shown) formed in the laminated film of the protective film 20 and the interlayer insulating film 21.
  • the counter substrate 40 includes an insulating substrate 10b, a black matrix 31 provided in a lattice shape on the insulating substrate 10b, and a red layer provided between the lattices of the black matrix 31, A color filter layer having a colored layer 32 such as a green layer and a blue layer, a common electrode 33 provided so as to cover the color filter layer, a photo spacer 34 provided on the common electrode 33, and a common electrode 33 And an alignment film (not shown) provided to cover.
  • the liquid crystal layer 45 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50 configured as described above applies a predetermined voltage for each pixel to the liquid crystal layer 45 disposed between each pixel electrode 22 on the TFT substrate 30a and the common electrode 33 on the counter substrate 40, thereby generating liquid crystal.
  • the transmittance of light transmitted through the panel is adjusted for each pixel to display an image.
  • the manufacturing method of the present embodiment includes a TFT substrate manufacturing process including a gate forming process, an oxide semiconductor layer forming process, a source / drain forming process, a protective film forming process, and a water vapor annealing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a titanium film (thickness of about 30 nm to 150 nm), an aluminum film (thickness of about 200 nm to 500 nm), and a titanium film (thickness of 30 nm to 150 nm) are formed on the entire substrate of the insulating substrate 10a such as a glass substrate by sputtering. Etc.) are formed in order, and then the laminated film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that as shown in FIG.
  • a gate electrode 14 made of the titanium layer 13 and a gate line are formed (gate layer forming step).
  • a silicon oxide film (thickness of about 200 nm to 500 nm) is formed on the entire substrate on which the gate electrode 14 and the gate line are formed by CVD, and the gate insulating film 15 is formed.
  • An In—Ga—Zn—O-based oxide semiconductor film (with a thickness of about 10 nm to 300 nm) is formed at a temperature of 100 ° C. to 450 ° C. or higher by a sputtering method.
  • an oxide semiconductor layer 16 is formed as shown in FIG. 2B (oxide semiconductor layer forming step).
  • a titanium film (thickness of about 30 nm to 150 nm) and an aluminum film (thickness of about 50 nm to 400 nm) are sequentially formed on the entire substrate on which the oxide semiconductor layer 16 has been formed by sputtering.
  • the laminated film is subjected to photolithography, dry etching, and resist peeling and cleaning, so that the source electrode 19a composed of the titanium layer 17a and the aluminum layer 18a, the titanium layer 17b, and the aluminum are formed as shown in FIG.
  • the drain electrode 19b made of the layer 18b and the source line are formed, and the TFT 5a is formed (source / drain formation step).
  • a silicon oxide film having a thickness of about 100 nm to 700 nm
  • the protective film 20 is formed.
  • Form protection film forming step
  • a water vapor annealing process is performed by performing a certain degree of annealing process at atmospheric pressure (water vapor annealing process).
  • an acrylic photosensitive resin is applied to a thickness of about 2 ⁇ m by spin coating on the entire substrate subjected to the water vapor annealing treatment, and the coating film is patterned using photolithography.
  • the protective film 20 exposed from the interlayer insulating film 21 is etched by dry etching, thereby forming a contact hole on the drain electrode 19b.
  • a transparent conductive film such as an ITO (IndiumInTinInOxide) film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the contact holes are formed by sputtering.
  • ITO IndiumInTinInOxide
  • the TFT substrate 30a can be manufactured as described above.
  • a black colored photosensitive resin is applied to the entire substrate of the insulating substrate 10b such as a glass substrate by spin coating or slit coating, and then the coated film is exposed and developed to obtain black.
  • a matrix 31 (see FIG. 4A) is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix 31 is formed by spin coating or slit coating, and then the coating film is exposed and developed.
  • a colored layer 32 for example, a red layer
  • the other two colors is repeated for the other two colors to form the other two colored layers 32 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 33 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • the photosensitive resin is applied to the entire substrate on which the common electrode 33 is formed by spin coating or slit coating, the coating film is exposed and developed, as shown in FIG. 4C.
  • the photo spacer 34 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 40 can be manufactured as described above.
  • ⁇ Liquid crystal injection process> First, after applying a polyimide resin film to each surface of the TFT substrate 30a manufactured in the TFT substrate manufacturing process and the counter substrate 40 manufactured in the counter substrate manufacturing process by a printing method, Then, an alignment film is formed by performing baking and rubbing treatment.
  • a sealing material made of UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 40 on which the alignment film is formed in a frame shape, a liquid crystal material is formed inside the sealing material. Is dripped.
  • the bonded body is released to atmospheric pressure, The front and back surfaces of the bonded body are pressurized.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • FIGS. 5 and 6 are graphs showing the drain current (Id) vs. gate voltage (Vg) characteristics of Example 1 and Example 2, respectively.
  • FIG. 9, and FIG. 10 are graphs showing the drain current (Id) versus gate voltage (Vg) characteristics of Comparative Example 1, Comparative Example 2, and Comparative Example 3, respectively.
  • an In—Ga—Zn—O-based oxide semiconductor layer having an atomic ratio of In: Ga: Zn of 1: 1: 1 is used.
  • a TFT substrate was manufactured by performing a water vapor annealing process at 350 ° C. for 3 hours, and the characteristics of the TFT were evaluated.
  • an In—Ga—Zn—O-based oxide semiconductor layer having an In: Ga: Zn atomic% ratio of 1: 1: 1 was used at 350 ° C. for 1 hour.
  • a TFT substrate was manufactured by annealing in the atmosphere, and the characteristics of the TFT were evaluated.
  • Example 1 As shown in FIG. 5, a sufficient on / off current ratio was obtained and a good characteristic of low off-state current was shown.
  • Comparative Example 1 As shown in FIG. It shows the characteristics of a conductor that cannot take off current ratio.
  • Table 1 below shows various treatments using an In—Ga—Zn—O-based oxide semiconductor layer having an In: Ga: Zn atomic ratio of 1: 1: 1, as in Example 1.
  • the evaluation results of a TFT substrate manufactured by performing water vapor annealing under conditions are shown.
  • Table 2 below shows various examples using In—Ga—Zn—O-based oxide semiconductor layers having an atomic ratio of In: Ga: Zn of 1: 1: 1 as in Comparative Example 1.
  • the evaluation results of a TFT substrate manufactured by performing atmospheric annealing under the above processing conditions (annealing time / annealing temperature) are shown.
  • “ ⁇ ” indicates that the drain current vs. gate voltage characteristics are as shown in FIG.
  • ⁇ is the drain current vs. gate voltage characteristics as shown in FIG. “ ⁇ ” indicates that the off-current portion of the drain current vs. gate voltage characteristic curve of FIG. 8 has a slightly lowered drain current vs. gate voltage characteristic as shown in FIG. 5 and FIG. Yes.
  • the numerical value in parentheses in Table 1 indicates the oxygen filling rate of the oxide semiconductor layer subjected to the water vapor annealing treatment.
  • the oxygen filling rate is calculated by calculating the composition ratio of each element by performing elemental analysis with the following Auger analyzer and its use conditions, and [In atomic%] ⁇ 3/2 + [Ga atomic%] X3 / 2 + [atomic% of Zn]) / [atomic% of O].
  • the numerical values in parentheses in Table 2 indicate the oxygen filling rate of the oxide semiconductor layer subjected to the atmospheric annealing treatment.
  • Electron beam irradiation conditions 5 kV, 5 nA, sample 75 degree inclination
  • Neutralization conditions Ar ion, 10 eV, 1 ⁇ A
  • Analysis area 1 ⁇ m ⁇ 7 ⁇ m square
  • Detector energy resolution: dE / E 0.35%
  • Auger electrons are a very small part of the enormous amount of electrons detected, and are significantly affected by the background. Therefore, as is generally done, by differentiating the spectrum, After removing the background, the composition ratio of each element was calculated from the peak intensity of each element using the sensitivity coefficient specific to each element (using the value of the pure element attached to the device).
  • composition ratio of In (pure metal) and In (In 2 O 3) is a derivative spectrum of In obtained in Auger analysis, the standard measurement peak of In (pure metal) and In (In 2 O 3)
  • each component was separated and calculated using the sensitivity coefficient described above.
  • Example 2 of the present invention an In—Ga—Zn—O-based oxide semiconductor layer having an In: Ga: Zn atomic% ratio of 4: 5: 1 was used. Similar to the manufacturing method, the TFT substrate was manufactured by performing a water vapor annealing treatment at 350 ° C. for 1 hour, and the characteristics of the TFT were evaluated. As Comparative Example 2 of the present invention, an In—Ga—Zn—O-based oxide semiconductor layer having an In: Ga: Zn atomic% ratio of 4: 5: 1 was used at 350 ° C. for 1 hour. A TFT substrate was manufactured by annealing in the atmosphere, and the characteristics of the TFT were evaluated.
  • Example 2 As shown in FIG. 6, a sufficient on / off current ratio was obtained and a good characteristic of low off-state current was shown.
  • Comparative Example 2 As shown in FIG. It shows the characteristics of a conductor that cannot take off current ratio.
  • the atomic% ratio of In: Ga: Zn is 1: 1: 1 or 4: 5:
  • the oxide formed in the oxide semiconductor layer forming step is used when performing channel etching to form the source electrode 19a and the drain electrode 19b in the source / drain forming step.
  • the surface layer of the physical semiconductor layer 16 is etched, oxygen in the channel region of the oxide semiconductor layer 16 is desorbed and oxygen vacancies are generated.
  • an annealing process is performed in an atmosphere containing water vapor S (by performing the water vapor annealing process, oxygen is supplied to the channel region of the oxide semiconductor layer 16, so that the acid of the oxide semiconductor layer 16 is It is possible to repair the defect.
  • the steam annealing treatment has higher oxidizing power than the annealing treatment in the air atmosphere, the treatment temperature is low and / or the treatment time is short, and the oxygen of the oxide semiconductor layer 16 caused by the gate insulating film 15 is reduced. Reduction reactions involving defects can also be suppressed.
  • defect levels due to oxygen vacancies in the oxide semiconductor layer 16 can be reduced, so that no hysteresis is generated in the channel etch TFT 5a using the oxide semiconductor layer 16, high mobility, Good characteristics with high reliability and low off-state current can be obtained stably.
  • the oxide semiconductor layer 16 (channel region) exposed from the source electrode 19a and the drain electrode 19b is covered, and the protective film made of a silicon oxide film. Since the film 20 is formed, oxygen in the channel region of the oxide semiconductor layer 16 may be desorbed by CVD for forming the protective film 20, but the water vapor annealing process is performed after the protective film forming process. Thus, oxygen vacancies in the oxide semiconductor layer 16 can be effectively repaired.
  • the gate insulating film 15 formed in the oxide semiconductor layer forming step is made of a silicon oxide film. Generation of oxygen vacancies in the oxide semiconductor layer due to desorption can be suppressed.
  • the manufacturing method of the TFT substrate 30a of the present embodiment since the water vapor annealing process is performed at atmospheric pressure, it is possible to suppress the desorption of oxygen due to the atmospheric pressure during the water vapor annealing process.
  • the water vapor annealing process is performed at a temperature lower than the film formation temperature of the oxide semiconductor layer, oxygen deficiency of the oxide semiconductor layer 16 caused by the gate insulating film 15 is accompanied. Reduction reaction can be suppressed.
  • FIG. 7 is a cross-sectional view showing the TFT substrate 30b of this embodiment.
  • the same portions as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the TFT substrate 30a including the gate insulating film and the protective film having the single layer structure is illustrated.
  • the TFT substrate 30b including the gate insulating film and the protective film having the stacked structure is illustrated. .
  • the gate insulating film 15 constituting the TFT 5b is constituted by a silicon nitride film 15a and a silicon oxide film 15b provided thereon, and the protective film 20 covering the TFT 5b is silicon oxide.
  • the film 20a and the silicon nitride film 20b provided on the film 20a are configured, and other configurations are substantially the same as those of the TFT substrate 30a of the first embodiment.
  • a step of forming a silicon nitride film is added to the step of forming a silicon oxide film when forming the gate insulating film and the protective film of the manufacturing method described in the first embodiment. It can be manufactured just by doing.
  • the water vapor annealing process is performed on the In—Ga—Zn—O-based oxide semiconductor layer 16 having a predetermined composition, as in the first embodiment. Therefore, in the channel etch type TFT 5b using the oxide semiconductor layer 16, hysteresis does not occur, and favorable characteristics such as high mobility, high reliability, and low off-current can be stably obtained.
  • the oxide semiconductor layer 16 side of the gate insulating film 15 and the protective film 20 is made of a silicon oxide film. Oxygen vacancies in the oxide semiconductor layer due to hydrogen desorption can be suppressed.
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • an In—Ga—Zn—O-based oxide semiconductor layer has been exemplified.
  • the present invention can be applied to In—Si—Zn—O, In—Al—Zn—O, Sn— Si—Zn—O, Sn—Al—Zn—O, Sn—Ga—Zn—O, Ga—Si—Zn—O, Ga—Al—Zn—O, In—Cu—Zn—O
  • oxide-based semiconductor layers such as Sn-Cu-Zn-O-based, Zn-O-based, and In-O-based.
  • the TFT substrate in which the capacitor line constituting the auxiliary capacitor is not arranged in each pixel is exemplified.
  • the present invention is a TFT substrate in which the capacitor line constituting the auxiliary capacitor is arranged in each pixel. It can also be applied to.
  • the present invention good characteristics can be stably obtained in a channel etch type TFT using an oxide semiconductor layer. Therefore, various characteristics such as a liquid crystal display panel and an organic EL (Electro-Luminescence) display panel can be obtained. This is useful for the TFT substrate constituting the display panel.

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Abstract

　基板（１０ａ）にゲート電極（１４）を形成する工程と、ゲート電極（１４）を覆うようにゲート絶縁膜（１５）を形成した後に、ゲート絶縁膜（１５）上にゲート電極（１４）に重なるようにＩｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層（１６）を形成する工程と、酸化物半導体層（１６）上にゲート電極（１４）に重なると共に、互いに対峙するようにソース電極（１９ａ）及びドレイン電極（１９ｂ）を形成する工程と、ソース電極（１９ａ）及びドレイン電極（１９ｂ）が形成された基板（１０ａ）に対して、水蒸気（Ｓ）を含む雰囲気中でアニール処理を行う工程を備える。

Description

薄膜トランジスタ基板及びその製造方法
　本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタを備えた薄膜トランジスタ基板及びその製造方法に関するものである。
　近年、液晶表示パネルなどを構成する薄膜トランジスタ基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）に代わって、酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。
　例えば、特許文献１には、電界効果型トランジスタの製造方法において、基板上に非晶質酸化物を含み構成される活性層を形成する工程の前に、基板表面にオゾン雰囲気中で紫外線を照射する工程、基板表面にプラズマを照射する工程、又は基板表面を過酸化水素を含有する薬液により洗浄する工程を行う（第１の）製造方法、上記活性層を形成する工程を、オゾンガス、窒素酸化物ガス、酸素含有ラジカル、原子状酸素、酸素イオン及び酸素ラジカルのうちの少なくとも何れを含む雰囲気中で行う（第２の）製造方法、上記活性層を形成する工程の後に、活性層の成膜温度よりも高い温度で熱処理する工程、又は活性層が形成された基板に酸素プラズマを照射する工程を行う（第３の）製造方法、上記活性層を形成する工程を、抵抗加熱蒸着法、電子ビーム蒸着法、化学気相成長法、ラインビームレーザー蒸着法、又は電気析出法により行う（第４の）製造方法、並びに上記活性層を形成する工程を７０℃以上の成膜温度で行う（第５の）製造方法がそれぞれ開示されている。
特開２００６－１６５５３１号公報
　ところで、酸化物半導体層を用いたボトムゲート構造のＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた酸化物半導体層と、酸化物半導体層上にゲート電極に重なると共に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。また、アモルファスシリコンの半導体層を用いたボトムゲート構造のＴＦＴを製造する際には、エッチストッパー型のＴＦＴよりもフォトマスクの枚数が少なく済むチャネルエッチ型のＴＦＴが製造コストの面で有利であるので、酸化物半導体層を用いたＴＦＴにおいても、チャネルエッチ型のＴＦＴが求められている。
　ここで、酸化物半導体層を用いたチャネルエッチ型のＴＦＴは、その製造工程中に酸化物半導体層から酸素が脱離することにより、酸化物半導体層の膜組成（ストイキオメトリ）が変化して、酸素欠損が発生し易い。そうなると、オフ電流の上昇、電子移動度の低下、ヒステリシスの発生などを招いて、ＴＦＴの特性が低下してしまうので、酸化物半導体層を用いたチャネルエッチ型のＴＦＴを備えたＴＦＴ基板では、良好な特性を有するＴＦＴを安定して形成することが困難である。
　そこで、本発明者らは、酸化物半導体層を用いたチャネルエッチ型のＴＦＴでは、酸化物半導体層からの酸素の脱離が、ソース電極及びドレイン電極を形成する際のチャネルエッチングなどで発生するので、ＴＦＴを基板に形成した後に、例えば、特許文献１に開示された上記の第３の製造方法のように、アニール処理を行うことにより、酸化物半導体層の酸素量を最終的に制御する方法が有効であると判断し、アニール処理を後処理として行う製造方法について検討した。
　しかしながら、特許文献１に開示されたアニール処理では、酸化物半導体層の成膜温度よりも高い温度で熱処理するために、その下層のゲート絶縁膜（特に、窒化シリコン膜からなる場合）から水素が酸化物半導体層に拡散して、酸化物半導体層が還元されることにより、ＴＦＴの特性が低下したり、また、ソース線、ソース電極及びドレイン電極に銅などの低抵抗配線材料を用いた場合、ソース線、ソース電極及びドレイン電極がアニール処理で酸化することにより、電気抵抗が高くなったりするので、改善の余地がある。ここで、特許文献１には、水蒸気を含む雰囲気中で熱処理することが一応開示されているものの、その詳細な製造条件については、開示されていない。なお、本発明者らは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、水蒸気を含む雰囲気中でアニール処理を行う水蒸気アニール処理について検討したところ、水蒸気アニール処理が一概に有効でなく、水蒸気アニール処理が有効になる酸化物半導体層の組成があるという独自の知見を見出した。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性を安定して得ることにある。
　上記目的を達成するために、本発明は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の所定の組成の酸化物半導体層に対して、水蒸気アニール処理を行うようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極を形成するゲート形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成した後に、該ゲート絶縁膜上に該ゲート電極に重なるようにＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を形成する酸化物半導体層形成工程と、上記酸化物半導体層上に上記ゲート電極に重なると共に、互いに対峙するようにソース電極及びドレイン電極を形成するソースドレイン形成工程とを備える薄膜トランジスタ基板の製造方法であって、上記酸化物半導体層形成工程では、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１である上記酸化物半導体層を形成し、上記ソースドレイン形成工程の後に、上記ソース電極及びドレイン電極が形成された基板に対して、水蒸気を含む雰囲気中でアニール処理を行う水蒸気アニール工程を備えることを特徴とする。
　上記の方法によれば、酸化物半導体層形成工程において、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１である酸化物半導体層を形成した後に、ソースドレイン形成工程において、ソース電極及びドレイン電極を形成するために、チャネルエッチングを行う際に、酸化物半導体層形成工程で形成された酸化物半導体層の表層がエッチングされることにより、酸化物半導体層のチャネル領域の酸素が脱離して、酸素欠損が発生するものの、水蒸気アニール工程において、水蒸気を含む雰囲気中でアニール処理（水蒸気アニール処理）を行うことにより、酸化物半導体層のチャネル領域に酸素が供給されるので、酸化物半導体層の酸素欠損が修復される。ここで、水蒸気アニール処理は、大気雰囲気中のアニール処理よりも酸化力が強いので、処理温度が低く、且つ／又は、処理時間が短く済み、ゲート絶縁膜に起因する酸化物半導体層の酸素欠損を伴う還元反応が抑制される。これにより、酸化物半導体層の酸素欠損に起因する欠陥準位が低減されるので、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性が安定して得られる。
　上記ソース電極及びドレイン電極から露出する上記酸化物半導体層を覆うように、少なくとも該酸化物半導体層側が酸化シリコン膜からなる保護膜を形成する保護膜形成工程を備え、上記水蒸気アニール工程は、上記保護膜形成工程の後に行ってもよい。
　上記の方法によれば、保護膜形成工程において、ソース電極及びドレイン電極から露出する酸化物半導体層（チャネル領域）を覆い、少なくとも酸化物半導体層側が酸化シリコン膜からなる保護膜が形成されるので、保護膜を形成するためのＣＶＤ（Chemical Vapor Deposition）による成膜で酸化物半導体層のチャネル領域の酸素が脱離するおそれがあるものの、その保護膜形成工程の後に水蒸気アニール工程を行うので、酸化物半導体層の酸素欠損が有効に修復される。ここで、保護膜に用いる酸化シリコン膜は、窒化シリコン膜よりも酸素の透過率が一般的に高いので、酸化物半導体層のチャネル領域に水蒸気アニール処理の酸素が有効に供給される。また、保護膜の少なくとも酸化物半導体層側が酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生が抑制される。
　上記酸化物半導体層形成工程では、少なくとも上記酸化物半導体層側が酸化シリコン膜からなる上記ゲート絶縁膜を形成してもよい。
　上記の方法によれば、酸化物半導体層形成工程で形成するゲート絶縁膜の少なくとも酸化物半導体層側が酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生が抑制される。
　上記水蒸気アニール工程を大気圧で行ってもよい。
　上記の方法によれば、水蒸気アニール処理を大気圧で行うので、水蒸気アニール処理を行う際の雰囲気圧力による酸素の脱離が抑制される。
　上記水蒸気アニール工程を上記酸化物半導体層の成膜温度以下で行ってもよい。
　上記の方法によれば、水蒸気アニール処理を酸化物半導体層の成膜温度以下で行うので、ゲート絶縁膜に起因する酸化物半導体層の酸素欠損を伴う還元反応が抑制される。
　上記水蒸気アニール工程では、上記酸化物半導体層の（［Ｉｎの原子％］×３／２＋［Ｇａの原子％］×３／２＋［Ｚｎの原子％］）／［Ｏの原子％］の式で算出される酸素充填率が８７％以上になるように、上記アニール処理を行ってもよい。
　上記の方法によれば、水蒸気アニール工程では、酸化物半導体層の酸素充填率が８７％以上になるように、アニール処理を行うので、酸化物半導体層の酸素欠損が具体的に修復される。なお、水蒸気アニール処理を行わない場合には、酸化物半導体層の酸素充填率が８７％未満となり、ＴＦＴの特性が低下してしまう。
　また、本発明に係る薄膜トランジスタ基板は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に上記ゲート電極に重なるように設けられたＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層と、上記酸化物半導体層上に上記ゲート電極に重なると共に、互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板であって、上記酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１であり、上記酸化物半導体層の（［Ｉｎの原子％］×３／２＋［Ｇａの原子％］×３／２＋［Ｚｎの原子％］）／［Ｏの原子％］の式で算出される酸素充填率が８７％以上になっていることを特徴とする。
　上記の構成によれば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用いたチャネルエッチ型の薄膜トランジスタを備えた薄膜トランジスタ基板において、酸化物半導体層のＩｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１であり、酸化物半導体層の酸素充填率が８７％以上になっているので、ソース電極及びドレイン電極を形成する際に発生した酸化物半導体層の酸素欠損が修復されていることになり、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性が安定して得られる。
　本発明によれば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の所定の組成の酸化物半導体層に対して、水蒸気アニール処理を行うので、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性を安定して得ることができる。
図１は、実施形態１に係るＴＦＴ基板を備えた液晶表示パネルを示す断面図である。 図２は、実施形態１に係るＴＦＴ基板の前半の製造工程を断面で示す説明図である。 図３は、実施形態１に係るＴＦＴ基板の後半の製造工程を断面で示す説明図である。 図４は、実施形態１に係るＴＦＴ基板に対向して配置される対向基板の製造工程を断面で示す説明図である。 図５は、実施例１のドレイン電流対ゲート電圧特性を示すグラフである。 図６は、実施例２のドレイン電流対ゲート電圧特性を示すグラフである。 図７は、実施形態２に係るＴＦＴ基板を示す断面図である。 図８は、比較例１のドレイン電流対ゲート電圧特性を示すグラフである。 図９は、比較例２のドレイン電流対ゲート電圧特性を示すグラフである。 図１０は、比較例３のドレイン電流対ゲート電圧特性を示すグラフである。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図６は、本発明に係るＴＦＴ基板及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板３０ａを備えた液晶表示パネル５０を示す断面図である。また、図２及び図３は、ＴＦＴ基板３０ａの製造工程を断面で示す説明図である。さらに、図４は、ＴＦＴ基板３０ａに対向して配置される対向基板４０の製造工程を断面で示す説明図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材４６とを備えている。
　ＴＦＴ基板３０ａは、図３（ｃ）に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた保護膜２０と、保護膜２０を覆うように設けられた層間絶縁膜２１と、層間絶縁膜２１上にマトリクス状に設けられた複数の画素電極２２と、各画素電極２２を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５ａは、図３（ｃ）に示すように、絶縁基板１０ａ上に設けられたゲート電極１４と、ゲート電極１４を覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上にゲート電極１４に重なるように島状に設けられた酸化物半導体層１６と、半導体層１６上にゲート電極１４に重なると共に、互いに対峙するように設けられたソース電極１９ａ及びドレイン電極１９ｂとを備えている。
　ゲート電極１４は、例えば、上記各ゲート線の側方への突出部分である。
　酸化物半導体層１６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系であり、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１になっている。また、酸化物半導体層１６の酸素充填率は、８７％以上且つ９５％以下になっている。なお、酸化物半導体層１６の酸素充填率は、酸素欠損が無い状態で１００％となる。
　ソース電極１９ａは、例えば、上記各ソース線の側方への突出した部分である。
　ドレイン電極１９ｂは、保護膜２０及び層間絶縁膜２１の積層膜に形成されたコンタクトホール（不図示）を介して画素電極２２に接続されている。
　対向基板４０は、図４（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス３１並びにブラックマトリクス３１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層３２を有するカラーフィルター層と、そのカラーフィルター層を覆うように設けられた共通電極３３と、共通電極３３上に設けられたフォトスペーサ３４と、共通電極３３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４５は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各画素電極２２と対向基板４０上の共通電極３３との間に配置する液晶層４５に各画素毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
　次に、本実施形態の液晶表示パネル５０の製造方法について、図２、図３及び図４を用いて説明する。なお、本実施形態の製造方法は、ゲート形成工程、酸化物半導体層形成工程、ソースドレイン形成工程、保護膜形成工程及び水蒸気アニール工程を含むＴＦＴ基板製造工程、対向基板製造工程並びに液晶注入工程を備える。
　＜ＴＦＴ基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ～５００ｎｍ程度）及びチタン膜（厚さ３０ｎｍ～１５０ｎｍ程度）などを順に成膜した後に、その積層膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図２（ａ）に示すように、チタン層１１、アルミニウム層１２及びチタン層１３からなるゲート電極１４、及びゲート線を形成する（ゲート層形成工程）。
　続いて、ゲート電極１４及びゲート線が形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）などを成膜して、ゲート絶縁膜１５を形成した後に、スパッタリング法により、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ１０ｎｍ～３００ｎｍ程度）を１００℃～４５０℃以上で成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図２（ｂ）に示すように、酸化物半導体層１６を形成する（酸化物半導体層形成工程）。
　さらに、酸化物半導体層１６が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１５０ｎｍ程度）及びアルミニウム膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜した後に、その積層膜に対して、フォトリソグラフィ、ドライエッチング及びレジストの剥離洗浄を行うことにより、図２（ｃ）に示すように、チタン層１７ａ及びアルミニウム層１８ａからなるソース電極１９ａ、チタン層１７ｂ及びアルミニウム層１８ｂからなるドレイン電極１９ｂ、並びにソース線を形成すると共に、ＴＦＴ５ａを形成する（ソースドレイン形成工程）。
　引き続いて、ＴＦＴ５が形成された基板全体に、例えば、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ１００ｎｍ～７００ｎｍ程度）などを成膜して、保護膜２０（図３（ａ）参照）を形成する（保護膜形成工程）。
　その後、保護膜２０が形成された基板に対して、水蒸気アニールチャンバーを用いて、酸素ガスをキャリアガスとし、図３（ａ）に示すように、水蒸気Ｓを含む雰囲気中で１００℃～４５０℃程度のアニール処理を大気圧で行うことにより、水蒸気アニール処理を行う（水蒸気アニール工程）。
　さらに、上記水蒸気アニール処理が行われた基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜をフォトリソグラフィを用いてパターニングして、図３（ｂ）に示すように、層間絶縁膜２１を形成した後に、層間絶縁膜２１から露出する保護膜２０をドライエッチングによりエッチングすることにより、ドレイン電極１９ｂ上にコンタクトホールを形成する。
　最後に、上記コンタクトホールが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図３（ｃ）に示すように、画素電極２２を形成する。
　以上のようにして、ＴＦＴ基板３０ａを製造することができる。
　＜対向基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクス３１（図４（ａ）参照）を厚さ１．０μｍ程度に形成する。
　続いて、ブラックマトリクス３１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図４（ａ）に示すように、選択した色の着色層３２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層３２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層３２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図４（ｂ）に示すように、共通電極３３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極３３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図４（ｃ）に示すように、フォトスペーサ３４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板４０を製造することができる。
　＜液晶注入工程＞
　まず、上記ＴＦＴ基板製造工程で製造されたＴＦＴ基板３０ａ、及び上記対向基板製造工程で作製された対向基板４０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　続いて、例えば、上記配向膜が形成された対向基板４０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板４０と、上記配向膜が形成されたＴＦＴ基板３０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　次に、具体的に行った実験について、説明する。ここで、図５及び図６は、実施例１及び実施例２のドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性をそれぞれ示すグラフである。また、図８、図９及び図１０は、比較例１、比較例２及び比較例３のドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性をそれぞれ示すグラフである。
　具体的には、まず、本発明の実施例１として、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、上述した実施形態の製造方法と同様に、３５０℃で３時間、水蒸気アニール処理を行うことにより、ＴＦＴ基板を製造して、そのＴＦＴの特性を評価した。また、本発明の比較例１として、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、３５０℃で１時間、大気中でアニール処理を行うことにより、ＴＦＴ基板を製造して、そのＴＦＴの特性を評価した。
　実施例１では、図５に示すように、十分なオン／オフ電流比が取れ、低オフ電流の良好な特性を示したのに対し、比較例１では、図８に示すように、オン／オフ電流比が取れない導体のような特性を示した。
　下記の表１は、実施例１と同様に、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、種々の処理条件（アニール時間／アニール温度）で水蒸気アニールを行って製造したＴＦＴ基板の評価結果を示している。また、下記の表２は、比較例１と同様に、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、種々の処理条件（アニール時間／アニール温度）で大気アニールを行って製造したＴＦＴ基板の評価結果を示している。ここで、表１及び表２では、「○」が図５に示すようなドレイン電流対ゲート電圧特性を有することを示し、「×」が図８に示すようなドレイン電流対ゲート電圧特性を有することを示し、「△」が図８のドレイン電流対ゲート電圧特性の曲線のオフ電流の部分が少し低下した図５及び図８の間のようなドレイン電流対ゲート電圧特性を有することを示している。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　また、表１の括弧内の数値は、水蒸気アニール処理を行った酸化物半導体層の酸素充填率を示している。ここで、酸素充填率は、下記のオージェ分析装置及びその使用条件で元素分析を行うことにより、各元素の組成比を算出し、［Ｉｎの原子％］×３／２＋［Ｇａの原子％］×３／２＋［Ｚｎの原子％］）／［Ｏの原子％］の式に基づいて算出した。なお、表２の括弧内の数値は、大気アニール処理を行った酸化物半導体層の酸素充填率を示している。
　使用装置：日本電子株式会社製ＪＡＭＰ－９５００Ｆ
　電子線照射条件：５ｋＶ、５ｎＡ、試料７５度傾斜
　中和条件：Ａｒイオン、１０ｅＶ、１μＡ
　分析領域：１μｍ×７μｍ平方
　検出器エネルギー分解能：ｄＥ／Ｅ＝０．３５％
　検出エネルギーステップ：１．０ｅＶ
　検出ピーク：Ｉｎ、Ｇａ、Ｚｎ、Ｏ、Ｓｉ
　なお、オージェ電子は、検出される膨大な電子量の中の極一部であり、バックグランド影響を顕著に受けるので、一般的に行われるように、スペクトルを微分することにより、低周波成分のバックグランドを除去した上で、各元素のピーク強度から各元素固有の感度係数（装置付属の純元素の値を使用）を用いて、各元素の組成比を算出した。
　また、Ｉｎ(純金属)及びＩｎ（Ｉｎ２Ｏ３）の組成比は、オージェ分析で得られたＩｎの微分スペクトルを、Ｉｎ(純金属)及びＩｎ（Ｉｎ２Ｏ３）の標準測定ピークにおいて非負拘束最小二乗法によるフィッティングを行うことにより、各成分として分離し、上記の感度係数を用いて、計算した。
　表１及び表２から分かるように、大気アニール処理では、４５０℃で３時間処理することにより、ようやくオフ電流が少し低下したものの、水蒸気アニール処理では、３５０℃で３時間又は４５０℃で１時間処理することにより、良好な特性のＴＦＴが得られた。
　次に、本発明の実施例２として、Ｉｎ：Ｇａ：Ｚｎの原子％の比が４：５：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、上述した実施形態の製造方法と同様に、３５０℃で１時間、水蒸気アニール処理を行うことにより、ＴＦＴ基板を製造して、そのＴＦＴの特性を評価した。また、本発明の比較例２として、Ｉｎ：Ｇａ：Ｚｎの原子％の比が４：５：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用い、３５０℃で１時間、大気中でアニール処理を行うことにより、ＴＦＴ基板を製造して、そのＴＦＴの特性を評価した。
　実施例２では、図６に示すように、十分なオン／オフ電流比が取れ、低オフ電流の良好な特性を示したのに対し、比較例２では、図９に示すように、オン／オフ電流比が取れない導体のような特性を示した。
　なお、Ｉｎ：Ｇａ：Ｚｎの原子％の比が２：２：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を用いた系を検討したところ、上述した１：１：１又は４：５：１の系の結果とは反対に、３５０℃で１時間、大気中でアニール処理を行うことにより、図１０に示すように、良好なＴＦＴの特性を示したのに対し、水蒸気アニール処理を行うことにより、ＴＦＴの特性が不良になったので、水蒸気アニール処理がＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層に対して一概に有効でなく、酸化物半導体層の組成に依存することが確認された。
　以上説明したように、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、酸化物半導体層形成工程において、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１である酸化物半導体層１６を形成した後に、ソースドレイン形成工程において、ソース電極１９ａ及びドレイン電極１９ｂを形成するために、チャネルエッチングを行う際に、酸化物半導体層形成工程で形成された酸化物半導体層１６の表層がエッチングされることにより、酸化物半導体層１６のチャネル領域の酸素が脱離して、酸素欠損が発生するものの、水蒸気アニール工程において、水蒸気Ｓを含む雰囲気中でアニール処理（水蒸気アニール処理）を行うことにより、酸化物半導体層１６のチャネル領域に酸素が供給されるので、酸化物半導体層１６の酸素欠損を修復することができる。ここで、水蒸気アニール処理は、大気雰囲気中のアニール処理よりも酸化力が強いので、処理温度が低く、且つ／又は処理時間が短く済み、ゲート絶縁膜１５に起因する酸化物半導体層１６の酸素欠損を伴う還元反応を抑制することもできる。これにより、酸化物半導体層１６の酸素欠損に起因する欠陥準位を低減することができるので、酸化物半導体層１６を用いたチャネルエッチ型のＴＦＴ５ａにおいて、ヒステリシスが発生せず、高移動度、高信頼性及び低オフ電流の良好な特性を安定して得ることができる。
　また、本実施形態のＴＦＴ基板３０ａの製造方法によれば、保護膜形成工程において、ソース電極１９ａ及びドレイン電極１９ｂから露出する酸化物半導体層１６（チャネル領域）を覆い、酸化シリコン膜からなる保護膜２０が形成されるので、保護膜２０を形成するためのＣＶＤによる成膜で酸化物半導体層１６のチャネル領域の酸素が脱離するおそれがあるものの、その保護膜形成工程の後に水蒸気アニール工程を行うので、酸化物半導体層１６の酸素欠損を有効に修復することができる。
　また、本実施形態のＴＦＴ基板３０ａの製造方法によれば、酸化物半導体層形成工程で形成するゲート絶縁膜１５が酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生を抑制することができる。
　また、本実施形態のＴＦＴ基板３０ａの製造方法によれば、水蒸気アニール処理を大気圧で行うので、水蒸気アニール処理を行う際の雰囲気圧力による酸素の脱離を抑制することができる。
　また、本実施形態のＴＦＴ基板３０ａの製造方法によれば、水蒸気アニール処理を酸化物半導体層の成膜温度以下で行うので、ゲート絶縁膜１５に起因する酸化物半導体層１６の酸素欠損を伴う還元反応を抑制することができる。
　《発明の実施形態２》
　図７は、本実施形態のＴＦＴ基板３０ｂを示す断面図である。なお、以下の実施形態において、図１～図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、単層構造のゲート絶縁膜及び保護膜を備えたＴＦＴ基板３０ａを例示したが、本実施形態では、積層構造のゲート絶縁膜及び保護膜を備えたＴＦＴ基板３０ｂを例示する。
　ＴＦＴ基板３０ｂは、図７に示すように、ＴＦＴ５ｂを構成するゲート絶縁膜１５が窒化シリコン膜１５ａとその上層に設けられた酸化シリコン膜１５ｂとにより構成され、ＴＦＴ５ｂを覆う保護膜２０が酸化シリコン膜２０ａとその上層に設けられた窒化シリコン膜２０ｂとにより構成され、その他の構成が上記実施形態１のＴＦＴ基板３０ａと実質的に同じになっている。
　上記構成のＴＦＴ基板３０ｂは、上記実施形態１で説明した製造方法のゲート絶縁膜及び保護膜をそれぞれ形成する際に酸化シリコン膜を成膜する工程において、窒化シリコン膜を成膜する工程を追加するだけで製造することができる。
　本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の所定の組成の酸化物半導体層１６に対して、水蒸気アニール処理を行うので、酸化物半導体層１６を用いたチャネルエッチ型のＴＦＴ５ｂにおいて、ヒステリシスが発生せず、高移動度、高信頼性及び低オフ電流の良好な特性を安定して得ることができる。
　また、本実施形態のＴＦＴ基板３０ｂの製造方法によれば、ゲート絶縁膜１５及び保護膜２０の酸化物半導体層１６側が酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生を抑制することができる。
　なお、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　また、上記各実施形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を例示したが、本発明は、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ－Ｓｉ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｇａ－Ｓｉ－Ｚｎ－Ｏ系、Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｓｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｚｎ－Ｏ系、Ｉｎ－Ｏ系などの酸化物半導体層にも適用することができる。
　また、上記各実施形態では、補助容量を構成する容量線が各画素に配置されていないＴＦＴ基板を例示したが、本発明は、補助容量を構成する容量線が各画素に配置されたＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性が安定して得られるので、液晶表示パネルや有機ＥＬ（Electro Luminescence）表示パネルなどの種々の表示パネルを構成するＴＦＴ基板について有用である。
Ｓ　　　　水蒸気
５ａ，５ｂ　　　　ＴＦＴ
１０ａ　　絶縁基板
１４　　　ゲート電極
１５　　　ゲート絶縁膜
１６　　　酸化物半導体層
１９ａ　　ソース電極
１９ｂ　　ドレイン電極
２０　　　保護膜
３０ａ，３０ｂ　　ＴＦＴ基板

Claims (7)

  1. 　基板にゲート電極を形成するゲート形成工程と、
    　上記ゲート電極を覆うようにゲート絶縁膜を形成した後に、該ゲート絶縁膜上に該ゲート電極に重なるようにＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を形成する酸化物半導体層形成工程と、
    　上記酸化物半導体層上に上記ゲート電極に重なると共に、互いに対峙するようにソース電極及びドレイン電極を形成するソースドレイン形成工程とを備える薄膜トランジスタ基板の製造方法であって、
    　上記酸化物半導体層形成工程では、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１である上記酸化物半導体層を形成し、
    　上記ソースドレイン形成工程の後に、上記ソース電極及びドレイン電極が形成された基板に対して、水蒸気を含む雰囲気中でアニール処理を行う水蒸気アニール工程を備えることを特徴とする薄膜トランジスタ基板の製造方法。
  2. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記ソース電極及びドレイン電極から露出する上記酸化物半導体層を覆うように、少なくとも該酸化物半導体層側が酸化シリコン膜からなる保護膜を形成する保護膜形成工程を備え、
    　上記水蒸気アニール工程は、上記保護膜形成工程の後に行うことを特徴とする薄膜トランジスタ基板の製造方法。
  3. 　請求項１又は２に記載された薄膜トランジスタ基板の製造方法において、
    　上記酸化物半導体層形成工程では、少なくとも上記酸化物半導体層側が酸化シリコン膜からなる上記ゲート絶縁膜を形成することを特徴とする薄膜トランジスタ基板の製造方法。
  4. 　請求項１乃至３の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記水蒸気アニール工程を大気圧で行うことを特徴とする薄膜トランジスタ基板の製造方法。
  5. 　請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記水蒸気アニール工程を上記酸化物半導体層の成膜温度以下で行うことを特徴とする薄膜トランジスタ基板の製造方法。
  6. 　請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記水蒸気アニール工程では、上記酸化物半導体層の（［Ｉｎの原子％］×３／２＋［Ｇａの原子％］×３／２＋［Ｚｎの原子％］）／［Ｏの原子％］の式で算出される酸素充填率が８７％以上になるように、上記アニール処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
  7. 　基板に設けられたゲート電極と、
    　上記ゲート電極を覆うように設けられたゲート絶縁膜と、
    　上記ゲート絶縁膜上に上記ゲート電極に重なるように設けられたＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層と、
    　上記酸化物半導体層上に上記ゲート電極に重なると共に、互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板であって、
    　上記酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎの原子％の比が１：１：１又は４：５：１であり、
    　上記酸化物半導体層の（［Ｉｎの原子％］×３／２＋［Ｇａの原子％］×３／２＋［Ｚｎの原子％］）／［Ｏの原子％］の式で算出される酸素充填率が８７％以上になっていることを特徴とする薄膜トランジスタ基板。
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