WO2013008403A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

薄膜トランジスタ基板及びその製造方法 Download PDF

Info

Publication number
WO2013008403A1
WO2013008403A1 PCT/JP2012/004224 JP2012004224W WO2013008403A1 WO 2013008403 A1 WO2013008403 A1 WO 2013008403A1 JP 2012004224 W JP2012004224 W JP 2012004224W WO 2013008403 A1 WO2013008403 A1 WO 2013008403A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
copper
barrier metal
film transistor
thin film
Prior art date
Application number
PCT/JP2012/004224
Other languages
English (en)
French (fr)
Inventor
天野　徹
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/130,849 priority Critical patent/US9035390B2/en
Publication of WO2013008403A1 publication Critical patent/WO2013008403A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Definitions

  • the present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly to a thin film transistor substrate using a barrier metal and a manufacturing method thereof.
  • a thin film transistor used as a substrate for a display device such as a liquid crystal display device, for example, a thin film transistor (hereinafter also referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image. It has been.
  • TFT thin film transistor
  • a thin film transistor substrate includes a gate electrode, a source electrode, a drain electrode, and wirings connected to these electrodes constituting the above-described TFT, and a low resistance is used as a material for forming these electrodes and wirings. And low cost copper is used.
  • an insulating layer such as an interlayer insulating layer or a gate insulating layer is formed on an insulating substrate such as a glass substrate, and a copper film constituting a gate electrode or the like is formed on this insulating layer, the subsequent annealing treatment is performed. At this time, it is known that copper diffuses from the copper film into the insulating layer, and the insulating property of the insulating layer is lowered.
  • a barrier metal layer for preventing copper diffusion is provided between the copper film and the insulating layer.
  • this barrier metal layer for example, a metal layer for preventing copper diffusion and improving adhesion with the underlying insulating layer is used.
  • This metal layer is made of, for example, a metal such as tantalum or nickel. Is formed.
  • a barrier metal layer is formed on the insulating layer provided on the insulating substrate, and then the copper is formed on the surface of the barrier metal layer by sputtering. A film is formed. Then, a copper seed layer is formed on the barrier metal layer by performing resist patterning and wet etching on the copper film by photolithography using a photomask having a predetermined pattern shape. Next, a copper thin film is formed on the copper seed layer by an electroless plating method to form an electrode or wiring made of copper (see, for example, Patent Document 1).
  • the present invention has been made in view of the above-described problems, and in a thin film transistor substrate in which a TFT gate electrode or the like is formed of copper, a thin film transistor capable of preventing copper from diffusing into a semiconductor layer constituting the TFT.
  • An object is to provide a substrate.
  • a thin film transistor substrate of the present invention is provided on an insulating substrate, a first barrier metal layer provided on the insulating substrate, and formed of a metal other than copper, and the first barrier metal layer.
  • the second barrier metal layer formed of a metal other than copper is provided on the first copper layer in the gate electrode, copper from the gate electrode to the semiconductor layer constituting the thin film transistor is provided. Diffusion can be prevented. Accordingly, in a thin film transistor including a semiconductor layer, leakage current due to copper diffusion into the semiconductor layer can be prevented, so that pixel defects and display quality degradation are prevented in a display device including a thin film transistor substrate. can do. In addition, variation in threshold voltage in the thin film transistor can be prevented, so that deterioration in characteristics of the thin film transistor can be prevented.
  • the first barrier metal layer formed of a metal other than copper is provided on the insulating substrate, it is possible to improve the adhesion between the insulating substrate (for example, a glass substrate) and the gate electrode.
  • the “barrier metal layer” referred to here is a diffusion prevention layer that is formed of a non-diffusible metal (metal) and prevents (barrier) copper diffusion.
  • the thin film transistor substrate of the present invention further includes a source electrode and a drain electrode provided on the semiconductor layer so as to overlap with the gate electrode and to face each other with the channel region interposed therebetween, and the source electrode and the drain electrode are provided on the semiconductor layer.
  • a third barrier metal layer formed of a metal other than copper, a second copper layer provided on the third barrier metal layer, and a second copper layer provided on the second copper layer, and formed of a metal other than copper.
  • it may be constituted by a laminated body of fourth barrier metal layers.
  • the third barrier metal layer formed of a metal other than copper is provided between the semiconductor layer and the second copper layer, the semiconductor that forms the thin film transistor from the source electrode and the drain electrode Copper diffusion to the layer can be prevented. Therefore, in the thin film transistor, it is possible to further prevent the occurrence of leakage current due to copper diffusion into the semiconductor layer, and thus in the display device including the thin film transistor substrate, the occurrence of pixel defects and the deterioration of display quality are further prevented. can do. In addition, since the threshold voltage fluctuation in the thin film transistor can be further prevented, the deterioration of the characteristics of the thin film transistor can be further prevented.
  • a fourth barrier metal layer formed of a metal other than copper is provided on the second copper layer. Therefore, even when the heat treatment time in the manufacturing process becomes long and the movement (diffusion) distance of copper increases, it is possible to prevent copper from diffusing into the semiconductor layer.
  • the metal other than copper is at least one selected from the group consisting of titanium (Ti), tantalum (Ta), tantalum nitride (TaN), manganese (Mn), and tungsten (W). Preferably there is.
  • the first to fourth barrier metal layers can be formed with a material having excellent non-diffusibility.
  • the semiconductor layer may be a silicon-based semiconductor layer.
  • the semiconductor layer may be an oxide semiconductor layer.
  • the oxide semiconductor layer includes a metal containing at least one selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), and zinc (Zn). It is preferably made of an oxide.
  • the oxide semiconductor layer made of these materials has high mobility even if it is amorphous, so that the on-resistance of the switching element can be increased.
  • the oxide semiconductor layer is preferably made of indium gallium zinc oxide (IGZO).
  • the thin film transistor substrate manufacturing method of the present invention includes a first barrier metal layer forming step of forming a first barrier metal layer made of a metal other than copper on an insulating substrate, and a first copper layer on the first barrier metal layer. Forming a first copper layer; forming a second barrier metal layer made of a metal other than copper on the first copper layer; and a first barrier metal layer, a first copper layer, and a second barrier metal layer A second barrier metal forming step for forming a gate electrode composed of the laminated body, a gate insulating layer forming step for forming a gate insulating layer on the gate electrode, and a gate insulating layer overlying the gate electrode. And a semiconductor layer forming step of forming a semiconductor layer having the channel region formed.
  • the second barrier metal layer formed of a metal other than copper is provided on the first copper layer in the gate electrode, thereby preventing diffusion of copper from the gate electrode to the semiconductor layer constituting the thin film transistor. can do. Accordingly, in a thin film transistor including a semiconductor layer, leakage current due to copper diffusion into the semiconductor layer can be prevented, so that pixel defects and display quality degradation are prevented in a display device including a thin film transistor substrate. can do. In addition, variation in threshold voltage in the thin film transistor can be prevented, so that deterioration in characteristics of the thin film transistor can be prevented.
  • the first barrier metal layer formed of a metal other than copper is formed on the insulating substrate, the adhesion between the insulating substrate (for example, a glass substrate) and the gate electrode can be improved.
  • a planarizing film forming step of forming a planarizing film having a through hole on the first barrier metal layer on the insulating substrate is further performed.
  • the first copper layer may be formed on the first barrier metal layer by depositing and filling copper in the through hole using an electrolytic plating method.
  • the first copper layer is formed by the electrolytic plating method, it is possible to prevent the pattern defect of the gate electrode caused by the copper film formation or etching.
  • a third barrier metal layer forming step of forming a third barrier metal layer made of a metal other than copper on the gate insulating layer and the semiconductor layer Forming a second copper layer on the third barrier metal layer; forming a fourth barrier metal layer made of a metal other than copper on the second copper layer;
  • a fourth barrier metal comprising a layered body of a layer, a second copper layer, and a fourth barrier metal layer, and forming a source electrode and a drain electrode provided so as to overlap the gate electrode and to face each other across the channel region A layer forming step.
  • the third barrier metal layer formed of a metal other than copper is provided between the semiconductor layer and the second copper layer, the source electrode and the drain electrode are transferred to the semiconductor layer constituting the thin film transistor. Of copper can be prevented. Therefore, in the thin film transistor, it is possible to further prevent the occurrence of leakage current due to copper diffusion into the semiconductor layer, and thus in the display device including the thin film transistor substrate, the occurrence of pixel defects and the deterioration of display quality are further prevented. can do. In addition, since the threshold voltage fluctuation in the thin film transistor can be further prevented, the deterioration of the characteristics of the thin film transistor can be further prevented.
  • a fourth barrier metal layer formed of a metal other than copper is provided on the second copper layer. Therefore, even when the heat treatment time in the manufacturing process becomes long and the movement (diffusion) distance of copper increases, it is possible to prevent copper from diffusing into the semiconductor layer.
  • an insulating layer having another through hole is formed on the third barrier metal layer on the gate insulating layer and in the channel region of the semiconductor layer.
  • An insulating layer forming step, and in the second copper layer forming step, the second copper layer is formed on the third barrier metal layer by depositing and filling copper in other through holes using an electrolytic plating method. A layer may be formed.
  • the second copper layer is formed by the electrolytic plating method, it is possible to prevent the pattern defect of the source electrode and the drain electrode caused by the copper film formation or etching.
  • the metal other than copper is at least selected from the group consisting of titanium (Ti), tantalum (Ta), tantalum nitride (TaN), manganese (Mn), and tungsten (W).
  • Ti titanium
  • Ta tantalum
  • TaN tantalum nitride
  • Mn manganese
  • W tungsten
  • the first to fourth barrier metal layers can be formed with a material having excellent non-diffusibility.
  • the present invention since leakage current due to copper diffusion into the semiconductor layer can be prevented, pixel defects and display quality degradation can be prevented in a display device including a thin film transistor substrate. In addition, variation in threshold voltage in the thin film transistor can be prevented, so that deterioration in characteristics of the thin film transistor can be prevented.
  • FIG. 1 is a plan view of a thin film transistor substrate according to a first embodiment of the present invention.
  • FIG. 3 is an enlarged plan view of a pixel portion and a terminal portion of the thin film transistor substrate according to the first embodiment of the present invention.
  • TFT part of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention.
  • explanatory drawing which shows the manufacturing process of the thin-film transistor substrate which concerns on the 1st Embodiment of this invention in a cross section.
  • FIG. 1 is a cross-sectional view of a liquid crystal display device including a thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 2 is a plan view of the thin film transistor substrate according to the first embodiment of the present invention
  • 3 is an enlarged plan view of the pixel portion and the terminal portion of the thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 4 is a TFT of the thin film transistor substrate according to the first embodiment of the present invention. It is sectional drawing of a part.
  • the liquid crystal display device 50 includes a thin film transistor substrate 20a and a counter substrate 30 provided so as to face each other, and a liquid crystal layer 40 provided between the thin film transistor substrate 20a and the counter substrate 30. Yes. Further, the liquid crystal display device 50 includes a sealing material 35 provided in a frame shape for adhering the thin film transistor substrate 20a and the counter substrate 30 to each other and enclosing the liquid crystal layer 40 between the thin film transistor substrate 20a and the counter substrate 30. I have.
  • a display region D for displaying an image is defined in a portion inside the sealing material 35, and a terminal region T is formed in a portion protruding from the counter substrate 30 of the thin film transistor substrate 20a. It is prescribed.
  • the thin film transistor substrate 20a includes an insulating substrate 10a such as a glass substrate and a plurality of scanning wirings provided in the display region D so as to extend in parallel to each other on the insulating substrate 10a. 11a and a plurality of auxiliary capacitance lines 11b provided between the scanning lines 11a and extending in parallel with each other.
  • the thin film transistor substrate 20a includes a plurality of signal wirings 16a provided so as to extend in parallel to each other in a direction orthogonal to each scanning wiring 11a, and each intersection of each scanning wiring 11a and each signal wiring 16a, that is, each pixel.
  • a plurality of TFTs 28 provided for each TFT and an interlayer insulating layer 9 provided so as to cover each TFT 28 are provided. Further, the thin film transistor substrate 20a is provided in a matrix on the interlayer insulating layer 9, and a plurality of pixel electrodes 19 connected to the TFTs 28 and an alignment film (not shown) provided so as to cover the pixel electrodes 19 are provided. And.
  • the scanning wiring 11a is drawn out to the gate terminal region Tg of the terminal region T (see FIG. 1), and is connected to the gate terminal 19b in the gate terminal region Tg.
  • the auxiliary capacity line 11b is connected to the auxiliary capacity terminal 19d via the auxiliary capacity main line 16c and the relay line 11d.
  • the auxiliary capacity trunk line 16 c is connected to the auxiliary capacity line 11 b through the contact hole Cc formed in the gate insulating layer 7 and is connected to the relay line through the contact hole Cd formed in the gate insulating layer 7. 11d.
  • the signal wiring 16a is led out as a relay wiring 11c to the source terminal region Ts in the terminal region T (see FIG. 1), and is connected to the source terminal 19c in the source terminal region Ts. Yes. Further, as shown in FIG. 3, the signal wiring 16a is connected to the relay wiring 11c through a contact hole Cb formed in the gate insulating layer 7.
  • the TFT 28 includes a gate electrode 2 provided on the insulating substrate 10a, a planarizing film 6 provided adjacent to the gate electrode 2 on the insulating substrate 10a, and a gate electrode. 2 and a gate insulating layer 7 provided so as to cover the planarizing film 6.
  • the TFT 28 includes a semiconductor layer 8 having a channel region C provided in an island shape so as to overlap the gate electrode 2 on the gate insulating layer 7, and the gate region 2 on the semiconductor layer 8.
  • a source electrode 16aa and a drain electrode 16b are provided so as to be opposed to each other.
  • the gate electrode 2 is a portion protruding to the side of the scanning wiring 11a.
  • the source electrode 16aa is a portion protruding to the side of the signal wiring 16a.
  • the drain electrode 16b is connected to the pixel electrode 19 through a contact hole Ca formed in an interlayer insulating layer 9 provided on the gate insulating layer 7, and is connected to the auxiliary capacitance line 11b through the gate insulating layer 7.
  • Auxiliary capacity is configured by overlapping.
  • the semiconductor layer 8 is formed of a silicon layer.
  • n-type impurity for example, phosphorus
  • the counter substrate 30 includes an insulating substrate 10b, a black matrix 21 provided in a lattice shape on the insulating substrate 10b, and a red color provided between each lattice of the black matrix 21. And a color filter layer having a colored layer 22 such as a green layer and a blue layer.
  • the counter substrate 30 includes a common electrode 23 provided so as to cover the color filter layer, a photo spacer 24 provided on the common electrode 23, and an alignment film (non-coated) provided so as to cover the common electrode 23. As shown).
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the source driver ( A source signal is sent from a not-shown source signal 16 a to the source electrode 16 aa through the signal line 16 a, and a predetermined charge is written into the pixel electrode 19 through the semiconductor layer 8 and the drain electrode 16 b.
  • a predetermined voltage is applied to the capacitor.
  • liquid crystal display device 50 in each pixel, an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40. .
  • the gate electrode 2 is provided on the insulating substrate 10 a, and the first barrier metal layer 3 formed of a metal other than copper (for example, titanium); Lamination of a first copper layer 4 provided on the first barrier metal layer 3 and a second barrier metal layer 5 provided on the first copper layer 4 and formed of a metal other than copper (for example, titanium). It is characterized in that it is made up of bodies.
  • the gate electrode 2 to the semiconductor layer 8 constituting the TFT 28 is provided. Copper diffusion can be prevented. Therefore, in the TFT 28, it is possible to prevent the occurrence of a leakage current due to the diffusion of copper into the semiconductor layer 8. Therefore, in the liquid crystal display device 50, it is possible to prevent the occurrence of pixel defects and the deterioration of display quality. In addition, since the threshold voltage fluctuation in the TFT 28 can be prevented, the TFT characteristics can be prevented from deteriorating.
  • a metal having non-diffusibility and capable of being removed (lifted off) together with the photoresist is preferably used.
  • the first barrier metal layer 3 formed of a metal other than copper is provided on the insulating substrate 10a such as a glass substrate, the adhesion between the insulating substrate 10a and the gate electrode 2 can be improved. Become.
  • FIGS. 5 and 6 are cross-sectional views illustrating the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention
  • FIG. 7 is the manufacturing process of the counter substrate according to the first embodiment of the present invention.
  • the manufacturing method of this embodiment includes a TFT and thin film transistor substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a titanium film (having a thickness of 300 to 400 mm) for the first barrier metal layer 3 is formed on the entire substrate of the insulating substrate 10a such as a glass substrate by sputtering. Thereafter, a resist (for example, a positive resist) 10 patterned by photolithography using a photomask having a predetermined pattern shape is provided on the titanium film. Thereafter, wet etching is performed on the titanium film to form a patterned first barrier metal layer 3 on the insulating substrate 10a as shown in FIG.
  • a resist for example, a positive resist
  • a silicon nitride film (thickness of about 3500 to 4000 mm) is formed on the insulating substrate 10a on which the first barrier metal layer 3 is formed by a CVD method. Thereafter, a resist (for example, negative resist) 11 patterned by photolithography using the above-described photomask is provided on the silicon nitride film. Thereafter, wet etching is performed on the silicon nitride film, thereby forming a patterned planarizing film 6 on the insulating substrate 10a as shown in FIG. 5B. As shown in FIG. 5B, the patterned planarization film 6 has a through hole 6 a on the first barrier metal layer 3.
  • the first copper layer 4 is formed using an electrolytic plating method (or electroplating method). More specifically, first, for example, a copper foil is attached to one surface of the insulating substrate 10a including the planarizing film 6 in which the through holes 6a are formed, and the copper foil is held using a predetermined jig. .
  • the insulating substrate 10a to which the copper foil is attached is installed in an electrolytic plating apparatus provided with a plating solution (for example, a copper sulfate bath).
  • a plating solution for example, a copper sulfate bath.
  • copper foil is used as a power supply electrode (cathode) for electrolytic plating, and a current is passed between the anode and an anode placed in the plating solution separately to cause a metal (ie, copper) reduction reaction on the cathode.
  • a metal ie, copper
  • the first copper layer is formed in the through hole 6a (that is, on the first barrier metal layer 3). 4 is formed.
  • the copper foil is peeled from the insulating substrate 10a by releasing the holding by the jig.
  • the scanning wiring 11a, the auxiliary capacitance wiring 11b, and the relay wirings 11c and 11d shown in FIG. 3 are also formed at the same time.
  • a copper film is formed on the surface of the diffusion prevention layer by sputtering, and resist patterning by photolithography using a photomask is performed on the copper film.
  • a copper seed layer is formed on the diffusion prevention layer.
  • an oxide film is formed on the surface of the copper, and the copper film and the resist are formed. Therefore, when etching is performed, the etching solution penetrates into the copper film, and as a result, there is a problem that a pattern defect occurs in the electrode and wiring made of copper.
  • the first copper layer 4 is formed by the electrolytic plating method, the copper film is not required to be formed or etched unlike the conventional technique, and as a result, the gate electrode 2 pattern defects can be prevented.
  • the copper thin film is formed by the electroless plating method.
  • the electroplating method has a simpler composition of the plating solution than the electroless plating method, and has a pH and temperature. Since the influence is relatively small, there is an advantage that management of the plating solution is easy.
  • a titanium film (thickness 300 to 400 mm) 5a for the second barrier metal layer 5 is formed on the first copper layer 4 and the resist 11 by sputtering, for example. To do. Then, using a solvent (for example, an amine-based stripping solution such as hydroxylamine), the resist 11 is stripped and washed to remove (lift off) the titanium film 5a formed on the resist 11 together with the resist 11. Then, the second barrier metal layer 5 formed of the titanium film 5 a is formed on the first copper layer 4. As a result, as shown in FIG. 5E, the gate electrode 2 composed of a laminated body of the first barrier metal layer 3, the first copper layer 4, and the second barrier metal layer 5 is formed on the insulating substrate 10a. It is formed.
  • a solvent for example, an amine-based stripping solution such as hydroxylamine
  • the second barrier metal layer 5 when the second barrier metal layer 5 is formed, it is not necessary to perform patterning by etching on the titanium film 5a, so that the manufacturing process can be simplified.
  • the scanning wiring 11a, the auxiliary capacitance wiring 11b, and the relay wirings 11c and 11d shown in FIG. 3 are also formed at the same time.
  • a silicon nitride film (having a thickness of about 2000 to 2200 mm) is formed on the surfaces of the gate electrode 2 and the planarizing film 6 by the CVD method, and as shown in FIG. A gate insulating layer 7 is formed so as to cover the electrode 2 and the planarizing film 6.
  • the gate insulating layer 7 may have a two-layer structure.
  • a silicon oxide film (SiOx), a silicon oxynitride film (SiOxNy, x> y), a silicon nitride oxide film (SiNxOy, x> y), or the like is used in addition to the above-described silicon nitride film (SiNx). be able to.
  • a silicon nitride film or a silicon nitride oxide film is used as a lower gate insulating layer, and a silicon oxide film, as an upper gate insulating layer, Alternatively, a structure using a silicon oxynitride film is preferable.
  • a silicon nitride film having a thickness of 100 to 200 nm is formed as a lower gate insulating layer using SiH 4 and NH 3 as reaction gases, and N 2 O and SiH 4 are reacted as an upper gate insulating layer.
  • a silicon oxide film with a thickness of 50 nm to 100 nm can be formed as a gas.
  • a rare gas such as argon gas in the reaction gas and mix it in the insulating layer.
  • the silicon nitride film when the silicon nitride film is formed in the gate insulating layer forming step, the silicon nitride film, the intrinsic amorphous silicon layer, and the n + amorphous silicon layer may be formed in succession.
  • the resist 12 is peeled and washed, and an aluminum film, a titanium film, or the like is sequentially formed on the entire substrate on which the semiconductor formation layer is formed by a sputtering method. Thereafter, patterning is performed by photolithography to form a signal wiring 16a, a source electrode 16aa, and a drain electrode 16b with a thickness of about 3500 to 4000 mm.
  • the n + amorphous silicon layer 8b of the semiconductor formation layer is etched using the source electrode 16aa and the drain electrode 16b as a mask, thereby patterning the channel region C as shown in FIG. And TFT28 provided with it is formed.
  • a silicon nitride film (having a thickness of about 3000 to 3500 mm) is formed on the entire substrate on which the source electrode 16aa and the drain electrode 16b are formed (that is, the TFT 28 is formed) by a CVD method. Thereafter, resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, exposure and development, and resist peeling and cleaning are performed on the silicon nitride film as shown in FIG.
  • An interlayer insulating layer 9 is formed so as to cover (that is, covers the semiconductor layer 8, the source electrode 16aa, and the drain electrode 16b).
  • the patterned contact hole Ca is formed in the patterned interlayer insulating layer 9.
  • a transparent conductive film such as, for example, an ITO film (thickness of about 50 nm to 200 nm) made of indium tin oxide is formed on the entire substrate on which the interlayer insulating layer 9 has been formed by sputtering. Thereafter, the transparent conductive film is subjected to resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, and resist peeling and cleaning, whereby the pixel electrode 19, the gate terminal 19b, A source terminal 19c and an auxiliary capacitance terminal 19d (see FIG. 3) are formed.
  • ITO film thickness of about 50 nm to 200 nm
  • the transparent conductive film is subjected to resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, and resist peeling and cleaning, whereby the pixel electrode 19, the gate terminal 19b, A source terminal 19c and an auxiliary capacitance terminal 19d (see FIG. 3) are formed.
  • the thin film transistor substrate 20a shown in FIGS. 2 and 3 can be manufactured.
  • ⁇ Opposite substrate manufacturing process First, by applying, for example, a photosensitive resin colored in black to the entire substrate of the insulating substrate 10b such as a glass substrate by spin coating or slit coating, the coating film is exposed and developed. As shown in FIG. 7A, the black matrix 21 is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green or blue for example, is applied to the entire substrate on which the black matrix 21 is formed by spin coating or slit coating, and then the coated film is exposed and developed.
  • a colored layer 22 for example, a red layer
  • the other two colors to form the other two colored layers 22 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 23 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • the photo spacer 24 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 30 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the thin film transistor substrate 20a manufactured in the thin film transistor substrate manufacturing process and the counter substrate 30 manufactured in the counter substrate manufacturing process by a printing method. Then, an alignment film is formed by performing baking and rubbing treatment.
  • a sealing material made of UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 on which the alignment film is formed in a frame shape, a liquid crystal material is placed inside the sealing material. Dripping.
  • the bonded body is released to atmospheric pressure, The front and back surfaces of the bonded body are pressurized.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display device 50 of the present embodiment can be manufactured.
  • the gate electrode 2 is provided with the second barrier metal layer 5 formed of a metal other than copper on the first copper layer 4. Accordingly, copper diffusion into the semiconductor layer 8 constituting the TFT 28 can be prevented. As a result, in the TFT 28, it is possible to prevent the occurrence of a leakage current due to the diffusion of copper from the gate electrode 2 to the semiconductor layer 8. Therefore, in the liquid crystal display device 50 including the thin film transistor substrate 20a, the occurrence of pixel defects and the display Degradation can be prevented. In addition, since the threshold voltage fluctuation in the TFT 28 can be prevented, the TFT characteristics can be prevented from deteriorating.
  • the first barrier metal layer 3 formed of a metal other than copper is provided on the insulating substrate 10a. Accordingly, it is possible to improve the adhesion between the insulating substrate (for example, a glass substrate) 10a and the gate electrode 2.
  • first and second barrier metal layers 3 and 5 can be formed from a material having excellent non-diffusibility.
  • the first copper is formed on the first barrier metal layer 3 by depositing and filling copper in the through holes 6a using an electrolytic plating method.
  • the layer 4 is formed. Accordingly, it is possible to prevent the pattern defect of the gate electrode 2 due to the copper film formation or etching.
  • FIG. 8 is a cross-sectional view of the TFT portion of the thin film transistor substrate according to the second embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the entire configuration of the liquid crystal display device and the thin film transistor substrate is the same as that described in the first embodiment, and thus detailed description thereof is omitted here.
  • the present embodiment is characterized in that the source electrode 16aa and the drain electrode 16b are formed of a laminated body of a copper layer and a barrier metal layer, like the gate electrode 2 described above.
  • the source electrode 16aa and the drain electrode 16b are provided on the gate insulating layer 7 and the semiconductor layer 8, and are formed of a metal other than copper (for example, titanium).
  • Third barrier metal layer 14, second copper layer 15 provided on third barrier metal layer 14, and second copper layer 15 provided on second copper layer 15 and formed of a metal other than copper (for example, titanium) It is characterized in that it is composed of a laminated body with four barrier metal layers 17.
  • the TFT 28 can further prevent the occurrence of a leakage current due to the diffusion of copper into the semiconductor layer 8, thereby further preventing the occurrence of pixel defects and the deterioration of display quality in the liquid crystal display device 50. be able to. Further, since the threshold voltage fluctuation in the TFT 28 can be further prevented, the deterioration of the TFT characteristics can be further prevented.
  • the fourth barrier metal layer 17 formed of a metal other than copper is provided on the second copper layer 15, the heat treatment time in the manufacturing process (for example, the heat treatment time in the CVD method) becomes long. Even when the copper migration (diffusion) distance (D is the thermal diffusion coefficient of copper and t is the heat treatment time, it is expressed by D 0.5 ⁇ t), the inter-layer insulating layer 9 is interposed. Thus, it is possible to prevent copper from diffusing into the semiconductor layer 8.
  • the metal forming the third and fourth barrier metal layers 14 and 17 has non-diffusibility and is removed together with the photoresist (lift-off) as in the first and second barrier metal layers 3 and 5 described above.
  • the interlayer insulating layer 9 includes a first interlayer insulating layer 9 a provided so as to cover the channel region C of the gate insulating layer 7 and the semiconductor layer 8, and the first insulating layer 9 a.
  • the second insulating interlayer 9b is provided so as to cover the insulating interlayer 9a, the source electrode 16aa, and the drain electrode 16b.
  • FIG. 9 is an explanatory view showing in cross section the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention. Note that the counter substrate manufacturing step and the liquid crystal injection step are the same as those described in the first embodiment, and thus detailed description thereof is omitted here.
  • a laminated body of the first barrier metal layer 3, the first copper layer 4, and the second barrier metal layer 5 is formed on the insulating substrate 10a.
  • the gate electrode 2 and the planarizing film 6 are formed.
  • a gate insulating layer 7 and a semiconductor formation layer in which the intrinsic amorphous silicon layer 8a and the n + amorphous silicon layer 8b are stacked are formed. To do.
  • the resist 12 is stripped and washed, and resist patterning by photolithography using a photomask having a predetermined pattern shape, dry etching, and resist stripping and cleaning are performed on the semiconductor formation layer. As shown in (a), the semiconductor layer 8 is patterned.
  • a titanium film (having a thickness of 300 to 400 mm) for the third barrier metal layer 14 is formed on the gate insulating layer 7 and the semiconductor layer 8 by sputtering.
  • a resist (for example, positive resist) 13 patterned by photolithography using a photomask having a predetermined pattern shape is provided on the titanium film, and wet etching is performed on the titanium film.
  • the patterned third barrier metal layer 14 is formed on the gate insulating layer 7 and the semiconductor layer 8.
  • the silicon nitride film (thickness of about 3500 to 4000 mm) is formed on the gate insulating layer 7 on which the semiconductor layer 8 and the third barrier metal layer 14 are formed by CVD. Is deposited. Thereafter, a resist (for example, negative resist) 18 patterned by photolithography using the photomask used in the third barrier metal layer forming step is provided on the silicon nitride film. Thereafter, wet etching is performed on the silicon nitride film to pattern the silicon nitride film on the gate insulating layer 7 and the semiconductor layer 8 (channel region C of the semiconductor layer 8) as shown in FIG. 9C. Then, a first interlayer insulating layer 9a is formed. As shown in FIG. 9C, the patterned first interlayer insulating layer 9 a has a through hole 9 c on the third barrier metal layer 14.
  • the second copper layer 15 is formed using an electrolytic plating method (or electroplating method). More specifically, first, for example, a copper foil is attached to one surface of an insulating substrate 10a including the first interlayer insulating layer 9a in which the through-hole 9c is formed, and the copper foil is attached using a predetermined jig. Hold.
  • the insulating substrate 10a to which the copper foil is attached is installed in an electrolytic plating apparatus provided with a plating solution (for example, a copper sulfate bath).
  • a plating solution for example, a copper sulfate bath.
  • copper foil is used as a power supply electrode (cathode) for electrolytic plating, and a current is passed between the anode and an anode placed in the plating solution separately to cause a metal (ie, copper) reduction reaction on the cathode.
  • the second copper layer 15 is formed in the through hole 9c as shown in FIG. 9C.
  • the copper foil is peeled from the insulating substrate 10a by releasing the holding by the jig.
  • a copper cyanide bath or a copper pyrophosphate bath can be used in addition to the copper sulfate bath described above.
  • the second copper layer 15 is formed by the electrolytic plating method, so that unlike the above-described conventional technique, it is not necessary to form and etch a copper film. Then, pattern defects of the source electrode 16aa and the drain electrode 16b can be prevented.
  • a titanium film (a thickness of 300 to 400 mm) 17a for the fourth barrier metal layer 17 is formed on the second copper layer 15 and the resist 18 by sputtering, for example. To do. Then, using a solvent (for example, an amine-based stripping solution such as hydroxylamine), the resist 18 is stripped and washed to remove (lift off) the titanium film 17a formed on the resist 18 together with the resist 18. Then, as shown in FIG. 9E, the fourth barrier metal layer 17 formed of the titanium film 17a is formed on the second copper layer 15. As a result, the source electrode 16aa and the drain electrode 16b constituted by the stacked body of the third barrier metal layer 14, the second copper layer 15, and the fourth barrier metal layer 17 are formed on the gate insulating layer 7 and the semiconductor layer 8. Form.
  • a solvent for example, an amine-based stripping solution such as hydroxylamine
  • the fourth barrier metal layer 17 when the fourth barrier metal layer 17 is formed, it is not necessary to perform patterning by etching on the titanium film 17a, so that the manufacturing process can be simplified.
  • the scanning wiring 11a, the auxiliary capacitance wiring 11b, and the relay wirings 11c and 11d shown in FIG. 3 are also formed at the same time.
  • a silicon nitride film (having a thickness of about 3000 to 3500 mm) is formed on the entire substrate on which the source electrode 16aa and the drain electrode 16b are formed (that is, the TFT 28 is formed) by a CVD method. Thereafter, resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, exposure and development, and resist peeling and cleaning are performed on the silicon nitride film, as shown in FIG.
  • a second interlayer insulating layer 9b is formed to cover the first interlayer insulating layer 9a, the source electrode 16aa, and the drain electrode 16b, and the TFT 28 is covered (that is, the semiconductor layer 8, the source electrode 16aa, and the drain electrode 16b are covered).
  • the contact hole Ca is formed in the patterned second interlayer insulating layer 9b.
  • a transparent conductive film such as, for example, an ITO film (thickness of about 50 nm to 200 nm) made of indium tin oxide is formed on the entire substrate on which the interlayer insulating layer 9 is formed by sputtering. Thereafter, the transparent conductive film is subjected to resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, and resist peeling and cleaning, whereby the pixel electrode 19, the gate terminal 19b, A source terminal 19c and an auxiliary capacitance terminal 19d (see FIG. 3) are formed.
  • ITO film thickness of about 50 nm to 200 nm
  • the transparent conductive film is subjected to resist patterning, exposure and development by photolithography using a photomask having a predetermined pattern shape, and resist peeling and cleaning, whereby the pixel electrode 19, the gate terminal 19b, A source terminal 19c and an auxiliary capacitance terminal 19d (see FIG. 3) are formed.
  • the thin film transistor substrate 20a shown in FIG. 3 can be manufactured.
  • the source electrode 16aa and the drain electrode 16b are provided with the third barrier metal layer 14 provided on the semiconductor layer 8 and formed of a metal other than copper. Accordingly, since the third barrier metal layer 14 formed of a metal other than copper is provided between the semiconductor layer 8 and the second copper layer 15, the semiconductor layer constituting the TFT 28 from the source electrode 16aa and the drain electrode 16b. Copper diffusion to 8 can be prevented. Accordingly, the TFT 28 can further prevent the occurrence of a leakage current due to the diffusion of copper into the semiconductor layer 8, thereby further preventing the occurrence of pixel defects and the deterioration of display quality in the liquid crystal display device 50. be able to. Further, since the threshold voltage fluctuation in the TFT 28 can be further prevented, the deterioration of the TFT characteristics can be further prevented.
  • the fourth barrier metal layer 17 made of a metal other than copper is provided on the second copper layer 15. Therefore, even when the heat treatment time in the manufacturing process becomes long and the movement (diffusion) distance of copper increases, copper is prevented from diffusing into the semiconductor layer 8 through the interlayer insulating layer 9. Is possible.
  • the second copper layer is formed on the third barrier metal layer 14 by depositing and filling copper in the through hole 9c using an electrolytic plating method.
  • the layer 15 is configured to be formed. Accordingly, it is possible to prevent pattern defects of the source electrode 16aa and the drain electrode 16b due to the copper film formation or etching.
  • a silicon-based semiconductor layer is used as the semiconductor layer.
  • the semiconductor layer is not limited to this, and an oxide semiconductor layer made of, for example, indium gallium zinc oxide (IGZO) instead of the silicon-based semiconductor layer. May be used as the semiconductor layer of the TFT 28.
  • IGZO indium gallium zinc oxide
  • the first barrier metal layer 3, the first copper layer 4, and the second barrier metal layer 5 are stacked on the insulating substrate 10a.
  • a gate electrode 2 composed of a body and a planarizing film 6 are formed.
  • the gate insulating layer 7 is formed as a semiconductor layer forming step.
  • an IGZO-based oxide semiconductor film (having a thickness of about 500 to 600 mm) is formed on the entire substrate by plasma CVD. After that, patterning of the resist by photolithography using a photomask, dry etching, and resist peeling and cleaning are performed, so that the oxide semiconductor layer 31 is patterned as illustrated in FIG.
  • the TFT 28 shown in FIG. 11 is formed, and then the above-described second interlayer insulating layer forming step and pixel electrode forming step are performed.
  • the thin film transistor substrate 20a shown in FIGS. 2 and 3 is manufactured. Even in such a configuration, the same effects as the above (1) to (7) can be obtained.
  • indium gallium zinc oxide capable of obtaining good characteristics such as high mobility and low off-state current is illustrated.
  • IGZO indium gallium zinc oxide
  • the oxide semiconductor layer 31 is not limited to an oxide semiconductor layer made of indium gallium zinc oxide (IGZO), but is made of indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn). ), Magnesium (Mg), and cadmium (Cd), a material made of a metal oxide containing at least one kind may be used.
  • IGZO indium gallium zinc oxide
  • Mg magnesium
  • Cd cadmium
  • oxide semiconductor layer 31 made of these materials has high mobility even if it is amorphous, the on-resistance of the switching element can be increased. Therefore, the difference in output voltage at the time of data reading becomes large, and the S / N ratio can be improved.
  • oxide semiconductor films such as InGaO 3 (ZnO) 5 , Mg x Zn 1-x O, Cd x Zn 1-x O, and CdO can be given. it can.
  • a liquid crystal display device including a thin film transistor substrate is exemplified as the display device.
  • the present invention can also be applied to other display devices.
  • the present invention relates to a thin film transistor substrate and a manufacturing method thereof, and is particularly useful for a thin film transistor substrate including a thin film transistor having an electrode formed of copper and a manufacturing method thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

　薄膜トランジスタ基板は、絶縁基板（１０ａ）と、絶縁基板（１０ａ）上に設けられ、チタンにより形成された第１バリアメタル層（３）、第１バリアメタル層（３）上に設けられた第１銅層（４）、及び第１銅層（４）上に設けられ、チタンにより形成された第２バリアメタル層（５）の積層体により構成されたゲート電極（２）と、ゲート電極（２）を覆うように設けられたゲート絶縁層（７）と、ゲート絶縁層（７）上に設けられ、ゲート電極（２）に重なるように設けられたチャネル領域（Ｃ）を有する半導体層（８）とを備える。

Description

薄膜トランジスタ基板及びその製造方法
　本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、バリアメタルを用いた薄膜トランジスタ基板及びその製造方法に関するものである。
　液晶表示装置等の表示装置用基板として使用される薄膜トランジスタ基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
　また、一般に、薄膜トランジスタ基板においては、上述のＴＦＴを構成するゲート電極、ソース電極、及びドレイン電極やこれらの電極に接続された配線を備えており、これら電極や配線を形成する材料として、低抵抗であり、かつ低コストである銅が使用されている。
　ここで、ガラス基板等の絶縁性基板上に層間絶縁層やゲート絶縁層等の絶縁層を形成し、この絶縁層上にゲート電極等を構成する銅膜を形成した場合、その後のアニール処理の際に、銅膜から銅が絶縁層中へ拡散してしまい、絶縁層の絶縁性が低下してしまうということが知られている。
　そこで、従来、このような銅の拡散を防止するために、銅膜と絶縁層との間に、銅の拡散を防止するためのバリアメタル層（拡散防止層）が設けられている。このバリアメタル層としては、例えば、銅の拡散を防止するとともに、下地の絶縁層との密着性を向上させるための金属層が使用され、この金属層は、例えば、タンタルやニッケル等の金属により形成されている。
　そして、銅からなる電極や配線を形成する際には、まず、絶縁性基板上に設けられた絶縁層上にバリアメタル層を形成した後、このバリアメタル層の表面上に、スパッタリング法により銅膜を製膜する。そして、この銅膜に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチングを行うことにより、バリアメタル層上に銅シード層を形成する。次いで、この銅シード層上に、無電解メッキ法により銅薄膜を形成することにより、銅からなる電極や配線を形成する構成としている（例えば、特許文献１参照）。
特開２００６－２４５５５８号公報
　ここで、上記特許文献１に記載の薄膜トランジスタ基板においては、バリアメタル層により、銅の下地絶縁層への拡散を防止することは可能であるものの、ＴＦＴを構成する半導体層への銅の拡散を防止することはできない。従って、ＴＦＴにおいて、半導体層への銅の拡散に起因するリーク電流が生じてしまい、結果として、画素欠陥の発生や表示品位が低下するという問題が生じていた。また、ＴＦＴにおいて、閾値電圧に変動が生じ、ＴＦＴ特性が低下するという問題があった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、銅によりＴＦＴのゲート電極等を形成した薄膜トランジスタ基板において、ＴＦＴを構成する半導体層への銅の拡散を防止することができる薄膜トランジスタ基板を提供することを目的とする。
　上記目的を達成するために、本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に設けられ、銅以外の金属により形成された第１バリアメタル層、第１バリアメタル層上に設けられた第１銅層、及び第１銅層上に設けられ、銅以外の金属により形成された第２バリアメタル層の積層体により構成されたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する半導体層とを備えることを特徴とする。
　同構成によれば、ゲート電極において、第１銅層上に、銅以外の金属により形成された第２バリアメタル層が設けられているため、ゲート電極から薄膜トランジスタを構成する半導体層への銅の拡散を防止することができる。従って、半導体層を備える薄膜トランジスタにおいて、半導体層への銅の拡散に起因するリーク電流の発生を防止することができるため、薄膜トランジスタ基板を備える表示装置において、画素欠陥の発生や表示品位の低下を防止することができる。また、薄膜トランジスタにおける閾値電圧の変動を防止することができるため、薄膜トランジスタの特性の低下を防止することができる。
　また、絶縁基板上に銅以外の金属により形成された第１バリアメタル層が設けられているため、絶縁基板（例えば、ガラス基板）とゲート電極との密着性を向上させることが可能になる。
　なお、ここで言う「バリアメタル層」とは、非拡散性を有する金属（メタル）により形成され、銅の拡散を防止（バリア）する拡散防止層のことを言う。
　本発明の薄膜トランジスタ基板においては、半導体層上に、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極を更に備え、ソース電極及びドレイン電極は、半導体層上に設けられ、銅以外の金属により形成された第３バリアメタル層、第３バリアメタル層上に設けられた第２銅層、及び第２銅層上に設けられ、銅以外の金属により形成された第４バリアメタル層の積層体により構成されていてもよい。
　同構成によれば、半導体層と第２銅層との間に、銅以外の金属により形成された第３バリアメタル層が設けられているため、ソース電極、及びドレイン電極から薄膜トランジスタを構成する半導体層への銅の拡散を防止することができる。従って、薄膜トランジスタにおいて、半導体層への銅の拡散に起因するリーク電流の発生をより一層防止することができるため、薄膜トランジスタ基板を備える表示装置において、画素欠陥の発生や表示品位の低下をより一層防止することができる。また、薄膜トランジスタにおける閾値電圧の変動をより一層防止することができるため、薄膜トランジスタの特性の低下をより一層防止することができる。
　また、第２銅層上に、銅以外の金属により形成された第４バリアメタル層を設ける構成としている。従って、製造工程における熱処理時間が長時間になり、銅の移動（拡散）距離が大きくなる場合であっても、銅が半導体層へ拡散することを防止することが可能になる。
　本発明の薄膜トランジスタ基板においては、銅以外の金属が、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、及びタングステン（Ｗ）からなる群より選ばれる少なくとも１種であることが好ましい。
　同構成によれば、非拡散性に優れた材料により、第１～第４バリアメタル層を形成することが可能になる。
　本発明の薄膜トランジスタ基板においては、半導体層がシリコン系半導体層であってもよい。
　本発明の薄膜トランジスタ基板においては、半導体層が、酸化物半導体層であってもよい。
　本発明の薄膜トランジスタ基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることが好ましい。
　同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
　本発明の薄膜トランジスタ基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることが好ましい。
　同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
　本発明の薄膜トランジスタ基板の製造方法は、絶縁基板上に、銅以外の金属からなる第１バリアメタル層を形成する第１バリアメタル層形成工程と、第１バリアメタル層上に第１銅層を形成する第１銅層形成工程と、第１銅層上に、銅以外の金属からなる第２バリアメタル層を形成して、第１バリアメタル層、第１銅層、及び第２バリアメタル層の積層体により構成されたゲート電極を形成する第２バリアメタル形成工程と、ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に、ゲート電極に重なるように設けられたチャネル領域を有する半導体層を形成する半導体層形成工程とを少なくとも備えることを特徴とする。
　同構成によれば、ゲート電極において、第１銅層上に、銅以外の金属により形成された第２バリアメタル層を設けるため、ゲート電極から薄膜トランジスタを構成する半導体層への銅の拡散を防止することができる。従って、半導体層を備える薄膜トランジスタにおいて、半導体層への銅の拡散に起因するリーク電流の発生を防止することができるため、薄膜トランジスタ基板を備える表示装置において、画素欠陥の発生や表示品位の低下を防止することができる。また、薄膜トランジスタにおける閾値電圧の変動を防止することができるため、薄膜トランジスタの特性の低下を防止することができる。
　また、絶縁基板上に銅以外の金属により形成された第１バリアメタル層を形成するため、絶縁基板（例えば、ガラス基板）とゲート電極との密着性を向上させることが可能になる。
　本発明の薄膜トランジスタ基板の製造方法においては、第１バリアメタル層形成工程の後、絶縁基板上に、第１バリアメタル層上に貫通孔を有する平坦化膜を形成する平坦化膜形成工程を更に備え、第１銅層形成工程において、電解メッキ法を使用して、貫通孔に銅を堆積させて充填することにより、第１バリアメタル層上に第１銅層を形成する構成としてもよい。
　同構成によれば、電解メッキ法により第１銅層を形成するため、銅膜の製膜やエッチングに起因するゲート電極のパターン不良を防止することができる。
　本発明の薄膜トランジスタ基板の製造方法においては、半導体層形成工程の後、ゲート絶縁層上及び半導体層上に、銅以外の金属からなる第３バリアメタル層を形成する第３バリアメタル層形成工程と、第３バリアメタル層上に第２銅層を形成する第２銅層形成工程と、第２銅層上に、銅以外の金属からなる第４バリアメタル層を形成して、第３バリアメタル層、第２銅層、及び第４バリアメタル層の積層体により構成され、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極を形成する第４バリアメタル層形成工程とを更に備えていてもよい。
　同構成によれば、半導体層と第２銅層との間に、銅以外の金属により形成された第３バリアメタル層を設けるため、ソース電極、及びドレイン電極から、薄膜トランジスタを構成する半導体層への銅の拡散を防止することができる。従って、薄膜トランジスタにおいて、半導体層への銅の拡散に起因するリーク電流の発生をより一層防止することができるため、薄膜トランジスタ基板を備える表示装置において、画素欠陥の発生や表示品位の低下をより一層防止することができる。また、薄膜トランジスタにおける閾値電圧の変動をより一層防止することができるため、薄膜トランジスタの特性の低下をより一層防止することができる。
　また、第２銅層上に、銅以外の金属により形成された第４バリアメタル層を設ける構成としている。従って、製造工程における熱処理時間が長時間になり、銅の移動（拡散）距離が大きくなる場合であっても、銅が半導体層へ拡散することを防止することが可能になる。
　本発明の薄膜トランジスタ基板の製造方法においては、第３バリアメタル層形成工程の後、ゲート絶縁層上及び半導体層のチャネル領域に、第３バリアメタル層上に他の貫通孔を有する絶縁層を形成する絶縁層形成工程を更に備え、第２銅層形成工程において、電解メッキ法を使用して、他の貫通孔に銅を堆積させて充填することにより、第３バリアメタル層上に第２銅層を形成してもよい。
　同構成によれば、電解メッキ法により第２銅層を形成するため、銅膜の製膜やエッチングに起因するソース電極及びドレイン電極のパターン不良を防止することができる。
　本発明の薄膜トランジスタ基板の製造方法においては、銅以外の金属として、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、及びタングステン（Ｗ）からなる群より選ばれる少なくとも１種を使用することが好ましい。
　同構成によれば、非拡散性に優れた材料により、第１～第４バリアメタル層を形成することが可能になる。
　本発明によれば、半導体層への銅の拡散に起因するリーク電流を防止することができるため、薄膜トランジスタ基板を備える表示装置において、画素欠陥の発生や表示品位の低下を防止することができる。また、薄膜トランジスタにおける閾値電圧の変動を防止することができるため、薄膜トランジスタの特性の低下を防止することができる。
本発明の第１の実施形態に係る薄膜トランジスタ基板を備えた液晶表示装置の断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板のＴＦＴ部の断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板のＴＦＴ部の断面図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の変形例に係る薄膜トランジスタ基板のＴＦＴ部の断面図である。 本発明の変形例に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る薄膜トランジスタ基板を備えた液晶表示装置の断面図であり、図２は、本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。また、図３は、本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図であり、図４は、本発明の第１の実施形態に係る薄膜トランジスタ基板のＴＦＴ部の断面図である。
　液晶表示装置５０は、図１に示すように、互いに対向するように設けられた薄膜トランジスタ基板２０ａ及び対向基板３０と、薄膜トランジスタ基板２０ａ及び対向基板３０の間に設けられた液晶層４０とを備えている。また、液晶表示装置５０は、薄膜トランジスタ基板２０ａ及び対向基板３０を互いに接着するとともに、薄膜トランジスタ基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備えている。
　また、液晶表示装置５０では、図１に示すように、シール材３５の内側の部分に画像表示を行う表示領域Ｄが規定され、薄膜トランジスタ基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
　薄膜トランジスタ基板２０ａは、図２、図３及び図４に示すように、ガラス基板等の絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂとを備えている。また、薄膜トランジスタ基板２０ａは、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａと、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ２８と、各ＴＦＴ２８を覆うように設けられた層間絶縁層９とを備えている。更に、薄膜トランジスタ基板２０ａは、層間絶縁層９上にマトリクス状に設けられ、各ＴＦＴ２８にそれぞれ接続された複数の画素電極１９と、各画素電極１９を覆うように設けられた配向膜（不図示）とを備えている。
　走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
　補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁層７に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁層７に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
　信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｓにおいて、ソース端子１９ｃに接続されている。また、信号配線１６ａは、図３に示すように、ゲート絶縁層７に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
　ＴＦＴ２８は、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極２と、絶縁基板１０ａ上において、ゲート電極２に隣接して設けられた平坦化膜６と、ゲート電極２及び平坦化膜６を覆うように設けられたゲート絶縁層７とを備えている。また、ＴＦＴ２８は、ゲート絶縁層７上でゲート電極２に重なるように島状に設けられたチャネル領域Ｃを有する半導体層８と、半導体層８上にゲート電極２に重なるとともに、チャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　ここで、ゲート電極２は、図３に示すように、走査配線１１ａの側方へ突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分である。
　なお、ドレイン電極１６ｂは、ゲート絶縁層７上に設けられた層間絶縁層９に形成されたコンタクトホールＣａを介して画素電極１９に接続されるとともに、ゲート絶縁層７を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
　また、半導体層８は、シリコン層により形成されており、例えば、下層の真性アモルファスシリコン層８ａと、その上層のｎ型不純物（例えば、リン）がドープされたｎ＋アモルファスシリコン層（電極コンタクト層）８ｂにより構成されている。
　対向基板３０は、後述する図７（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示装置５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極２に送られて、ＴＦＴ２８がオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、半導体層８及びドレイン電極１６ｂを介して、画素電極１９に所定の電荷が書き込まれる。
　この際、薄膜トランジスタ基板２０ａの各画素電極１９と対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
　そして、液晶表示装置５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　ここで、本実施形態においては、図４に示すように、ゲート電極２が、絶縁基板１０ａ上に設けられ、銅以外の金属（例えば、チタン）により形成された第１バリアメタル層３と、第１バリアメタル層３上に設けられた第１銅層４と、第１銅層４上に設けられ、銅以外の金属（例えば、チタン）により形成された第２バリアメタル層５との積層体により構成されている点に特徴がある。
　そして、本実施形態においては、第１銅層４上に、銅以外の金属により形成された第２バリアメタル層５が設けられているため、ゲート電極２からＴＦＴ２８を構成する半導体層８への銅の拡散を防止することができる。従って、ＴＦＴ２８において、半導体層８への銅の拡散に起因するリーク電流の発生を防止することができるため、液晶表示装置５０において、画素欠陥の発生や表示品位の低下を防止することができる。また、ＴＦＴ２８における閾値電圧の変動を防止することができるため、ＴＦＴ特性の低下を防止することができる。
　なお、第１及び第２バリアメタル層３，５を形成する金属としては、非拡散性を有するとともに、フォトレジストとともに除去（リフトオフ）が可能なものが好適に使用され、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、タングステン（Ｗ）等が挙げられる。
　また、ガラス基板等の絶縁基板１０ａ上に銅以外の金属により形成された第１バリアメタル層３が設けられているため、絶縁基板１０ａとゲート電極２との密着性を向上させることが可能になる。
　次に、本実施形態の液晶表示装置５０の製造方法の一例について、図５～図７を用いて説明する。図５、図６は、本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図であり、図７は、本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、ＴＦＴ及び薄膜トランジスタ基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　まず、ＴＦＴ及び薄膜トランジスタ基板作製工程について説明する。
　＜第１バリアメタル層形成工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、第１バリアメタル層３用のチタン膜（厚みが３００～４００Å）を成膜する。その後、このチタン膜上に、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによりパターニングされたレジスト（例えば、ポジ型のレジスト）１０を設ける。その後、このチタン膜に対して、ウエットエッチングを行うことにより、図５（ａ）に示すように、絶縁基板１０ａ上に、パターニングされた第１バリアメタル層３を形成する。
　＜平坦化膜形成工程＞
　次いで、レジスト１０の剥離洗浄を行った後、第１バリアメタル層３が形成された絶縁基板１０ａ上に、ＣＶＤ法により、例えば、窒化シリコン膜（厚みが３５００～４０００Å程度）を成膜する。その後、この窒化シリコン膜上に、上述のフォトマスクを用いたフォトリソグラフィによりパターニングされたレジスト（例えば、ネガ型のレジスト）１１を設ける。その後、この窒化シリコン膜に対して、ウエットエッチングを行うことにより、図５（ｂ）に示すように、絶縁基板１０ａ上に、パターニングされた平坦化膜６を形成する。なお、図５（ｂ）に示すように、パターニングされた平坦化膜６は、第１バリアメタル層３上に貫通孔６ａを有する。
　＜銅層形成工程＞
　次いで、第１銅層４を、電解メッキ法（または電気メッキ法）を使用して形成する。より具体的には、まず、貫通孔６ａが形成された平坦化膜６を備える絶縁基板１０ａの片面に、例えば、銅箔を貼り付け、所定の治具を使用して、銅箔を保持する。
　次いで、メッキ液（例えば、硫酸銅浴）が設けられた電解メッキ装置内に、銅箔が貼り付けられた絶縁基板１０ａを設置する。次いで、銅箔を電解メッキの給電電極（陰極）として使用し、別途、メッキ液内に設置された陽極との間に電流を流して、陰極上で金属（即ち、銅）の還元反応を起こし、貫通孔６ａに金属（即ち、銅）を堆積させて充填することにより、図５（ｃ）に示すように、貫通孔６ａに（即ち、第１バリアメタル層３上に）第１銅層４を形成する。次いで、第１銅層４を形成した後、治具による保持を解除することにより、絶縁基板１０ａから銅箔を剥離する。
　なお、メッキ液としては、上述の硫酸銅浴以外に、例えば、シアン化銅浴やピロりん酸銅浴を使用することができる。また、この際に、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
　ここで、上記従来技術においては、上述のごとく、拡散防止層の表面上に、スパッタリング法により銅膜を製膜し、この銅膜に対して、フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチングを行うことにより、拡散防止層上に銅シード層を形成するが、銅膜を製膜して所定時間が経過すると、銅の表面に酸化膜が形成されてしまい、銅膜とレジストとの密着性が低下するため、エッチングを行う際に、エッチング液が銅膜に染み込み、結果として、銅からなる電極や配線にパターン不良が生じるという問題があった。
　また、銅膜とレジストとの密着性が低下すると、例えば、エッチング液の劣化に起因してエッチング液に濃度変化が生じた場合、エッチングレートも変化してしまうため、オーバーエッチングやアンダーエッチングが生じ、結果として、銅からなる電極や配線にパターン不良が生じるという問題があった。
　一方、本実施形態においては、上述のごとく、電解メッキ法により第１銅層４を形成するため、上記従来技術とは異なり、銅膜の製膜やエッチングが不要になり、結果として、ゲート電極２のパターン不良を防止することができる。
　なお、上記従来技術においては、上述のごとく、無電解メッキ法により銅薄膜を形成するが、電解メッキ法は、無電解メッキ法に比し、メッキ液の組成が簡素であり、ｐＨや温度の影響が比較的小さいため、メッキ液の管理が容易であるという利点を有している。
　＜第２バリアメタル層形成工程＞
　次いで、図５（ｄ）に示すように、第１銅層４及びレジスト１１上に、スパッタリング法により、例えば、第２バリアメタル層５用のチタン膜（厚みが３００～４００Å）５ａを成膜する。そして、溶剤（例えば、ヒドロキシルアミン等のアミン系の剥離液）を使用して、レジスト１１の剥離洗浄を行うことにより、レジスト１１とともにレジスト１１上に形成されたチタン膜５ａを除去（リフトオフ）して、第１銅層４上にチタン膜５ａにより形成された第２バリアメタル層５を形成する。その結果、図５（ｅ）に示すように、絶縁基板１０ａ上に、第１バリアメタル層３、第１銅層４、及び第２バリアメタル層５の積層体により構成されたゲート電極２が形成される。
　このように、本実施形態においては、第２バリアメタル層５を形成する際に、チタン膜５ａに対して、エッチングによるパターニングを行う必要がなくなるため、製造工程を簡素化することができる。
　また、この際、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
　＜ゲート絶縁層形成工程＞
　次いで、ゲート電極２、及び平坦化膜６の表面上に、ＣＶＤ法により、例えば、窒化シリコン膜（厚みが２０００～２２００Å程度）を成膜して、図６（ａ）に示すように、ゲート電極２、及び平坦化膜６を覆うようにゲート絶縁層７を形成する。
　なお、ゲート絶縁層７を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
　また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁層として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁層として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁層として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁層として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
　また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層７を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁層中に混入させることが好ましい。
　＜半導体層・ソースドレイン形成工程＞
　次いで、ゲート絶縁層７が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚みが１９００～２３００Å）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚みが３００～４００Å）を連続して成膜する。
　なお、上記ゲート絶縁層形成工程における窒化シリコン膜を成膜する際に、この窒化シリコン膜と上記真性アモルファスシリコン層とｎ＋アモルファスシリコン層とを連続して成膜する構成としてもよい。
　その後、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジスト１２のパターニング、及びドライエッチングを行うことにより、図６（ａ）に示すように、ゲート電極２上に島状にパターニングして、真性アモルファスシリコン層８ａ及びｎ＋アモルファスシリコン層８ｂが積層された半導体形成層を形成する。
　次いで、レジスト１２の剥離洗浄を行い、上記半導体形成層が形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜やチタン膜などを順に成膜する。その後、フォトリソグラフィによりパターニングして、信号配線１６ａ、ソース電極１６ａａ及びドレイン電極１６ｂを、３５００～４０００Å程度の厚みで形成する。
　次いで、ソース電極１６ａａ及びドレイン電極１６ｂをマスクとして上記半導体形成層のｎ＋アモルファスシリコン層８ｂをエッチングすることにより、図６（ｂ）に示すように、チャネル領域Ｃをパターニングして、半導体層８及びそれを備えたＴＦＴ２８を形成する。
　＜層間絶縁層形成工程＞
　次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ２８が形成された）基板の全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚みが３０００～３５００Å程度）を成膜する。その後、この窒化シリコン膜に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図４に示すように、ＴＦＴ２８を覆う（即ち、半導体層８、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）層間絶縁層９を形成する。なお、パターニングされた層間絶縁層９には、上述のコンタクトホールＣａが形成される。
　＜画素電極形成工程＞
　最後に、層間絶縁層９が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、画素電極１９、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する。
　以上のようにして、図２、図３に示す薄膜トランジスタ基板２０ａを作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
　次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図７（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成された薄膜トランジスタ基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示装置５０を製造することができる。
　以上に説明した本実施形態によれば、以下の効果を得ることができる。
　（１）本実施形態においては、ゲート電極２において、第１銅層４上に、銅以外の金属により形成された第２バリアメタル層５を設ける構成としている。従って、ＴＦＴ２８を構成する半導体層８への銅の拡散を防止することができる。その結果、ＴＦＴ２８において、ゲート電極２から半導体層８への銅の拡散に起因するリーク電流の発生を防止することができるため、薄膜トランジスタ基板２０ａを備える液晶表示装置５０において、画素欠陥の発生や表示品位の低下を防止することができる。また、ＴＦＴ２８における閾値電圧の変動を防止することができるため、ＴＦＴ特性の低下を防止することができる。
　（２）本実施形態においては、絶縁基板１０ａ上に銅以外の金属により形成された第１バリアメタル層３を設ける構成としている。従って、絶縁基板（例えば、ガラス基板）１０ａとゲート電極２との密着性を向上させることが可能になる。
　（３）本実施形態においては、第１及び第２バリアメタル層３，５を形成する銅以外の金属として、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、及びタングステン（Ｗ）等を使用する構成としている。従って、非拡散性に優れた材料により、第１及び第２バリアメタル層３，５を形成することが可能になる。
　（４）本実施形態においては、第１銅層形成工程において、電解メッキ法を使用して、貫通孔６ａに銅を堆積させて充填することにより、第１バリアメタル層３上に第１銅層４を形成する構成としている。従って、銅膜の製膜やエッチングに起因するゲート電極２のパターン不良を防止することができる。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る薄膜トランジスタ基板のＴＦＴ部の断面図である。
　なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置及び薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、ソース電極１６ａａ、及びドレイン電極１６ｂが、上述のゲート電極２と同様に、銅層とバリアメタル層との積層体により構成されている点に特徴がある。
　より具体的には、図８に示すように、ソース電極１６ａａ、及びドレイン電極１６ｂが、ゲート絶縁層７上及び半導体層８上に設けられ、銅以外の金属（例えば、チタン）により形成された第３バリアメタル層１４と、第３バリアメタル層１４上に設けられた第２銅層１５と、第２銅層１５上に設けられ、銅以外の金属（例えば、チタン）により形成された第４バリアメタル層１７との積層体により構成されている点に特徴がある。
　そして、本実施形態においては、半導体層８と第２銅層１５との間に、銅以外の金属により形成された第３バリアメタル層１４が設けられているため、ソース電極１６ａａ、及びドレイン電極１６ｂからＴＦＴ２８を構成する半導体層８への銅の拡散を防止することはできる。従って、ＴＦＴ２８において、半導体層８への銅の拡散に起因するリーク電流の発生をより一層防止することができるため、液晶表示装置５０において、画素欠陥の発生や表示品位の低下をより一層防止することができる。また、ＴＦＴ２８における閾値電圧の変動をより一層防止することができるため、ＴＦＴ特性の低下をより一層防止することができる。
　また、第２銅層１５上に、銅以外の金属により形成された第４バリアメタル層１７が設けられているため、製造工程における熱処理時間（例えば、ＣＶＤ法における熱処理時間）が長時間になり、銅の移動（拡散）距離（銅の熱拡散係数をＤ、熱処理時間をｔとすると、Ｄ０．５×ｔで表される）が大きくなる場合であっても、層間絶縁層９を介して、銅が半導体層８へ拡散することを防止することが可能になる。
　なお、第３及び第４バリアメタル層１４，１７を形成する金属としては、上述の第１及び第２バリアメタル層３，５と同様に、非拡散性を有するとともに、フォトレジストとともに除去（リフトオフ）が可能なものが好適に使用され、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、タングステン（Ｗ）等が挙げられる。
　また、本実施形態においては、図８に示すように、層間絶縁層９は、ゲート絶縁層７及び半導体層８のチャネル領域Ｃを覆うように設けられた第１層間絶縁層９ａと、第１層間絶縁層９ａ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆うように設けられた第２層間絶縁層９ｂにより構成されている。
　次に、本実施形態に係る液晶表示装置５０の製造方法について説明する。図９は、本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。なお、対向基板作製工程、及び液晶注入工程については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　まず、上述の第１の実施形態における図５の場合と同様にして、絶縁基板１０ａ上に、第１バリアメタル層３、第１銅層４、及び第２バリアメタル層５の積層体により構成されたゲート電極２、及び平坦化膜６を形成する。
　次いで、上述の第１の実施形態における図６（ａ）の場合と同様にして、ゲート絶縁層７、及び真性アモルファスシリコン層８ａとｎ＋アモルファスシリコン層８ｂとが積層された半導体形成層を形成する。
　次いで、レジスト１２の剥離洗浄を行い、上記半導体形成層に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図９（ａ）に示すように、半導体層８をパターニングする。
　＜第３バリアメタル層形成工程＞
　まず、ゲート絶縁層７上及び半導体層８上に、スパッタリング法により、例えば、第３バリアメタル層１４用のチタン膜（厚みが３００～４００Å）を成膜する。そして、このチタン膜上に、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによりパターニングされたレジスト（例えば、ポジ型のレジスト）１３を設け、このチタン膜に対して、ウエットエッチングを行うことにより、図９（ｂ）に示すように、ゲート絶縁層７上及び半導体層８上に、パターニングされた第３バリアメタル層１４を形成する。
　＜第１層間絶縁層形成工程＞
　次いで、レジスト１３の剥離洗浄を行った後、半導体層８及び第３バリアメタル層１４が形成されたゲート絶縁層７上に、ＣＶＤ法により、例えば、窒化シリコン膜（厚みが３５００～４０００Å程度）を成膜する。その後、この窒化シリコン膜上に、上述の第３バリアメタル層形成工程において使用したフォトマスクを用いたフォトリソグラフィによりパターニングされたレジスト（例えば、ネガ型のレジスト）１８を設ける。その後、この窒化シリコン膜に対して、ウエットエッチングを行うことにより、図９（ｃ）に示すように、ゲート絶縁層７上及び半導体層８上（半導体層８のチャネル領域Ｃ）に、パターニングされた第１層間絶縁層９ａを形成する。なお、図９（ｃ）に示すように、パターニングされた第１層間絶縁層９ａは、第３バリアメタル層１４上に貫通孔９ｃを有する。
　＜銅層形成工程＞
　次いで、第２銅層１５を、電解メッキ法（または電気メッキ法）を使用して形成する。より具体的には、まず、貫通孔９ｃが形成された第１層間絶縁層９ａを備える絶縁基板１０ａの片面に、例えば、銅箔を貼り付け、所定の治具を使用して、銅箔を保持する。
　次いで、メッキ液（例えば、硫酸銅浴）が設けられた電解メッキ装置内に、銅箔が貼り付けられた絶縁基板１０ａを設置する。次いで、銅箔を電解メッキの給電電極（陰極）として使用し、別途、メッキ液内に設置された陽極との間に電流を流して、陰極上で金属（即ち、銅）の還元反応を起こし、貫通孔９ｃに金属（即ち、銅）を堆積させて充填することにより、図９（ｃ）に示すように、貫通孔９ｃに第２銅層１５を形成する。次いで、第２銅層１５を形成した後、治具による保持を解除することにより、絶縁基板１０ａから銅箔を剥離する。
　なお、この場合も、上述の第１の実施形態の場合と同様に、メッキ液としては、上述の硫酸銅浴以外に、例えば、シアン化銅浴やピロりん酸銅浴を使用することができる。
　また、上述の第１銅層４の形成工程の場合と同様に、電解メッキ法により第２銅層１５を形成するため、上記従来技術とは異なり、銅膜の製膜やエッチングが不要になり、ソース電極１６ａａ及びドレイン電極１６ｂのパターン不良を防止することができる。
　＜第４バリアメタル層形成工程＞
　次いで、図９（ｄ）に示すように、第２銅層１５及びレジスト１８上に、スパッタリング法により、例えば、第４バリアメタル層１７用のチタン膜（厚みが３００～４００Å）１７ａを成膜する。そして、溶剤（例えば、ヒドロキシルアミン等のアミン系の剥離液）を使用して、レジスト１８の剥離洗浄を行うことにより、レジスト１８とともにレジスト１８上に形成されたチタン膜１７ａを除去（リフトオフ）して、図９（ｅ）に示すように、第２銅層１５上にチタン膜１７ａにより形成された第４バリアメタル層１７を形成する。その結果、ゲート絶縁層７上及び半導体層８上に、第３バリアメタル層１４、第２銅層１５、及び第４バリアメタル層１７の積層体により構成されたソース電極１６ａａ及びドレイン電極１６ｂを形成する。
　このように、本実施形態においては、第４バリアメタル層１７を形成する際に、チタン膜１７ａに対して、エッチングによるパターニングを行う必要がなくなるため、製造工程を簡素化することができる。
　また、この際、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
　＜第２層間絶縁層形成工程＞
　次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ２８が形成された）基板の全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚みが３０００～３５００Å程度）を成膜する。その後、この窒化シリコン膜に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図８に示すように、第１層間絶縁層９ａ、ソース電極１６ａａ、及びドレイン電極１６ｂを覆う第２層間絶縁層９ｂを形成し、ＴＦＴ２８を覆う（即ち、半導体層８、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）層間絶縁層９を形成する。なお、パターニングされた第２層間絶縁層９ｂには、上述のコンタクトホールＣａが形成される。
　＜画素電極形成工程＞
　次に、層間絶縁層９が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、所定のパターン形状を有するフォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、画素電極１９、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する。
　以上のようにして、図３に示す薄膜トランジスタ基板２０ａを作製することができる。
　以上に説明した本実施形態によれば、上述の（１）～（４）の効果に加えて、以下の効果を得ることができる。
　（５）本実施形態においては、ソース電極１６ａａ及びドレイン電極１６ｂにおいて、半導体層８上に設けられ、銅以外の金属により形成された第３バリアメタル層１４を設ける構成としている。従って、半導体層８と第２銅層１５との間に、銅以外の金属により形成された第３バリアメタル層１４が設けられるため、ソース電極１６ａａ、及びドレイン電極１６ｂからＴＦＴ２８を構成する半導体層８への銅の拡散を防止することができる。従って、ＴＦＴ２８において、半導体層８への銅の拡散に起因するリーク電流の発生をより一層防止することができるため、液晶表示装置５０において、画素欠陥の発生や表示品位の低下をより一層防止することができる。また、ＴＦＴ２８における閾値電圧の変動をより一層防止することができるため、ＴＦＴ特性の低下をより一層防止することができる。
　（６）本実施形態においては、第２銅層１５上に、銅以外の金属により形成された第４バリアメタル層１７を設ける構成としている。従って、製造工程における熱処理時間が長時間になり、銅の移動（拡散）距離が大きくなる場合であっても、層間絶縁層９を介して、銅が半導体層８へ拡散することを防止することが可能になる。
　（７）本実施形態においては、第２銅層形成工程において、電解メッキ法を使用して、貫通孔９ｃに銅を堆積させて充填することにより、第３バリアメタル層１４上に第２銅層１５を形成する構成としている。従って、銅膜の製膜やエッチングに起因するソース電極１６ａａ、及びドレイン電極１６ｂのパターン不良を防止することができる。
　なお、上記実施形態は以下のように変更しても良い。
　上記実施形態においては、半導体層としてシリコン系半導体層を使用したが、半導体層はこれに限定されず、シリコン系半導体層の代わりに、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層をＴＦＴ２８の半導体層として使用する構成としても良い。
　この場合、まず、上述の第１の実施形態における図５の場合と同様にして、絶縁基板１０ａ上に、第１バリアメタル層３、第１銅層４、及び第２バリアメタル層５の積層体により構成されたゲート電極２、及び平坦化膜６を形成する。
　次いで、上述の第１の実施形態の場合と同様に、ゲート電極２、及び平坦化膜６の表面上に、ゲート絶縁層７を形成した後、半導体層形成工程として、ゲート絶縁層７が形成された基板全体に、プラズマＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚みが５００～６００Å程度）を成膜する。その後、フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１０に示すように、酸化物半導体層３１をパターニングする。
　次いで、上述の図９（ｂ）～（ｅ）と同様の工程を行うことにより、図１１に示すＴＦＴ２８を形成し、その後、上述の第２層間絶縁層形成工程、及び画素電極形成工程を行うことにより、図２、図３に示す薄膜トランジスタ基板２０ａを作製する。このような構成においても、上述の（１）～（７）と同様の効果を得ることができる。
　なお、酸化物半導体層３１を構成する酸化物半導体として、ＴＦＴ２８において、高移動度、低オフ電流という良好な特性を得ることができる酸化インジウムガリウム亜鉛（ＩＧＺＯ）を例示したが、酸化物半導体は、（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系、（Ｓｎ－Ｓｉ－Ｚｎ－Ｏ）系、（Ｓｎ－Ａｌ－Ｚｎ－Ｏ）系、（Ｓｎ－Ｇａ－Ｚｎ－Ｏ）系、（Ｇａ－Ｓｉ－Ｚｎ－Ｏ）系、（Ｇａ－Ａｌ－Ｚｎ－Ｏ）系、（Ｉｎ－Ｃｕ－Ｚｎ－Ｏ）系、（Ｓｎ－Ｃｕ－Ｚｎ－Ｏ）系、（Ｚｎ－Ｏ）系、（Ｉｎ－Ｏ）系などであってもよい。
　即ち、酸化物半導体層３１は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層に限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
　これらの材料からなる酸化物半導体層３１は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１－ｘＯ、ＣｄｘＺｎ１－ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
　また、上記各実施形態では、表示装置として、薄膜トランジスタ基板を備えた液晶表示装置を例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置、電気泳動表示装置などの他の表示装置にも適用することができる。
　以上説明したように、本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、銅により形成された電極を有する薄膜トランジスタを備える薄膜トランジスタ基板及びその製造方法について有用である。
　２　　ゲート電極 
　３　　第１バリアメタル層 
　４　　第１銅層 
　５　　第２バリアメタル層 
　５ａ　　チタン膜 
　６　　　平坦化膜 
　６ａ　　貫通孔　
　７　　ゲート絶縁層 
　８　　半導体層 
　８ａ　　真性アモルファスシリコン層 
　８ｂ　　アモルファスシリコン層 
　９　　層間絶縁層 
　９ａ　　第１層間絶縁層 
　９ｂ　　第２層間絶縁層 
　９ｃ　　貫通孔（他の貫通孔） 
　１０ａ　　絶縁基板 
　１０ｂ　　絶縁基板 
　１１ａ　　走査配線 
　１４　　第３バリアメタル層 
　１５　　第２銅層 
　１６ａ　　信号配線 
　１６ａａ　　ソース電極 
　１６ｂ　　ドレイン電極 
　１７　　第４バリアメタル層 
　１７ａ　　チタン膜　
　１９　　画素電極 
　２０ａ　　薄膜トランジスタ基板　 
　２３　　共通電極 
　２４　　フォトスペーサ 
　２８　　ＴＦＴ（薄膜トランジスタ） 
　３０　　対向基板
　３１　　酸化物半導体層　
　４０　　液晶層 
　５０　　液晶表示装置 

Claims (12)

  1. 　絶縁基板と、
    　前記絶縁基板上に設けられ、銅以外の金属により形成された第１バリアメタル層、該第１バリアメタル層上に設けられた第１銅層、及び該第１銅層上に設けられ、前記銅以外の金属により形成された第２バリアメタル層の積層体により構成されたゲート電極と、
    　前記ゲート電極を覆うように設けられたゲート絶縁層と、
    　前記ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層と
    　を備えることを特徴とする薄膜トランジスタ基板。
  2. 　前記半導体層上に、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極を更に備え、
    　前記ソース電極及び前記ドレイン電極は、前記半導体層上に設けられ、前記銅以外の金属により形成された第３バリアメタル層、該第３バリアメタル層上に設けられた第２銅層、及び該第２銅層上に設けられ、前記銅以外の金属により形成された第４バリアメタル層の積層体により構成されていることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 　前記銅以外の金属が、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、及びタングステン（Ｗ）からなる群より選ばれる少なくとも１種であることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板。
  4. 　前記半導体層が、シリコン系半導体層であることを特徴とする請求項１～請求項３のいずれか１項に記載の薄膜トランジスタ基板。
  5. 　前記半導体層が、酸化物半導体層であることを特徴とする請求項１～請求項３のいずれか１項に記載の薄膜トランジスタ基板。
  6. 　前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項５に記載の薄膜トランジスタ基板。
  7. 　前記酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることを特徴とする請求項６に記載の薄膜トランジスタ基板。
  8. 　絶縁基板上に、銅以外の金属からなる第１バリアメタル層を形成する第１バリアメタル層形成工程と、
    　前記第１バリアメタル層上に第１銅層を形成する第１銅層形成工程と、
    　前記第１銅層上に、前記銅以外の金属からなる第２バリアメタル層を形成して、前記第１バリアメタル層、前記第１銅層、及び前記第２バリアメタル層の積層体により構成されたゲート電極を形成する第２バリアメタル層形成工程と、
    　前記ゲート電極上にゲート絶縁層を形成するゲート絶縁層形成工程と、
    　前記ゲート絶縁層上に、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層を形成する半導体層形成工程と
    　を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。
  9. 　前記第１バリアメタル層形成工程の後、前記絶縁基板上に、前記第１バリアメタル層上に貫通孔を有する平坦化膜を形成する平坦化膜形成工程を更に備え、
    　前記第１銅層形成工程において、電解メッキ法を使用して、前記貫通孔に銅を堆積させて充填することにより、前記第１バリアメタル層上に前記第１銅層を形成することを特徴とする請求項８に記載の薄膜トランジスタ基板の製造方法。
  10. 　前記半導体層形成工程の後、前記ゲート絶縁層上及び前記半導体層上に、前記銅以外の金属からなる第３バリアメタル層を形成する第３バリアメタル層形成工程と、
    　前記第３バリアメタル層上に第２銅層を形成する第２銅層形成工程と、
    　前記第２銅層上に、前記銅以外の金属からなる第４バリアメタル層を形成して、前記第３バリアメタル層、前記第２銅層、及び前記第４バリアメタル層の積層体により構成され、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極を形成する第４バリアメタル層形成工程と
    　を更に備えることを特徴とする請求項８または請求項９に記載の薄膜トランジスタ基板の製造方法。
  11. 　前記第３バリアメタル層形成工程の後、前記ゲート絶縁層上及び前記半導体層のチャネル領域に、前記第３バリアメタル層上に他の貫通孔を有する絶縁層を形成する絶縁層形成工程を更に備え、
    　前記第２銅層形成工程において、電解メッキ法を使用して、前記他の貫通孔に銅を堆積させて充填することにより、前記第３バリアメタル層上に前記第２銅層を形成することを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  12. 　前記銅以外の金属として、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、マンガン（Ｍｎ）、及びタングステン（Ｗ）からなる群より選ばれる少なくとも１種を使用することを特徴とする請求項８～請求項１１のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
PCT/JP2012/004224 2011-07-08 2012-06-29 薄膜トランジスタ基板及びその製造方法 WO2013008403A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/130,849 US9035390B2 (en) 2011-07-08 2012-06-29 Thin film transistor substrate and method for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-151657 2011-07-08
JP2011151657 2011-07-08

Publications (1)

Publication Number Publication Date
WO2013008403A1 true WO2013008403A1 (ja) 2013-01-17

Family

ID=47505714

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/004224 WO2013008403A1 (ja) 2011-07-08 2012-06-29 薄膜トランジスタ基板及びその製造方法

Country Status (2)

Country Link
US (1) US9035390B2 (ja)
WO (1) WO2013008403A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0925185A (ja) * 1995-07-13 1997-01-28 Toshiba Ceramics Co Ltd 炭化珪素膜被覆部材及びその製造方法
US20130200404A1 (en) * 2012-02-07 2013-08-08 Samsung Display Co., Ltd. Thin film transistor display panel and method of manufacturing the same
US20150311223A1 (en) * 2013-12-04 2015-10-29 Boe Technology Group Co., Ltd. Thin film transistor array substrate and manufacturing method thereof, and display device
US9780220B2 (en) 2014-03-31 2017-10-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR20140061030A (ko) * 2012-11-13 2014-05-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9343579B2 (en) * 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6706653B2 (ja) * 2018-03-20 2020-06-10 シャープ株式会社 アクティブマトリクス基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001066634A (ja) * 1999-08-26 2001-03-16 Nec Kagoshima Ltd 液晶表示装置のアクティブパネルの製造方法
JP2009200355A (ja) * 2008-02-22 2009-09-03 Sharp Corp Ｔｆｔ基板、ｔｆｔ基板の製造方法、及び液晶表示装置
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041624A1 (en) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
KR100415617B1 (ko) * 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP2006245558A (ja) 2005-02-04 2006-09-14 Advanced Lcd Technologies Development Center Co Ltd 銅配線層、銅配線層の形成方法、半導体装置、及び半導体装置の製造方法
KR20060089635A (ko) 2005-02-04 2006-08-09 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 구리 배선층의 형성방법
US7919795B2 (en) * 2006-12-21 2011-04-05 Samsung Electronics Co., Ltd. Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate
KR101296654B1 (ko) * 2007-12-26 2013-08-14 엘지디스플레이 주식회사 구리 배선, 이를 이용한 평판 표시 장치, 및 그 구리배선의 형성 방법
WO2010032386A1 (ja) * 2008-09-17 2010-03-25 シャープ株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001066634A (ja) * 1999-08-26 2001-03-16 Nec Kagoshima Ltd 液晶表示装置のアクティブパネルの製造方法
JP2009200355A (ja) * 2008-02-22 2009-09-03 Sharp Corp Ｔｆｔ基板、ｔｆｔ基板の製造方法、及び液晶表示装置
JP2010062546A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0925185A (ja) * 1995-07-13 1997-01-28 Toshiba Ceramics Co Ltd 炭化珪素膜被覆部材及びその製造方法
US20130200404A1 (en) * 2012-02-07 2013-08-08 Samsung Display Co., Ltd. Thin film transistor display panel and method of manufacturing the same
JP2013161090A (ja) * 2012-02-07 2013-08-19 Samsung Display Co Ltd 薄膜トランジスター表示板及びその製造方法
US9281343B2 (en) * 2012-02-07 2016-03-08 Samsung Display Co., Ltd. Thin film transistor display panel and method of manufacturing the same
US20150311223A1 (en) * 2013-12-04 2015-10-29 Boe Technology Group Co., Ltd. Thin film transistor array substrate and manufacturing method thereof, and display device
US9780220B2 (en) 2014-03-31 2017-10-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
US9035390B2 (en) 2015-05-19
US20140145184A1 (en) 2014-05-29

Similar Documents

Publication Publication Date Title
WO2013008403A1 (ja) 薄膜トランジスタ基板及びその製造方法
KR101637636B1 (ko) 액티브 매트릭스 기판 및 그 제조방법, 그리고 표시패널
US8957418B2 (en) Semiconductor device and display apparatus
KR101280702B1 (ko) 박막 트랜지스터 기판 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법
US8940566B2 (en) Semiconductor device, display device, and production method for semiconductor device and display device
TWI542014B (zh) 薄膜電晶體及其製造方法、具備薄膜電晶體之影像顯示裝置
US8592811B2 (en) Active matrix substrate and display panel
WO2012008080A1 (ja) 薄膜トランジスタ基板
TWI546975B (zh) 半導體裝置、液晶顯示裝置及半導體裝置之製造方法
TWI535033B (zh) A method for manufacturing a thin film transistor substrate, and a thin film transistor substrate manufactured by the method
US20060172470A1 (en) Method of manufacturing thin film element
WO2014034617A1 (ja) 回路基板及び表示装置
WO2011104791A1 (ja) 薄膜トランジスタ基板及びその製造方法、表示装置
US20130092923A1 (en) Active matrix substrate and method for manufacturing the same
KR20100034545A (ko) 액정표시장치 및 그 제조방법
US8580623B2 (en) Thin film transistor substrate and display device including the same, and method for manufacturing thin film transistor substrate
KR20110071641A (ko) 산화물 박막 트랜지스터의 제조방법
US20130208207A1 (en) Display device substrate, method for producing the same, and display device
WO2013008441A1 (ja) アクティブマトリクス基板及びその製造方法
US20130112970A1 (en) Thin film transistor substrate and fabrication method for the same
WO2012124281A1 (ja) 薄膜トランジスタ基板の製造方法およびその方法により製造された薄膜トランジスタ基板、表示装置
JP2010283060A (ja) 表示装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12811338

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14130849

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12811338

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP