JP2019165192A - アクティブマトリクス基板 - Google Patents

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Abstract

【課題】低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、複数のソースバスラインＳＬを含むソースメタル層および複数のゲートバスラインＧＬを含むゲートメタル層と、各画素領域に配置された薄膜トランジスタ１０１とを備え、薄膜トランジスタは、ゲート電極３と、ゲート電極３上にゲート絶縁層５を介して配置された酸化物半導体層７と、ソース電極８およびドレイン電極９とを有し、ゲート電極３は、ゲートメタル層内に形成され、かつ、複数のゲートバスラインＧＬの対応する１つに電気的に接続されており、ゲートメタル層は、銅合金層ｇ１と、銅合金層ｇ１上に配置された銅層ｇ２とを含む積層構造を有し、銅合金層ｇ１はＣｕと少なくとも１つの添加金属元素とを含む銅合金からなり、添加金属元素はＡｌを含み、銅合金におけるＡｌの含有量は２ａｔ％以上８ａｔ％以下である。【選択図】図２

Description

本発明は、酸化物半導体を用いて形成されたアクティブマトリクス基板に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなＴＦＴ（以下、「画素ＴＦＴ」）としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
一方、駆動回路などの周辺回路を、基板上にモノリシック（一体的）に設ける技術が知られている。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。本明細書では、アクティブマトリクス基板にモノリシックに形成された周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴは、画素ＴＦＴのみでなく、回路ＴＦＴとしても好適に用いられ得る。
アクティブマトリクス基板は、また、複数のゲートバスラインおよび複数のソースバスラインを含んでおり、画素ＴＦＴのゲート電極は対応する１つのゲートバスライン、ソース電極は対応する１つのソースバスラインに電気的に接続される。画素ＴＦＴのゲート電極はゲートバスラインと同じ導電膜から形成され、ソースおよびドレイン電極はソースバスラインと同じ導電膜から形成されることが多い。本明細書では、ゲートバスラインと同じ導電膜から形成された層を「ゲートメタル層」、ソースバスラインと同じ導電膜から形成された層を「ソースメタル層」と称する。ゲートメタル層およびソースメタル層には、例えば、銅（Ｃｕ）層、アルミニウム（Ａｌ）層などの金属層が用いられる。
近年、特に大型の表示パネルにおいて、高解像度化が進んでいる。例えば、「４Ｋ」（３８４０ｘ２１６０画素）の４倍（あるいは「フルＨＤ」（１９２０ｘ１０８０画素）の１６倍）に相当する「８Ｋ」（７６８０ｘ４３２０画素）の解像度を有する表示パネルも開発されている。
表示パネルの大型化と高精細化に伴い、画素数が増加し、一画素当たりの書き込み時間Ｔｇが短くなる。このため、ゲートバスラインの時定数を小さくする必要があり、ゲートメタル層のさらなる低抵抗化が求められている。
ゲートメタル層のシート抵抗を低減するために、ゲートメタル層に、Ａｌ層よりも電気抵抗の低いＣｕ層を用いることが好ましい。例えば特許文献１は、ゲートメタル層の主たる層としてＣｕ層を用い、かつ、Ｃｕ層と基板表面（または下地表面）との密着性を確保する目的で、Ｃｕ層の基板側にチタン（Ｔｉ）層を設けることを開示している。本明細書では、このような積層構造を「Ｃｕ／Ｔｉ積層メタル構造」と称する。
特許第５６８５２０４号明細書
しかしながら、本発明者が検討したところ、Ｃｕ層を用いても、ゲートメタル層のシート抵抗を所望の値まで低減できない場合があった。
例えば、Ｃｕ／Ｔｉ積層メタル構造を有するゲートメタル層をアクティブマトリクス基板に適用すると、次のような問題が生じ得る。
ボトムゲート型の画素ＴＦＴを備えたアクティブマトリクス基板では、基板上にゲートメタル層を形成した後に、ゲート絶縁層、半導体層およびソースメタル層の形成などのＴＦＴプロセスが行われる。このＴＦＴプロセスにおいて、プラズマＣＶＤ法による膜形成、酸化物半導体層に対するアニール処理等の熱の影響を受けて、ゲートメタル層の下層に含まれるＴｉがＣｕ層へ拡散する可能性がある。この結果、Ｃｕ層が高抵抗化され、ゲートメタル層のシート抵抗が高くなってしまう。
このように、従来は、ゲートメタル層のシート抵抗を低く抑えることは困難であった。
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供する、あるいは、低抵抗であり、かつ、密着性に優れたゲートメタル層を備えたアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板を開示している。
［項目１］
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、銅合金層と銅層とを含む積層構造を有し、前記銅合金層は前記ゲートメタル層の最下層であり、前記銅層は、前記銅合金層上に配置されており、
前記銅合金層は、Ｃｕと少なくとも１つの添加金属元素とを含む銅合金からなり、前記少なくとも１つの添加金属元素はＡｌを含み、前記銅合金におけるＡｌの含有量は２ａｔ％以上８ａｔ％以下である、アクティブマトリクス基板。
［項目２］
前記少なくとも１つの添加金属元素はＭｇをさらに含む、項目１に記載のアクティブマトリクス基板。
［項目３］
前記銅合金におけるＭｇの含有量は１ａｔ％以上３ａｔ％以下である、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記銅合金におけるＣｕの含有量は８０ａｔ％以上である、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記少なくとも１つの添加金属元素はＰを含まない、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記ゲート絶縁層は、前記銅層の上面と直接接する酸素含有シリコン層を含み、前記酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、項目１から５のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記酸素含有シリコン層は、ＳｉＯｘＮｙ（２＞ｘ＞０、４／３＞ｙ＞０）で表される酸窒化シリコン層であり、ｘおよびｙは、０．４≦ｘ／（ｘ＋ｙ）＜１を満たす、項目６に記載のアクティブマトリクス基板。
［項目８］
前記ｘおよび前記ｙは、ｘ≧ｙを満たす、項目７に記載のアクティブマトリクス基板。
［項目９］
前記ゲート絶縁層は、前記酸素含有シリコン層、前記酸化物半導体層と直接接する他の酸素含有シリコン層、および、前記酸素含有シリコン層と前記他の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記他の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、項目６から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記他の酸素含有シリコン層は酸化シリコン層であり、
前記ゲート絶縁層は、前記他の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、項目９に記載のアクティブマトリクス基板。
［項目１１］
前記銅合金層の厚さは、前記銅層の厚さよりも小さい、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記銅合金層の厚さは３０ｎｍ以上である、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
前記ゲートメタル層の全体の厚さは５５０ｎｍ以下であり、前記ゲートメタル層のシート抵抗は０．０５Ω／□以下である、項目１から１２のいずれかに記載のアクティブマトリクス基板。
［項目１４］
前記基板はガラス基板であり、前記銅合金層は前記ガラス基板の表面と直接接している、項目１から１３のいずれかに記載のアクティブマトリクス基板。
［項目１５］
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、前記ゲート絶縁層と直接接する銅層を含み、
前記ゲート絶縁層は、前記酸化物半導体層と直接接する第１の酸素含有シリコン層、前記銅層の上面と直接接する第２の酸素含有シリコン層、および、前記第１の酸素含有シリコン層と前記第２の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記第１の酸素含有シリコン層および前記第２の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、アクティブマトリクス基板。
［項目１６］
前記第２の酸素含有シリコン層は、ＳｉＯｘＮｙ（２＞ｘ＞０、４／３＞ｙ＞０）で表される酸窒化シリコン層であり、ｘおよびｙは、０．４≦ｘ／（ｘ＋ｙ）＜１を満たす、項目１５に記載のアクティブマトリクス基板。
［項目１７］
前記ｘおよび前記ｙは、ｘ≧ｙを満たす、項目１６に記載のアクティブマトリクス基板。
［項目１８］
前記第１の酸素含有シリコン層は酸化シリコン層である、項目１５から１７のいずれかに記載のアクティブマトリクス基板。
［項目１９］
前記第１の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、項目１８に記載のアクティブマトリクス基板。
［項目２０］
前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む、項目１から１９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１０に記載のアクティブマトリクス基板。
［項目１２］
前記酸化物半導体層は結晶質部分を含む、項目１１に記載のアクティブマトリクス基板。
本発明の一実施形態によると、低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供できる、あるいは、低抵抗であり、かつ、密着性に優れたゲートメタル層を備えたアクティブマトリクス基板を提供できる。
第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 （ａ）は、第１の実施形態のアクティブマトリクス基板におけるＴＦＴ１０１の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、ＴＦＴ１０１のＡ−Ａ’線およびＢ−Ｂ’線に沿った模式的な断面図である。 ゲートメタル層の厚さとシート抵抗との関係を示す図である。 （ａ）は、実施例のアクティブマトリクス基板の断面ＳＥＭ像を示す図であり、（ｂ）は、比較例のアクティブマトリクス基板の断面ＳＥＭ像を示す図である。 実施例および比較例の表示パネルの可視光に対する透過率を示す図である。 ゲートのシート抵抗と時定数との関係を示す図である。 ゲート絶縁層の構造を説明するための断面図である。 （ａ）および（ｂ）は、それぞれ、他のゲート絶縁層を例示する断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態のアクティブマトリクス基板を例示する断面図である。
（第１の実施形態）
本発明者は、低いシート抵抗と高い密着性とを両立し得る配線構造について、検討を重ねた。その結果、Ｃｕ層の基板側に、所定の組成を有するＣｕ合金層を設けることにより、低いシート抵抗を確保しつつ、基板表面との密着性を改善できることを見出した。本明細書では、このような構造を「Ｃｕ／Ｃｕ合金積層メタル構造」と呼ぶ。
以下、図面を参照しながら、本発明によるアクティブマトリクス基板の一実施形態を説明する。
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐｉｘによって構成されている。画素領域Ｐｉｘは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。各画素領域Ｐｉｘは、画素ＴＦＴであるＴＦＴ１０１と、画素電極ＰＥとを有する。図示していないが、アクティブマトリクス基板１０００をＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板１０００には、画素電極ＰＥと絶縁層（誘電体層）を介して対向するように共通電極が設けられる。
非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、検査回路（不図示）などがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。
表示領域ＤＲには、第１の方向（ここでは列方向）に延びる複数のソースバスラインＳＬと、第１の方向に交差する第２の方向（ここでは行方向）に延びる複数のゲートバスラインＧＬとが形成されている。各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板１０００に実装されたソースドライバＳＤの各端子に接続されている。
＜画素領域Ｐｉｘの構成＞
次いで、アクティブマトリクス基板１０００における各画素領域Ｐｉｘの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
図２（ａ）は、アクティブマトリクス基板１０００における１つの画素領域Ｐｉｘの平面図であり、図２（ｂ）および（ｃ）は、それぞれ、図２（ａ）におけるＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
画素領域Ｐｉｘは、ソースバスラインＳＬおよびゲートバスラインＧＬに包囲された領域である。画素領域Ｐｉｘは、基板１と、基板１に支持されたＴＦＴ１０１と、下部透明電極１５と、上部透明電極１９とを有している。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。なお、下部透明電極１５が画素電極ＰＥ、上部透明電極１９が共通電極ＣＥであってもよい。
ＴＦＴ１０１は、例えば、チャネルエッチ型のボトムゲート構造ＴＦＴである。ＴＦＴ１０１は、ゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に配置された酸化物半導体層７と、酸化物半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを有する。
ゲート電極３は、複数のゲートバスラインＧＬを含むゲートメタル層内に形成されている。つまり、ゲート電極３とゲートバスラインＧＬとは同じ導電膜を用いて形成されている。ゲート電極３は、複数のゲートバスラインＧＬの対応する１つに電気的に接続されている。図示するように、ゲート電極３と対応するゲートバスラインＧＬとが一体的に形成されていてもよい。
本実施形態では、ゲートメタル層は、基板１側から銅合金層ｇ１と銅層ｇ２とを含む積層構造（Ｃｕ／Ｃｕ合金積層メタル構造）を有する。
銅合金層ｇ１はゲートメタル層の最下層であり、例えば基板１の表面と直接接している。図示しないが、基板１とゲートメタル層との間に下地絶縁膜が設けられている場合には、銅合金層ｇ１は下地絶縁膜と直接接する。銅層ｇ２は、銅合金層ｇ１上に配置されている。銅層ｇ２は、銅合金層ｇ１の上面と接していてもよい。
銅合金層ｇ１は、Ｃｕと少なくとも１つの添加金属元素とを含むＣｕ合金からなる層である。Ｃｕ合金の添加金属元素はＡｌを含み、Ｃｕ合金におけるＡｌの含有量は２ａｔ％以上８ａｔ％以下である。Ａｌを２ａｔ％以上含むことで、基板表面に対する密着性を改善できる。また、ゲートメタル層の耐腐食性を改善できるので、信頼性を向上できる。一方、Ａｌの含有量が８ａｔ％以下であれば、Ａｌが銅層ｇ２を酸化することによる銅層ｇ２の高抵抗化を抑制できる。
Ｃｕ合金は、Ｃｕ−Ａｌ合金（２元系）であってもよい。あるいは、Ｃｕ合金は、添加金属元素として、Ａｌに加えて、Ｍｇ、Ｃａ、Ｍｏ、Ｍｎなどの他の金属元素を含んでもよい。他の金属元素の種類、含有量などは特に限定しない。ただし、Ｃｕ合金は、半導体への不純物の観点から、リン（Ｐ）、ナトリウム（Ｎａ）、ボロン（Ｂ）などを含まないことが好ましい。
一例として、Ｃｕ合金は、添加金属元素として、ＡｌおよびＭｇを含んでもよい。Ａｌに加えてＭｇを添加することで、耐腐食性等の信頼性をさらに高めることができ、Ｃｕ合金の安定性を向上できる。この場合、Ｍｇの含有量は、例えば、１ａｔ％以上３ａｔ％以下であってもよい。Ｍｇの含有量は、Ａｌの含有量以下でもよい。Ｃｕ合金は、Ｃｕ−Ａｌ−Ｍｇ合金（３元系）であってもよいし、他の金属元素をさらに含んでもよい。
なお、本明細書において、「Ｃｕ合金」とは、Ｃｕを主たる金属元素とする合金を指す。Ｃｕ合金におけるＣｕの含有量は、例えば８０ａｔ％以上９８ａｔ％以下である。
銅層ｇ２は、Ｃｕを主成分とする層である。銅層ｇ２におけるＣｕの含有率は例えば９０％以上であってもよい。好ましくは、銅層ｇ２は、純Ｃｕ層（Ｃｕの含有率：例えば９９．９９％以上）である。
銅合金層ｇ１および銅層ｇ２は、不可避不純物を含んでいてもよい。
酸化物半導体層７は、その少なくとも一部がゲート絶縁層５を介してゲート電極３と重なるように配置されている。酸化物半導体層７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である。
ソース電極８およびドレイン電極９は、それぞれ、酸化物半導体層７の上面の一部と接するように配置されている。酸化物半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域、ドレイン電極９と接する部分をドレインコンタクト領域と呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート電極３と重なっている領域が「チャネル領域」となる。ソース電極８は、複数のソースバスラインＳＬの対応する１つに電気的に接続されている。ドレイン電極９は、画素電極ＰＥと電気的に接続されている。
ソース電極８およびドレイン電極９は、複数のソースバスラインＳＬを含むソースメタル層内に形成されていてもよい。つまり、ソース電極８、ドレイン電極９とソースバスラインＳＬとは同じ導電膜を用いて形成されていてもよい。ソース電極８は、対応するソースバスラインＳＬと一体的に形成されていてもよい。
ＴＦＴ１０１、ゲートメタル層およびソースメタル層は、層間絶縁層１３で覆われている。層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含んでいてもよい。無機絶縁層１１は、ＴＦＴ１０１のチャネル領域と接していてもよい。なお、層間絶縁層１３は有機絶縁層を含んでいなくてもよい。
層間絶縁層１３上には、共通電極ＣＥとなる下部透明電極１５、誘電体層１７、および画素電極ＰＥとなる上部透明電極１９が設けられる。画素電極ＰＥおよび共通電極ＣＥは、層間絶縁層１３上に、誘電体層１７を介して部分的に重なるように配置されている。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。ここでは、共通電極ＣＥは、層間絶縁層１３上に形成されている。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられたコンタクトホールＣＨ内で、ドレイン電極９と電気的に接続されている。この例では、層間絶縁層１３の開口部１３ｐと誘電体層１７の開口部１７ｐとが重なる部分がコンタクトホールＣＨとなる。図示していないが、画素電極ＰＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。共通電極ＣＥは、コンタクトホールＣＨが形成されている領域に開口部１５ｐを有している。共通電極ＣＥは、この領域を除く画素領域Ｐｉｘ全体に亘って形成されていてもよい。
このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極（画素電極ＰＥおよび共通電極ＣＥ）を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
本実施形態のアクティブマトリクス基板は、ＶＡモードなどの縦電界駆動方式の表示装置に適用してもよい。その場合、共通電極ＣＥは、アクティブマトリクス基板に液晶層を挟んで対向して配置される対向基板に形成される。
＜本実施形態による効果＞
本実施形態のアクティブマトリクス基板１０００では、ゲートメタル層の銅層ｇ２の基板側に銅合金層ｇ１が設けられているので、基板１の表面に対する密着性を向上できる。
上述したように、Ｃｕ／Ｔｉ積層メタル構造を有する従来のゲートメタル層では、ＴＦＴプロセスにおける熱の影響によってＴｉがＣｕ層に拡散することで、シート抵抗が高くなる可能性があった。これに対し、本実施形態では、ＴＦＴプロセスを行った後も、ゲートメタル層は低いシート抵抗を維持することが可能である。これは、ゲートメタル層の下層におけるＣｕ以外の金属元素（Ａｌなど）の含有量が抑えられているため（例えばＣｕの含有量が９５％のときの添加金属元素の合計含有量は５％）、金属元素が銅層ｇ２に拡散しても、その拡散による銅層ｇ２の高抵抗化が抑制されるからである。従って、低いシート抵抗を有し、かつ、密着性に優れたゲートメタル層を実現できる。
銅合金層ｇ１におけるＣｕの含有量は、例えば８０ａｔ％以上であってもよい。これにより、Ａｌなどの添加金属元素の合計含有量が２０ａｔ％以下に抑えられるので、添加金属元素の拡散による銅層ｇ２の高抵抗化をより効果的に抑制できる。
銅合金層ｇ１の厚さは、例えば３０ｎｍ以上であることが好ましい。これにより、基板１の表面（または下地表面）に対する密着性をより高めることができる。一方、銅合金層ｇ１の厚さは、例えば１００ｎｍ以下であってもよい。これにより、ゲートメタル層全体の厚さの増大を抑えることができる。銅合金層ｇ１の厚さは、銅層ｇ２の厚さよりも小さくてもよい。電気抵抗の低い銅層ｇ２を厚くすることで、ゲートメタル層のシート抵抗をより効果的に低くできる。
本実施形態は、次のようなメリットも有している。Ｃｕ／Ｔｉ積層メタル構造を有する従来のゲートメタル層を形成する際には、ゲートメタル層のパターニングには、例えば、フッ化アンモニウムおよび／または酸性フッ化アンモニウムを含む過酸化水素系エッチング液が用いられる。これにより、Ｃｕ層およびＴｉ層の両方がエッチングされる。しかしながら、ゲートメタル層をガラス基板表面に直接形成する場合には、下地であるガラス基板の表面部分もゲートパターンに沿ってエッチングされてしまい、ガラス基板の強度が低下する可能性があった。これに対し、本実施形態では、ゲートメタル層のパターニングに、フッ化アンモニウムも酸性フッ化アンモニウムも含まない過酸化水素系エッチング液を用いることが可能である。このエッチング液によって、銅層ｇ２および銅合金層ｇ１の両方がエッチングされるが、ガラス基板はほとんどエッチングされない。従って、ガラス基板のオーバーエッチングを抑制できるので、ガラス基板の強度を確保できる。
また、フッ化アンモニウムも酸性フッ化アンモニウムも含まない過酸化水素系エッチング液を用いることにより、フッ化アンモニウムおよび／または酸性フッ化アンモニウムを含む過酸化水素系エッチング液を用いる場合よりも、ゲートメタル層の側面のシフト量を小さくできるというメリットもある。
さらに、本実施形態のアクティブマトリクス基板を用いた表示パネルでは、Ｃｕ合金層の下面で反射されたバックライト光を再度利用することが可能になるので、Ｃｕ／Ｔｉ積層メタル構造のゲートメタル層を有する従来の表示パネルよりも、可視光に対する透過率を向上できる。
＜ゲート絶縁層の構造＞
ここで、本実施形態におけるゲート絶縁層５の構造の一例を説明する。
ゲート絶縁層５には、酸化シリコン（ＳｉＯｘ、０＜ｘ≦２）層、窒化シリコン（ＳｉＮｚ、０＜ｚ＜４／３）層、酸窒化シリコン（ＳｉＯｘＮｙ、２＞ｘ＞０、４／３＞ｙ＞０）層などを用いることができる。ゲート絶縁層５は積層構造を有していてもよい。ここでいう「酸窒化シリコン」は、酸素比率ｘが窒素比率ｙよりも大きい（ｘ＞ｙ）酸化窒化珪素、および、窒素比率ｙが酸素比率ｘよりも大きい（ｙ＞ｘ）窒化酸化珪素を含む。本明細書では、酸化シリコンおよび酸窒化シリコンのように酸素を含むシリコン層（絶縁層）を「酸素含有シリコン層」と総称する。
図７は、ＴＦＴ１０１におけるゲート絶縁層の構造を説明するための図であり、図２（ａ）におけるＡ−Ａ’線に沿った断面構造を示す。
図７に例示するように、ゲート絶縁層５は、窒化シリコン層ｎと、窒化シリコン層ｎの上に配置された酸素含有シリコン層（以下、第１の酸素含有シリコン層）ａ１とを含む積層構造を有していてもよい。第１の酸素含有シリコン層ａ１は、ゲート絶縁層５の最上層であり、酸化物半導体層７と直接接する。第１の酸素含有シリコン層ａ１は、好ましくは酸化シリコン層である。第１の酸素含有シリコン層ａ１は、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）層であってもよい。また、窒化シリコン層ｎの代わりに窒化酸化シリコン（ＳｉＯｘＮｙ、ｙ＞ｘ）層を用いてもよい。ただし、非透湿性に優れた窒化シリコン層ｎを用いることが好ましい。
ゲート絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、第１の酸素含有シリコン層（例えばＳｉＯ２などの酸化物層）ａ１を用いると、酸化物半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７の酸素欠損を低減できる。また、第１の酸素含有シリコン層ａ１の基板１側に、バリア性に優れた窒化シリコン層ｎを設けることにより、基板１からの不純物等が酸化物半導体層７に拡散することを効果的に防止できる。
＜変形例＞
ゲート絶縁層５は、銅層ｇ２の上面と接する酸素含有シリコン層を含んでもよい。酸素含有シリコン層は、窒化シリコン層よりも安定性の高い膜であり、酸素含有シリコン層に含まれる不純物量も窒化シリコン層より少ない。このため、ゲート絶縁層５の最下層として酸素含有シリコン層（以下、第２の酸素含有シリコン層）を配置すると、ゲート絶縁層５から銅層ｇ２への不純物の拡散が抑制される。従って、ゲートメタル層（銅層ｇ２）のシート抵抗をより効果的に低減でき、また、シート抵抗のばらつきを抑制することが可能になる。
図８（ａ）および（ｂ）は、それぞれ、変形例１および２のアクティブマトリクス基板におけるゲート絶縁層５を説明するための断面図である。以下では、図７に示すゲート絶縁層５と異なる点を主に説明し、共通の説明を適宜省略する。
図８（ａ）に示すように、変形例１のゲート絶縁層５は、窒化シリコン層ｎの基板１側に第２の酸素含有シリコン層ａ２をさらに有する点で、図７に示すゲート絶縁層５と異なる。すなわち、変形例１のゲート絶縁層５は、酸化物半導体層７と直接接する第１の酸素含有シリコン層ａ１、銅層ｇ２の上面と直接接する第２の酸素含有シリコン層ａ２、および、第１の酸素含有シリコン層ａ１と第２の酸素含有シリコン層ａ２との間に位置する窒化シリコン層ｎを含む積層構造を有する。
第２の酸素含有シリコン層ａ２は、酸化シリコン層（ＳｉＯｘ、２＞ｘ＞０）または酸窒化シリコン層（ＳｉＯｘＮｙ、２＞ｘ＞０、４／３＞ｙ＞０）である。これらのなかでは、銅層ｇ２の表面に対する密着性を確保する観点から、酸窒化シリコン層を用いることが好ましい。第２の酸素含有シリコン層ａ２における酸素比率ｘおよび窒素比率ｙは、例えば、０．４≦ｘ／（ｘ＋ｙ）＜１を満たすように設定され得る。ｘ／（ｘ＋ｙ）が０．４以上となるように酸素含有率を高くすることで、第２の酸素含有シリコン層ａ２の安定性を確保できるので、銅層ｇ２への不純物の拡散をより効果的に抑制できる。好ましくは、酸素比率ｘは窒素比率ｙ以上であり（ｘ≧ｙ）、より好ましくは、酸素比率ｘは窒素比率ｙよりも大きい（ｘ＞ｙ、すなわちｘ／（ｘ＋ｙ）＞０．５）。一方、ｘ／（ｘ＋ｙ）が０．８以下（ｘ／（ｘ＋ｙ）≦０．８）であれば、銅層ｇ２の表面に対する密着性をより確実に高めることができる。
なお、第２の酸素含有シリコン層ａ２は、厚さ方向に酸素比率ｘおよび窒素比率ｙが変化する傾斜層であってもよい。この場合、第２の酸素含有シリコン層ａ２の下面（ゲートメタル層に接する面）の組成（ｘ、ｙ）が上記の関係を満たしていればよい。
図８（ｂ）に示すように、変形例２のゲート絶縁層５は、第１の酸素含有シリコン層ａ１と窒化シリコン層ｎとの間に、酸窒化シリコンからなる中間層ｂをさらに含む点で、変形例１のゲート絶縁層５と異なる。
第１の酸素含有シリコン層ａ１（屈折率：例えば１．４〜１．５）および窒化シリコン層ｎ（屈折率：例えば１．９〜２．０）の間に、これらの中間の屈折率を有する中間層ｂを設けることによって界面反射が少なくなる。この結果、干渉色をより効果的に抑制できる。
中間層ｂの組成は特に限定しない。例えば、中間層ｂにおける酸素比率ｘおよび窒素比率ｙは、０．３≦ｘ／（ｘ＋ｙ）≦０．７を満たすように設定されてもよい。例えば、ｘ：ｙが約１：１となるように設定されてもよい。なお、中間層ｂは、厚さ方向に酸素比率ｘおよび窒素比率ｙが変化する傾斜層であってもよい。
変形例１、２において、ゲート絶縁層５を構成する各層の厚さは特に限定されない。
窒化シリコン層ｎは、第１の酸素含有シリコン層ａ１、第２の酸素含有シリコン層ａ２および中間層ｂよりも厚いことが好ましい。これにより、ゲート絶縁層５のバリア性をより高めることができる。窒化シリコン層ｎの厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
第１の酸素含有シリコン層ａ１の厚さは、例えば１５ｎｍ以上であり、かつ、窒化シリコン層ｎの厚さ未満であってもよい。１５ｎｍ以上であれば、酸化物半導体層７の酸素欠損をより確実に低減できる。
第２の酸素含有シリコン層ａ２の厚さは、例えば２０ｎｍ以上であり、かつ、窒化シリコン層ｎの厚さ未満であってもよい。２０ｎｍ以上であれば、銅層ｇ２への不純物の拡散をより確実に抑制できる。
中間層ｂの厚さは、特に限定しないが、例えば１００ｎｍ以上であり、かつ、窒化シリコン層ｎの厚さ未満であってもよい。１００ｎｍ以上であれば、透湿防止効果が得られる。
本実施形態におけるゲート絶縁層５の積層構造は、図７〜図９に例示した構造に限定されない。ゲート絶縁層５は、５層以上の積層構造を有していてもよい。例えば、複数の中間層ｂを含んでもよい。あるいは、第２の酸素含有シリコン層ａ２と窒化シリコン層ｎとの間に、他の中間層を含んでもよい。
＜ＴＦＴ１０１の製造方法＞
以下、図２を参照しながら、ＴＦＴ１０１の製造方法の一例を説明する。
まず、基板１上に、ゲート電極３およびゲートバスラインＧＬを含むゲートメタル層を形成する。
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
ゲートメタル層は、次のようにして形成される。まず、基板（例えばガラス基板）１上に、スパッタ法などによって、Ｃｕ合金膜およびＣｕ膜をこの順で形成することにより、積層メタル膜を得る。次いで、積層メタル膜のウェットエッチングを行う。ウェットエッチングには、過酸化水素系エッチング液（フッ化アンモニウム、酸性フッ化アンモニウムを含まない）を用いる。これにより、銅合金層ｇ１を下層、銅層ｇ２を上層とする積層メタル構造を有するゲートメタル層が得られる。ゲートメタル層は、ゲート電極３およびゲートバスラインＧＬなどを含む。
なお、ゲートメタル層は、銅合金層ｇ１および銅層ｇ２を含んでいればよく、３層以上の積層構造を有していてもよい。例えば、銅層ｇ２上にさらなるＣｕ合金層を有していてもよい。ただし、過酸化水素系エッチング液を用いたウェットエッチングでパターニングするためには、ゲートメタル層はＴｉ層、Ｗ層またはその合金などを含んでいないことが好ましい。
次いで、ゲートメタル層を覆うようにゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。
ゲート絶縁層５としては、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮｚ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｚＯｙ；ｘ＞ｙ）層等を適宜用いることができる。これらの層は、公知の方法（例えばＣＶＤ法、プラズマＣＶＤ法など）により形成され得る。
ゲート絶縁層５として、図７を参照しながら前述したように、例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、基板１側から、厚さ３００ｎｍのＳｉＮｚ膜および厚さ５０ｎｍのＳｉＯ２膜をこの順で含む積層膜を形成してもよい（図７参照）。
あるいは、ゲート絶縁層５として、図８（ａ）を参照しながら前述したように、第２の酸素含有シリコン層ａ２として厚さ１００ｎｍのＳｉＯｘＮｙ（例えばｘ≧ｙ）層、窒化シリコン層ｎとして厚さ３００ｎｍのＳｉＮｚ層、および、第１の酸素含有シリコン層ａ１として厚さ５０ｎｍのＳｉＯ２層をこの順で含む積層膜を形成してもよい。プラズマＣＶＤ法を用いる場合、ＳｉＯｘＮｙ層の組成は、原料ガス（ＳｉＨ４）と、反応ガス（ＮＨ３、Ｎ２及びＮ２Ｏ）との流量比を調整することで制御できる。例えば、ｘ：ｙが略１：１となるような流量比でＳｉＯｘＮｙ層を形成してもよい。なお、ＳｉＯｘＮｙ層の厚さ方向でｘ：ｙが変化するように、流量比を段階的または連続的に変化させてもよい。
または、ゲート絶縁層５として、図８（ｂ）を参照しながら前述したように、第２の酸素含有シリコン層ａ２として厚さ１００ｎｍのＳｉＯｘＮｙ（例えばｘ≧ｙ）層、窒化シリコン層ｎとして厚さ３００ｎｍのＳｉＮｚ層、中間層ｂとして厚さ１００ｎｍのＳｉＯｘＮｙ（例えばｘ：ｙ＝約１：１）層、および、第１の酸素含有シリコン層ａ１として厚さ５０ｎｍのＳｉＯ２層をこの順で含む積層膜を形成してもよい。プラズマＣＶＤ法を用いる場合、第２の酸素含有シリコン層ａ２および中間層ｂとなるＳｉＯｘＮｙ層の組成は、原料ガスおよび反応ガスの流量比を調整することで制御できる。第２の酸素含有シリコン層ａ２および中間層ｂの組成（ｘ：ｙ）は同じでもよいし、異なっていてもよい。第２の酸素含有シリコン層ａ２および中間層ｂとして、例えば、ｘ：ｙが略１：１となるような流量比でＳｉＯｘＮｙ層を形成してもよい。
続いて、ゲート絶縁層５上に、例えばスパッタ法を用いて酸化物半導体膜（例えばＩｎ−Ｇａ−Ｚｎ―Ｏ系半導体膜）を形成する。酸化物半導体膜の厚さは、例えば３０ｎｍ以上２００ｎｍ以下であってもよい。この後、酸化物半導体膜のアニール処理を行ってもよい。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。次いで、酸化物半導体膜のパターニングを行い、酸化物半導体層７を得る。
次いで、ソース電極８およびドレイン電極９、ソースバスラインＳＬを含むソースメタル層を形成する。
ソースメタル層は、単層構造を有していてもよいし、積層構造を有していてもよい。ここでは、酸化物半導体層７の側からＴｉ膜（厚さ：３０ｎｍ）およびＣｕ膜（厚さ：３００ｎｍ）をこの順で形成し、得られた積層膜をパターニングすることで、ソースメタル層を得る。過酸化水素系エッチング液を用いて上層のＣｕ膜をウェットエッチングでパターニングした後、下層のＴｉ膜をドライエッチングでパターニングしてもよい。
なお、ソースメタル層の材料として、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。この後、酸化物半導体層７のチャネル領域に対し酸化処理、例えばＮ２Ｏガスを用いたプラズマ処理を行ってもよい。このようにして、ＴＦＴ１０１を得る。
次に、ＴＦＴ１０１のチャネル領域と接するように、無機絶縁層１１を形成する。無機絶縁層１１は、例えば、酸化珪素（ＳｉＯ２）膜、窒化珪素（ＳｉＮｚ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｚＯｙ；ｘ＞ｙ）膜等であってもよい。ここでは、無機絶縁層として、ＣＶＤ法により、厚さが例えば３００ｎｍのＳｉＯ２層を形成する。無機絶縁層の形成温度は、例えば２００℃以上４５０℃以下であってもよい。図示していないが、無機絶縁層１１上に有機絶縁層を形成してもよい。有機絶縁層として、例えば、厚さが２０００ｎｍのポジ型の感光性樹脂膜を形成してもよい。
層間絶縁層１３上には、共通電極ＣＥとなる下部透明電極１５、誘電体層１７、および画素電極ＰＥとなる上部透明電極１９が設けられる。画素電極ＰＥおよび共通電極ＣＥは、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。画素電極ＰＥおよび共通電極ＣＥの厚さは、それぞれ、例えば５０ｎｍ以上２００ｎｍ以下であってもよい。誘電体層１７は、例えば、窒化珪素（ＳｉＮｚ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｚＯｙ；ｘ＞ｙ）膜等であってもよい。誘電体層１７の厚さは、例えば７０ｎｍ以上３００ｎｍ以下であってもよい。
（第２の実施形態）
図９（ａ）および（ｂ）は、それぞれ、第２の実施形態のアクティブマトリクス基板を例示する断面図である。
本実施形態のアクティブマトリクス基板では、ゲート絶縁層５は、酸化物半導体層７と直接接する第１の酸素含有シリコン層ａ１、銅層ｇ２の上面と直接接する第２の酸素含有シリコン層ａ２、および、第１の酸素含有シリコン層ａ１と第２の酸素含有シリコン層ａ２との間に位置する窒化シリコン層ｎを含む。ゲート絶縁層５は、図９（ｂ）に例示するように、窒化シリコン層ｎと第１の酸素含有シリコン層ａ１との間に酸窒化シリコン層（中間層）ｂをさらに含んでもよい。各層の具体的な材料および厚さは、図８（ａ）および（ｂ）を参照して前述した材料および厚さと同様であるため、説明を省略する。
本実施形態では、ゲートメタル層はＣｕ層を含んでいればよい。図示するように、銅層ｇ２を上層とし、高い密着性を有し得る金属層（例えば、銅合金層、Ｔｉ層またはＭｏ層）ｍ１を最下層とする積層構造を有してもよい。ゲートメタル層の最下層となる金属層ｍ１は、Ｃｕと少なくとも１つの添加金属元素とを含む銅合金層であってもよい。添加金属元素の種類および添加量は特に限定しない。つまり、金属層ｍ１として、前述の実施形態における銅合金層ｇ１とは異なる組成を有する銅合金層を用いてもよい。また、ゲートメタル層の最下層となる金属層ｍ１は、Ｔｉ層またはＭｏ層であってもよい。なお、ゲートメタル層は、Ｃｕ層の単層であってもよい。
本実施形態によると、ゲート絶縁層５の最下層として、第２の酸素含有シリコン層ａ２を設けることにより、ゲート絶縁層５から銅層ｇ２への不純物の拡散を低減できるので、金属層ｍ１の材料にかかわらず、不純物の拡散に起因するゲートメタル層のシート抵抗の上昇およびシート抵抗のばらつきを抑制できる。
（実施例および比較例）
＜ゲートメタル層のシート抵抗の評価＞
実施例１、２および比較例のアクティブマトリクス基板を作製し、ゲートメタル層のシート抵抗を比較した。
・実施例１のアクティブマトリクス基板の作製方法
まず、ガラス基板（厚さ：０．７ｍｍ）上に、Ｃｕ／Ｃｕ合金積層メタル構造を有するゲートメタル層を形成した。
次いで、ゲートメタル層を覆うように、第２の酸素含有シリコン層ａ２、窒化シリコン層ｎおよび第１の酸素含有シリコン層ａ１を含むゲート絶縁層を形成した。実施例１では、ゲートメタル層上に、第２の酸素含有シリコン層ａ２として酸窒化シリコン層（厚さ：１００ｎｍ）、窒化シリコン層ｎ（厚さ：３００ｎｍ）、および、第１の酸素含有シリコン層ａ１として酸化シリコン層（厚さ：５０ｎｍ）をこの順で形成した。これらの膜の形成には、プラズマＣＶＤ法を用いた。酸窒化シリコン（ＳｉＯｘＮｙ）膜を形成する際には、ｘ：ｙが略１：１となるように、原料ガス（ＳｉＨ４）と反応ガス（ＮＨ３、Ｎ２及びＮ２Ｏ）との流量比を設定した。
続いて、ソースおよびドレイン電極を含むソースメタル層および画素ＴＦＴを形成することにより、サンプル基板Ａ１〜Ｃ１を５個ずつ作製した。
・実施例２のアクティブマトリクス基板の作製方法
実施例２では、窒化シリコン層ｎおよび第１の酸素含有シリコン層ａ１を含み、かつ、第２の酸素含有シリコン層ａ２を含まないゲート絶縁層を形成した。具体的には、ゲートメタル層上に、窒化シリコン層ｎ（厚さ：４００ｎｍ）、および、第１の酸素含有シリコン層ａ１として酸化シリコン層（厚さ：５０ｎｍ）をこの順で形成した。これらの膜は、実施例１と同様に、プラズマＣＶＤ法を用いて形成した。ゲート絶縁層以外は、実施例１と同様の方法で、サンプル基板Ａ２、Ｃ２を５個ずつ作製した。
・比較例のアクティブマトリクス基板の製造方法
比較例のアクティブマトリクス基板として、Ｃｕ／Ｔｉ積層メタル構造を有するゲートメタル層を用いる点以外は、実施例２と同様の方法でサンプル基板Ｄを作製した。
各サンプル基板のゲートメタル層およびゲート絶縁層の厚さおよび組成を表１に示す。
Figure 2019165192
次いで、各サンプル基板におけるゲートメタル層のシート抵抗（平均値）を測定した。結果を図３に示す。
図３に示す結果から、ゲートメタル層の下層の材料をＴｉからＣｕ−Ａｌ合金に変えることによって、シート抵抗が低減できることが確認される。この理由は、次のように考察される。
ゲートメタル層の下層がＴｉ層のとき（サンプル基板Ｄ）、ＴＦＴプロセスにおける熱の影響を受けて、Ｔｉが上層のＣｕ層に拡散する。この結果、Ｃｕ層が高抵抗化し、ゲートメタル層のシート抵抗が高くなる。これに対し、Ｃｕ／Ｃｕ合金積層メタル構造を有するゲートメタル層では（サンプル基板Ａ１〜Ｃ１、Ａ２、Ｃ２）、ＴＦＴプロセスに起因するＣｕ層の高抵抗化が抑制されている。これは、Ｃｕ合金層に含まれるＡｌが少量であるため（ここでは３ａｔ％）、Ａｌの一部がＣｕ層に拡散しても、Ｃｕ層の電気抵抗がサンプル基板Ｄほど高くならないからと考えられる。
例えばゲートメタル層の厚さが５５０ｎｍのとき、Ｃｕ／Ｃｕ合金積層メタル構造を有するゲートメタル層のシート抵抗は０．０４Ω／□となり、Ｃｕ／Ｔｉ積層メタル構造を有するゲートメタル層の１／２程度まで低減されることが分かる。
また、図３からも分かるように、一般に、ゲートメタル層（特にＣｕ層）を厚くするほど、ゲートメタル層のシート抵抗を低くできる。しかしながら、ゲートメタル層が厚くなりすぎると、基板に反りが生じる場合がある。基板に反りが生じると、製造工程において、搬送装置のステージからガラス基板のエッジが浮いてしまうため、搬送不良が生じ、量産性が低下する可能性がある。一例として、厚さが０．７ｍｍのガラス基板を用いる場合、ゲートメタル層の厚さを例えば５６０ｎｍ以下（好ましくは５５０ｎｍ以下）に抑えることにより、反りによる量産性の低下を抑制できる。一方、例えば、８Ｋの解像度を有する液晶表示パネルでは、書き込み時間Ｔｇは２μｓ程度に短くなり、ゲートの時定数を例えば２μｓ以下に抑えることが要求される。このため、ゲートメタル層のシート抵抗を、例えば０．０５Ω／□以下に低減することが好ましい（図６参照）。本実施形態によると、図３に示すように、ゲートメタル層の厚さを抑えて（例えば５５０ｎｍ以下）基板の反りを抑制しつつ、ゲートメタル層のシート抵抗を０．０５Ω／□以下に低減することが可能である。
さらに、図３に示す結果から、ゲート絶縁層の最下層として酸窒化シリコン（ＳｉＯｘＮｙ）層を設けたサンプル基板Ａ１〜Ｃ１では、ゲート絶縁層の最下層が窒化シリコン（ＳｉＮｚ）層であるサンプル基板Ａ２、Ｃ２よりも、ゲートメタル層のシート抵抗がさらに低減され、かつ、シート抵抗のばらつきも抑制されることが分かる。これは、ゲート絶縁層からゲートメタル層への不純物の拡散が抑制され、この結果、不純物拡散に起因するＣｕ層の抵抗の増加が抑えられるからと考えられる。また、図３から、このような効果が、Ｃｕ層が薄いほど顕著になることも確認される。
＜ゲートメタル層のＣｕ合金層の密着性の評価＞
・Ｃｕ合金層の厚さと密着性との関係
ＪＩＳ Ｋ ５６００に規定するクロスカット法を用いて、Ｃｕ合金膜の厚さと密着性との関係を調べた。
具体的には、まず、ガラス基板表面にＣｕ合金膜およびＣｕ膜をこの順で堆積し、積層メタル膜を形成した。Ｃｕ合金膜として、Ｃｕ−Ｍｇ−Ａｌ合金膜（Ｍｇ：２ａｔ％、Ａｌ：３ａｔ％）を用いた。また、Ｃｕ膜の厚さを一定（５００ｎｍ）とし、Ｃｕ合金膜の厚さを異ならせて、複数の評価用サンプルを作製した。
次に、各評価用サンプルにおいて、積層メタル膜に碁盤の目状に切れ込みを入れ、１０×１０の１００マスの碁盤目にカットした。続いて、テープテストを実施した。テープを剥がした後、面内の９点において、積層メタル膜の剥離状態を６段階のレベル（剥がれレベル）に分類した。剥がれレベルＬｖ０〜Ｌｖ６の分類（クロスカット法における６段階の分類に準ずる）を表２、密着性の評価結果を表３に示す。
Figure 2019165192
Figure 2019165192
表３に示す結果から、Ｃｕ合金膜の厚さが３０ｎｍ以上、好ましくは３５ｎｍ以上であれば、基板表面との密着性を十分に確保できることが確認された。
なお、密着性を確保し得るＣｕ合金膜の厚さの下限値は、下地表面の材料によって変わり得る。ここでは、ガラス基板表面に直接積層メタル膜を形成したが、ガラス基板と積層メタル膜との間に下地絶縁膜を形成した場合には、Ｃｕ合金膜をさらに薄くしてもよい。
・Ｃｕ合金層におけるＡｌの含有量とＣｕ合金層の密着性との関係
上記のクロスカット法を用いて、Ｃｕ合金膜におけるＡｌの含有量と密着性との関係を調べた。
具体的には、ガラス基板表面に、Ｃｕ合金膜およびＣｕ膜を形成し、積層メタル膜を得た。ここでは、Ｃｕ合金膜（Ｃｕ−Ｍｇ−Ａｌ合金膜）の組成を異ならせて、複数の評価用サンプルを作製した。Ｃｕ膜の厚さを５００ｎｍ、Ｃｕ合金膜の厚さを４５ｎｍとした。なお、比較のため、Ｃｕ合金膜を形成せず、基板表面に直接Ｃｕ膜（厚さ：５００ｎｍ）を形成した評価用サンプルも作製した。
次に、上記と同様のテープテストにより、各評価用基板の面内９点において、積層メタル膜の密着性（剥がれレベル）を評価した。評価結果を表４に示す。
Figure 2019165192
表４に示す結果から、Ａｌを含むＣｕ合金からなるＣｕ合金膜は、Ｃｕ膜よりも、基板表面に対する密着性が高いことが確認される。また、Ａｌの組成比が２ａｔ％以上であれば、高い密着性を確保できることが分かる。
＜ガラス基板のエッチング量およびゲートメタル層の断面形状＞
実施例および比較例の観察用基板を作製し、ゲートメタル層およびガラス基板の断面形状を観察した。
ガラス基板表面に、直接、Ｃｕ合金膜（厚さ：４５ｎｍ）およびＣｕ膜（厚さ：５００ｎｍ）を形成し、積層メタル膜を得た。ここでは、Ｃｕ合金膜として、Ｃｕ−Ｍｇ−Ａｌ合金膜（Ｍｇ：２ａｔ％、Ａｌ：３ａｔ％）を形成した。続いて、過酸化水素系エッチング液（フッ化アンモニウムおよび酸性フッ化アンモニウムを含まない）を用いて、積層メタル膜のパターニングを行い、ゲートメタル層を得た。続いて、所定のＴＦＴプロセスを行い、実施例の観察用基板を作製した。
また、比較のため、積層メタル膜として、Ｔｉ膜（厚さ：２５ｎｍ）およびＣｕ膜（厚さ：５００ｎｍ）を形成した点、および、積層メタル膜のパターニングにフッ化アンモニウムを含有したエッチング液を用いた点以外は、実施例と同様の材料を用い、同様の方法で、比較例の観察用基板を作製した。
この後、実施例および比較例の観察用基板の断面を観察し、ゲートメタル層の断面形状およびガラス基板のエッチング量を調べた。
図４（ａ）は、実施例の観察用基板の断面ＳＥＭ像を示す図であり、基板（ガラス基板）１とゲート電極３およびゲート絶縁層５との界面近傍の拡大図である。この図から、実施例では、積層メタル膜のパターニング工程において、ガラス基板の表面がほとんどエッチングされなかったことが確認される。
図４（ｂ）は、比較例の観察用基板の断面ＳＥＭ像を示す図であり、基板（ガラス基板）１とゲート電極３およびゲート絶縁層５との界面近傍の拡大図である。この図から、比較例では、積層メタル膜のパターニング工程において、ゲートメタル層のパターンに沿って、ガラス基板の表面部分がエッチングされていることが分かる。ガラス基板のエッチング量（エッチングされた部分の厚さ）ｄｘを測定したところ、３５ｎｍであった。ガラス基板がエッチングされると、上述したように、ガラス基板の強度が低下し、アクティブマトリクス基板の信頼性を低下させる要因となる。
＜光透過率＞
Ｃｕ／Ｃｕ合金積層メタル構造のゲートメタル層を有する実施例の液晶パネル、および、Ｃｕ／Ｔｉ積層メタル構造のゲートメタル層を有する比較例の液晶パネルをそれぞれ作製し、可視光の透過率を比較した。実施例では、Ｃｕ合金層の厚さを４５ｎｍ、Ｃｕ層の厚さを５００ｎｍとした。Ｃｕ合金層として、Ｃｕ−Ｍｇ−Ａｌ合金層（Ｍｇ：２ａｔ％、Ａｌ：３ａｔ％）を用いた。比較例では、Ｔｉ層の厚さを３５０ｎｍ、Ｃｕ層の厚さを５００ｎｍとした。
続いて、実施例および比較例の液晶パネルの可視光に対する透過率を測定した。透過率の測定は、基板上の８箇所で行った。
結果を図５に示す。図５の縦軸に示す「透過率比」は、比較例のアクティブマトリクス基板の平均透過率を０．５００としたときの透過率比である。
この測定結果から、実施例の液晶パネルの平均透過率比は０．５０７であり、比較例よりも１．４％程度高くなることが分かる。これは、ゲートメタル層の下層としてＣｕ合金層を設けると、ゲートメタル層の下面（Ｃｕ合金層の下面）に入射したバックライト光が反射され、表示に利用（再利用）できるからと考えられる。これに対し、比較例では、ゲートメタル層の下層として、Ｃｕ合金層よりも反射率の低いＴｉ層を用いているので、ゲートメタル層の下面（Ｔｉ層の下面）に入射したバックライト光のうち再利用される光の割合は実施例よりも小さくなる。このため、実施例よりも透過率が低くなると考えられる。
（ＴＦＴ構造および酸化物半導体について）
ＴＦＴ構造は、図２に例示した構造に限定されない。例えば、図２に示すＴＦＴ１０１は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。
また、図２に示すＴＦＴ１０１は、チャネルエッチ構造を有するが、エッチストップ構造を有してもよい。「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。ＴＦＴを覆うパッシベーション膜は、半導体層のチャネル領域と直接接している。一方、「エッチストップ型ＴＦＴ」では、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
＜酸化物半導体＞
酸化物半導体層７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｂＯ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
上記の実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体ＴＦＴは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ２／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
１ ：基板
３ ：ゲート電極
５ ：ゲート絶縁層
７ ：酸化物半導体層
８ ：ソース電極
９ ：ドレイン電極
１１ ：無機絶縁層
１２ ：有機絶縁層
１３ ：層間絶縁層
１５ ：下部透明電極
１７ ：誘電体層
１９ ：上部透明電極
ｇ１ ：銅合金層
ｇ２ ：銅層
ａ１、ａ２ ：酸素含有シリコン層
ｎ ：窒化シリコン層
ｂ ：中間層
ｍ１： ：金属層
１０１ ：ＴＦＴ
１０００ ：アクティブマトリクス基板
ＤＲ ：表示領域
ＦＲ ：非表示領域
ＧＬ ：ゲートバスライン
ＳＬ ：ソースバスライン
ＰＥ ：画素電極
Ｐｉｘ ：画素領域

Claims (20)

  1. 複数の画素領域を有するアクティブマトリクス基板であって、
    基板と、
    前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
    を備え、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
    前記ゲートメタル層は、銅合金層と銅層とを含む積層構造を有し、前記銅合金層は前記ゲートメタル層の最下層であり、前記銅層は、前記銅合金層上に配置されており、
    前記銅合金層は、Ｃｕと少なくとも１つの添加金属元素とを含む銅合金からなり、前記少なくとも１つの添加金属元素はＡｌを含み、前記銅合金におけるＡｌの含有量は２ａｔ％以上８ａｔ％以下である、アクティブマトリクス基板。
  2. 前記少なくとも１つの添加金属元素はＭｇをさらに含む、請求項１に記載のアクティブマトリクス基板。
  3. 前記銅合金におけるＭｇの含有量は１ａｔ％以上３ａｔ％以下である、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記銅合金におけるＣｕの含有量は８０ａｔ％以上である、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 前記少なくとも１つの添加金属元素はＰを含まない、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 前記ゲート絶縁層は、前記銅層の上面と直接接する酸素含有シリコン層を含み、前記酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 前記酸素含有シリコン層は、ＳｉＯｘＮｙ（２＞ｘ＞０、４／３＞ｙ＞０）で表される酸窒化シリコン層であり、ｘおよびｙは、０．４≦ｘ／（ｘ＋ｙ）＜１を満たす、請求項６に記載のアクティブマトリクス基板。
  8. 前記ｘおよび前記ｙは、ｘ≧ｙを満たす、請求項７に記載のアクティブマトリクス基板。
  9. 前記ゲート絶縁層は、前記酸素含有シリコン層、前記酸化物半導体層と直接接する他の酸素含有シリコン層、および、前記酸素含有シリコン層と前記他の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
    前記他の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、請求項６から８のいずれかに記載のアクティブマトリクス基板。
  10. 前記他の酸素含有シリコン層は酸化シリコン層であり、
    前記ゲート絶縁層は、前記他の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、請求項９に記載のアクティブマトリクス基板。
  11. 前記銅合金層の厚さは、前記銅層の厚さよりも小さい、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 前記銅合金層の厚さは３０ｎｍ以上である、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 前記ゲートメタル層の全体の厚さは５５０ｎｍ以下であり、前記ゲートメタル層のシート抵抗は０．０５Ω／□以下である、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 前記基板はガラス基板であり、前記銅合金層は前記ガラス基板の表面と直接接している、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 複数の画素領域を有するアクティブマトリクス基板であって、
    基板と、
    前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
    を備え、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
    前記ゲートメタル層は、前記ゲート絶縁層と直接接する銅層を含み、
    前記ゲート絶縁層は、前記酸化物半導体層と直接接する第１の酸素含有シリコン層、前記銅層の上面と直接接する第２の酸素含有シリコン層、および、前記第１の酸素含有シリコン層と前記第２の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
    前記第１の酸素含有シリコン層および前記第２の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、アクティブマトリクス基板。
  16. 前記第２の酸素含有シリコン層は、ＳｉＯｘＮｙ（２＞ｘ＞０、４／３＞ｙ＞０）で表される酸窒化シリコン層であり、ｘおよびｙは、０．４≦ｘ／（ｘ＋ｙ）＜１を満たす、請求項１５に記載のアクティブマトリクス基板。
  17. 前記ｘおよび前記ｙは、ｘ≧ｙを満たす、請求項１６に記載のアクティブマトリクス基板。
  18. 前記第１の酸素含有シリコン層は酸化シリコン層である、請求項１５から１７のいずれかに記載のアクティブマトリクス基板。
  19. 前記第１の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、請求項１８に記載のアクティブマトリクス基板。
  20. 前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から１９のいずれかに記載のアクティブマトリクス基板。
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