KR20060027918A - 박막 트랜지스터 표시판과 그 제조방법 - Google Patents

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Abstract

박막 트랜지스터의 표시판은 절연 기판위에 형성되어 있는 게이트 배선 및 게이트전극과, 상기 게이트 배선상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 반도체층과, 상기 게이트 배선과 교차하는 방향으로 형성된 데이터 배선과 상기 데이터 배선에서 연장되어 상기 반도체층 상에 분리 형성된 소스/드레인 전극과 상기 데이타 배선과 상기 소스/드레인 전극이 구리와 질소를 포함하는 Mo 합금을 가진다.
구리, Mo, 데이터선, 확산방지

Description

박막 트랜지스터 표시판과 그 제조방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREFOR}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판이고,
도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3은 도 1에 도시한 박막 트랜지스터 표시판을 III-III' 선을 따라 잘라 도시한 단면도이고,
도 4는 도 2에서 드레인 전극 부분을 확대하여 도시한 단면도이고,
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 6은 도 6에 도시한 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도이고,
도 7은 본 발명의 한 실시예에 따라 도 5 및 도 6에 도시한 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 8은 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이며,
도 9는 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 8 다음 단계에서의 단면도이고,
도 10은 도 9의 일부를 확대하여 도시한 단면도이고,
도 11은 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 9의 다음 단계에서의 단면도이고,
도 12는 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 11의 다음 단계에서의 단면도이고,
도 13은 도 12의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 14는 도 13의 박막 트랜지스터 표시판을 XIV-XIV' 선을 따라 잘라 도시한 단면도이고,
도 15는 도 14의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이며,
도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI' 선을 따라 잘라 도시한 단면도이다.
* 도면 부호의 설명 *
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
151, 154: 반도체 161, 163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
181, 182, 185: 접촉 구멍 190: 화소 전극
81, 82: 접촉 보조 부재
본 발명은 박막 트랜지스터 표시판에 관한 것으로, 더욱 상세하게는 액정 표시 장치의 한 기판으로 사용하는 박막 트랜지스터 표시판에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
박막 트랜지스터에는 비정질 규소를 채용한 것과 다결정 규소를 채용한 것이 있는데, 비정질 규소를 채용한 박막 트랜지스터를 구비한 표시판의 통상적인 층상 구조를 보면 게이트선이 가장 하부에 위치하고, 그 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터선, 보호막, 화소 전극의 순서로 차례로 쌓이며 이 표시판을 박막 트랜지스터 표시판이라고 한다.
한편, 외부 회로에서의 주사 신호 및 데이터 신호를 액정패널로 전달하기 위한 작동원리를 살펴보면, 주사 신호는 게이트 배선을 통해 각 화소별 박막 트랜지스터가 순차적으로 온/오프되도록 하고, 데이터 신호는 데이터 배선을 통해 온 상태의 박막 트랜지스터와 연결된 화소 전극에 인가된다. 이에 따라, 대면적화 및 고해상도 경향으로, 주사시간이 짧아지며 신호처리 속도가 빨라지게 되므로 이에 대응할 수 있도록 게이트 및 데이터 배선을 저저항 금속물질로 구성하는 것이 불가피하다.
이에 따라, 최근에는 기존의 금속 배선물질보다 우수한 비저항 특성 및 전자이동(Electromigration) 특성을 가지는 구리(Cu)로의 대체가 적극적으로 제안되고 있다. 그러나, 구리는 유리 기판과의 접착력이 약하고, 비교적 저온인 200°도에서도 절연층, 반도체층으로 사용되는 실리콘 물질층으로의 확산력이 강하게 작용하여 단일 금속 배선물질로 적용하기에는 실질적으로 어렵다.
이러한 문제점을 개선하기 위하여, 구리 배선을 액정표시장치용 게이트 및 데이터 배선으로 적용할 경우 유리 기판과 게이트 배선 사이 계면과, 반도체층과 데이터선 사이 계면에 각각 기판과의 접착특성 및 반도체층으로 확산을 방지할 수 있는 별도의 확산방지층을 포함하는 구리 배선 구조가 제안되었고, 초기에는 이러한 배리어 금속물질로써 티탄(Ti)을 채용한 Cu/Ti 배선 구조가 소개되었다.
그러나, 통상적으로 티탄(Ti)금속은 불소(F)이온이 함유된 식각액(etchant)에 의해 식각되는데, 이러한 식각액으로는 불산(HF)을 들 수 있는데, 불산은 티탄(Ti) 금속이외에도 실리콘이 포함된 유리 기판, 실리콘 절연층, 반도체층 등에도 식각성을 가진다. 이에 따라 구리/티탄(Cu/Ti) 배선을 식각하는 과정에서는 그 하부 유리 기판도 동시에 식각됨에 따라 기판의 평탄화 특성이 떨어지는 문제점이 있다.
또한, Cu/Mo, Mo/Cu/Mo, Cu/MoW, Cu/MoNb 등의 Mo 또는 Mo 합금을 하부막으로 사용하는 것이었다. 그러나 상기의 구조도 구리가 반도체층 내로 확산하는 배리어로서 충분하게 작용을 하지 못한다
본 발명이 이루고자 하는 한 기술적 과제는 구리의 하부막으로 질소를 포함하는 Mo 합금을 형성하여, 구리의 확산으로 인한 불량을 해결하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기의 문제를 해결하면서 동시에, 저저항 배선을 가지는 액정표시장치를 가지는 것이다.
이러한 문제점을 해결하기 위하여, 구리의 하부막으로 질소를 함유한 Mo-Ti, Mo-Ta, Mo-Nb, Mo-Zr층 등 Mo 합금을 형성하는 것이다. 스퍼터 공정에서 Mo 합금 (Mo-X )타겟(target)을 사용하고, 증착 과정 중 질소, 암모니아, N2O등의 가스를 불어 넣어 질소를 막 내에 주입하게 되는데, 이 방법이 리액티브 스퍼터링(reactive sputtering)이다. 이 때, MO-X-N 의 질화된 Mo합금막이 형성되 며 후속 열처리 공정에서 TiN, TaN, NbN, ZrN 등의 확산 방지막이 Mo 층 내부에 형성된다.
또는, Cu와 Mo-X alloy 증착 사이에 질소화처리를 하거나 배리어층으로 사용되는 Mo-X alloy 증착 초기에 질소화처리를 하여 이후 열처리 과정을 통하여 구리와 하부 Mo 합금막 계면 또는 Mo 합금막 하부층에, Mo 합금으로 들어온 물질과 질소간의 결합으로 TiN, TaN, NbN, ZrN 등의 확산 방지막을 형성하는 방법이다. 이 때 확산방지막을 형성하기에 적당한 합금물질의 농도는 0.01~10 atm% 범위인 것이 바람직하고, 확산방지막의 두께는 5Å 이상이 바람직하다. 이는 상태도 상에서 Mo와 고용체를 형성 할 수 있는 적정량이기 때문이다. Mo 합금에 포함되는 질소는 0.01 atm% 이상 50 atm% 이하인 것이 바람직하다.
상기의 열처리 공정은 이후 절연막 형성 공정으로도 충분한 열처리가 되어, 별도의 열처리를 하지 않아도 가능하다.
확산방지막으로서의 특성은 TaN,TiN,NbN≒ZrN 의 순서로 확산방지의 효과가 있다. 후단 열처리 공정에서 TaN, TiN 등은 CuN의 형성 자유에너지보다 더 음의 값을 가지므로 구리와 하부 Mo 합금 계면에 CuN이 형성되기 전에 TiN, TaN을 형성하게 된다.
한편, Mo 내에 추가하는 합금금속(X)들의 고용도는 Mo의 구조를 변화시키지 않는 범위의 값을 넣어야 한다. 이를 만족하는 값은 Mo-X의 이원 상태도에 의하면, Mo내 Ti의 최대 고용량은 12at%, Ta은 모든 at% 범위에서 가능한 전율고용, Nb도 전율고용, Zr은 10at %이다.
합금이 되는 경우, 일반적으로 에치레이트(etch rate) 가 감소 되므로 10at% 이하 고용이 적당하다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은, 기판과 기판상에 형성된 게이트 배선 및 게이트전극, 상기 게이트 배선상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 반도체층, 상기 게이트 배선과 교차하는 방향으로 형성된 데이터 배선과 상기 데이터 배선에서 연장되어 상기 반도체층 상에 분리 형성된 소스/드레인 전극, 상기 데이타 배선과 상기 소스/드레인 전극이 구리와 질소를 포함하는 Mo합금으로 이루어 진 것을 포함한다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트 신호를 전달하는 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄 등으로 이루어지는 것이 바람직하다. 그러나 이들은 물리적 성질이 다른 두 개의 막을 포함할 수도 있다. 그 중 하나는 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어지며, 다른 하나는 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴, 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬 등으로 이루어진다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 각각 경사져 있으며 그 경사각은 약 30-80°이다.
게이트선(121)위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀)나 다결정 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(123), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171)과 드레인 전극(175)은 구리로 이루어진 상부막(171q, 175p)과 질화물을 포함하는 몰리브덴 합금으로 이루어진 하부막(171p, 175q)을 포함한다. 하부막(171p, 175p)의 몰리브덴 합금으로는 Mo-Ti, Mo-Ta, Mo-Nb, Mo-Zr 등을 들 수 있으며, 주원소인 Mo와 결합하여 합금을 이루는 물질인 부원소의 함유량은 약 0.01 atm% 이상, 약 10 atm% 이하인 것이 바람직한데 이는 이원상태도 상에서 Mo와 고용체를 이루는 적정량이기 때문이다. 하부막(171p, 175p) 내의 질화물은 TiN, TaN, NbN, ZrN 등 부원소의 질화물로서 하부막(171p, 175p) 내부, 상부막(171q, 175q)과의 계면, 저항성 접촉 부재(161, 165)와의 계면 등에 존재할 수 있으며 상부막(171q, 175q)의 구리가 하부의 반도체(151)로 확산되는 것을 방지하는 역할을 한다. 도 4는 예를 들어 드레인 전극(175) 부분에서 질화물이 막(175p1, 175p3)의 형태로 하부막(175p)과 상부막(175q)의 계면과 하부막(175p)과 저항성 접촉 부재(161, 165)의 계면에 존재하는 상태를 보여준다. 그 중간에 위치한 Mo 합금막(175p2)은 질소를 함유할 수도 그렇지 않을 수도 있다. 여기에서 질화막(175p1, 175p3)의 두께는 5Å 이상 인 것이 바람직하다. 도 2 및 도 3에서, 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로 나타내었고, 데이터선(171)의 끝 부분(179)의 하부막과 상부막은 각각 도면 부호 179p, 179q로 나타내었다.
데이터선(171)과 드레인 전극(175)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며 데이터선(171) 아래에 위치한 부분은 데이터선(171)보다 폭이 커서 바깥으로 튀어나와 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 유기물이나 질화규소 또는 산화규소 같은 무기물로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 IZO, ITO, a-ITO 또는 이들의 조합으로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 및 데이터선(171)의 각 끝 부분(179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
다음으로, 도 5 및 도 6을 참고로 하여 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 6은 도 5에 도시한 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도이다.
도 5 및 도 6에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 내지 도 3에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 거의 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182, 185)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.
그러나 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판과 달리, 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다. 단, 도 5 및 도 6에서는 공정 조건으로 인하여 반도체(151)의 폭이 데이터선(171) 및 드레인 전극(175)의 폭보다 커서 이들의 바깥으로 노출된 구조를 보여주고 있다.
그러면, 도 5 및 도 6의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 9 내지 도 16 및 도 4 및 도 6을 참조하여 상세하게 설명한다.
도 7은 본 발명의 한 실시예에 따라 도 5 및 도 6에 도시한 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 8은 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이며, 도 9는 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 8의 다음 단계에서의 단면도이고, 도 10은 도 9의 일부를 확대하여 도시한 단면도이고, 도 11은 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 9의 다음 단계에서의 단면도이고 도 12는 도 7의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 11의 다음 단계에서의 단면도이고, 도 13은 도 12의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 14는 도 13의 박막 트랜지스터 표시판을 XIV-XIV' 선을 따라 잘라 도시한 단면도이고, 도 15는 도 14의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI' 선을 따라 잘라 도시한 단면도이다.
먼저, 도 7 및 도 8에 도시한 바와 같이, 절연 기판(110) 위에 도전 물질을 적층하고 사진 식각하여 복수의 게이트 전극(124)을 각각 포함하는 복수의 게이트선(121)을 형성한다.
도 9에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다.
이어 Mo-Ti, Mo-Ta, Mo-Nb, Mo-Zr 따위의 몰리브덴 합금(Mo-X) 표적을 질소, 암모니아(HN3), N2O 등의 질소 분위기에서 스퍼터링하여 하부 도전체막(170p)을 적층한다. 이때, Mo 에 추가하는 부원소(X)들의 고용도는 Mo의 구조를 변화시키지 않는 범위의 값인 것이 바람직한데, Mo-X의 이원 상태도에 따르면, 몰리브덴 합금 내의 Ti의 최대 고용량은 12atm%, Ta은 모든 atm% 범위에서 가능한 전율고용, Nb도 전율고용, Zr은 10atm %이다. 그러나 합금이 되는 경우 일반적으로 식각비가 작아지므로 10atm% 이하인 것이 바람직하다.
이와 같이 증착된, 하부 도전체막(170p)의 Mo 합금은 내부에 질소를 함유한 상태(Mo-X-N)가 되며, 질소의 함유량은 약 0.01 atm% 이상, 50 atm% 이하인 것이 바람직하다.
질소 분위기는 하부 도전체막(170p)을 스퍼터링하는 동안 계속해서 유지할 수도 있지만, 스퍼터링 초기 또는 말기에만 질소 분위기를 줄 수도 있다. 초기와 말기에 질소를 가한 경우에는 도 10에 도시한 바와 같이 질소를 함유하지 않은 Mo 합금막(Mo-X)(170p2)의 아래 위에 질소를 함유한 Mo 합금막(Mo-X-N)(170p1, 170p3)이 배치된 상태가 된다.
이와는 달리, 질소 분위기가 아닌 통상의 분위기에서 Mo 합금 표적을 스퍼터링하여 하부 도전체막(170p)을 적층하되 하부 도전체막(170p)의 적층 전 또는 후에 질소 분위기에서 열처리 등을 행하는 질화처리 또는 플라스마 질화처리를 할 수도 있다. 하부 도전체막(170p)을 적층하기 전에 질화처리를 하면 질소가 불순물 비정 질 규소층(160) 등에 들어가 있다가 하부 도전체막(170p)을 스퍼터링할 때 Mo 합금의 부원소(X)와 결합하여 하부 도전체막(170p)과 불순물 비정질 규소층(160)의 사이에 질화막을 형성하거나 Mo-X-N의 상태로 존재하게 된다.
이와 유사하게 질소 분위기가 아닌 통상의 분위기에서 하부 도전체막(170p)을 스퍼터링한 후에 질화처리를 하면 하부 도전체막(170p)의 부원소와 질소가 결합하여 하부 도전체막(170p)의 표면에 질화막을 형성하거나 Mo-X-N의 상태로 존재하게 된다.
또한 질소 분위기가 아닌 통상의 분위기에서 Mo 합금으로 이루어진 하부 도전체막(170p)을 적층한 다음 대기 중에 방치하여 하부 도전체막(170p)의 표면에 부원소의 질화막을 형성할 수도 있다.
이와 같이 질화처리 또는 대기 중에 방치함으로써 얻어지는 질소 함유막의 두께는 5 Å 이상인 것이 바람직하다.
다음, 하부 도전막(170p) 위에 구리를 증착하여 상부 도전막(170q)을 형성한다.
도 11에 도시한 바와 같이, 상부 도전막(170q) 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한 후, 그 후, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴(52, 54)을 형성한다.
이때 현상된 감광막의 두께는 위치에 따라 다른데, 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. A 영역(이하 배선 영역이라 함)에 위치한 제1 부분과 C 영역(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 B 영역(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이어 일련의 식각 단계를 통하여 도 13 및 도 14에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(54) 제거,
(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거
다른 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(54) 제거,
(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,(5) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거, 그리고
(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거
여기에서는 첫 번째 예에 대하여 설명한다.
먼저, 도 12에 도시한 것처럼, 기타 영역(B)에 노출되어 있는 도전체층(170)을 습식 또는 건식으로 식각하여 제거하여 하부의 불순물 비정질 규소층(160) 제3 부분을 노출시킨다. 알루미늄 계열의 도전막은 주로 습식 식각을 적용하며, 몰리브덴 계열의 도전막은 습식 및 건식 식각을 선택적으로 적용할 수 있다.
도면 부호 174는 데이터선(171)과 드레인 전극(175)이 아직 붙어 있는 상태의 도전체이다. 건식 식각을 사용하는 경우에 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
이어, 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)의 제3 부분을 제거함과 더불어, 채널 영역(C)의 감광막 제2 부분(54)을 제거하여 아래의 도전체(174) 제2 부분을 노출시킨다. 감광막의 제2 부분(54)의 제거는 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분의 제거와 동시에 하거나 따로 수행한다. 채널 영역(C)에 남아 있는 제2 부분(54)의 찌꺼기는 애싱(ashing)으로 제거한다.
이 단계에서 선형 진성 반도체(151)가 완성된다. 그리고 도면 부호 164는 선형 저항성 접촉 부재(161)와 섬형 저항성 접촉 부재(165)가 아직 붙어 있는 상태에 있는 선형의 불순물 비정질 규소층(160)을 가리키며 이를 앞으로 (선형의) 불순물 반도체라 한다.
다음, 도 13 및 도 14에 도시한 바와 같이 채널 영역(C)에 위치한 도전체(174) 및 선형의 불순물 반도체(164)의 제2 부분을 식각하여 제거한다. 또한 남아 있는 감광막 제1 부분(52)도 제거한다.
이때, 채널 영역(C)에 위치한 선형 진성 반도체(151)의 돌출부(154) 위 부분이 제거되어 두께가 작아질 수도 있으며 감광막의 제1 부분(52)도 이때 어느 정도의 두께로 식각된다.
이렇게 하면, 도전체(174) 각각이 하나의 데이터선(171)과 복수의 드레인 전극(175)으로 분리되면서 완성되고, 불순물 반도체(164) 각각이 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.
다음, 도 15 및 도 16에서 보는 바와 같이, 제1 실시예와 동일하게 기판(110)의 상부에 보호막(180)을 형성한 다음, 게이트 절연막(140)과 함께 식각 하여 복수의 접촉 구멍(181, 182, 185)을 형성한다. 보호막(180)은 고온에서 형성하기 때문에 보호막(180)의 형성 과정에서 Mo 합금(Mo-X)에 포함되어 있던 질소가 Mo 합금을 이루는 부원소(X)와 결합하여 도 4에 도시한 것과 같은 질화물(XN) 확산 방지막(175p1, 175p3)을 이루게 된다. 여기에서, 구리의 질화막이 아닌 TaN, TiN 등의 질화막이 생기는 이유는 이들이 CuN의 형성 자유에너지보다 더 음의 값을 가지므로 질소가 구리와 결합하기 전에 Ti, Ta 등과 결합하기 때문이다.
앞서 설명하였듯이, 이 확산 방지막(175p1, 175p3)은 구리가 반도체(151)로 확산되는 것을 방지하기 위한 것으로서, 확산 방지 효과는 TaN > TiN > NbN ≒ ZrN 의 순서이다.
한편, 도 9에서 상부 도전막(170q)을 형성하기 전 또는 후에 열처리 과정을 따로 둘 수도 있다.
마지막으로, 도 5 및 도 6에 도시한 바와 같이, 500 Å 내지 1,500 Å 두께의 IZO 또는 ITO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성한다.
본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하므로 제조 공정을 단순화할 수 있다.
한편, 본 발명의 실시예에 따른 배선 구조는 박막 트랜지스터 표시판 위에 색 필터가 형성되어 있는 COA(color filter on array) 방식의 액정 표시 장치용 박막 트랜지스터 표시판 또는 유기 EL구동용 박막 트랜지스터의 구조에도 동일하게 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서, 구리배선의 하부에 질화된 금속이 확산방지막을 형성하여, 기존의 확산방지막 대비하여 확산방지의 기능을 개선하는 효과가 있다.

Claims (24)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극을 포함하는 게이트선,
    상기 게이트 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    적어도 일부분 상기 반도체층 위에 형성되어 있는 소스 전극을 포함하는 데이터선, 그리고
    적어도 일부분 상기 반도체층 위에 형성되어 있으며 상기 소스 전극과 분리되어 있는 드레인 전극
    을 포함하며,
    상기 소스 전극 및 드레인 전극은 주원소인 몰리브덴과 부원소로 이루어진 몰리브덴 합금의 하부막과 구리로 이루어진 상부막을 포함하고,
    상기 하부막은 상기 부원소의 질화물을 포함하는
    박막 트랜지스터 장치.
  2. 제1항에서,
    상기 부원소는 Ti, Ta, Zr, Nb 중 적어도 하나를 포함하는 박막 트랜지스터 장치.
  3. 제2항에서,
    상기 하부막에서 상기 부원소의 함량이 10 atm% 이하인 박막 트랜지스터 장치.
  4. 제1항에서,
    상기 하부 도전막은 0.01 atm% 이상 50 atm% 이하의 질소를 포함하는 박막 트랜지스터 장치.
  5. 제1항에서,
    상기 질화물은 상기 상부막과의 계면에 위치하는 제1 질화막을 포함하는 박막 트랜지스터 장치.
  6. 제5항에서,
    상기 질화물은 상기 반도체층과의 계면에 위치하는 제2 질화막을 더 포함하는 박막 트랜지스터 장치.
  7. 제1항에서,
    상기 질화물은 상기 반도체층과의 계면에 위치하는 박막 트랜지스터 장치.
  8. 제1항에서,
    상기 질화물은 상기 하부막의 내부에 위치하는 박막 트랜지스터 장치.
  9. 제1항에서,
    상기 질화물은 두께가 5Å 이상인 질화막을 포함하는 박막 트랜지스터 장치.
  10. 제1항에서,
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 장치.
  11. 기판 상에 게이트선을 형성하는 단계,
    상기 게이트선 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 Mo 합금을 적층하여 하부 도전막을 형성하는 단계,
    상기 하부 도전막 위에 구리를 적층하여 상부 도전막을 형성하는 단계, 그리고
    상기 상부 및 하부 도전막을 패터닝하여 데이터선을 형성하는 단계,
    를 포함하며,
    상기 반도체층 형성 단계 후 상기 하부 도전막의 형성 단계 전, 또는 상기 하부 도전막 형성 단계 중, 또는 상기 하부 도전막 형성 단계 후 상기 상부 도전막 형성 단계 전에 질소 분위기를 적용하는
    박막 트랜지스터 장치의 제조 방법.
  12. 제11항에서,
    상기 하부 도전막 형성 단계는 주원소인 Mo와 부원소로 이루어진 Mo 합금 표적을 스퍼터링하는 단계를 포함하는 박막 트랜지스터 장치의 제조 방법.
  13. 제12항에서,
    상기 부원소는 Ti, Ta, Zr, Nb 중 적어도 하나를 포함하는 박막 트랜지스터 장치의 제조 방법.
  14. 제13항에서,
    상기 Mo 합금 표적의 상기 부원소 함량이 10 atm% 이하인 박막 트랜지스터 장치의 제조 방법.
  15. 제11항에서,
    상기 하부 도전막은 0.01 atm% 이상 50 atm% 이하의 질소를 포함하는 박막 트랜지스터 장치의 제조 방법.
  16. 제12항에서,
    상기 스퍼터링 단계는 질소 분위기에서 수행하는 박막 트랜지스터 장치의 제 조 방법.
  17. 제16항에서,
    상기 하부 도전막을 열처리하는 단계를 더 포함하는 박막 트랜지스터 장치의 제조 방법.
  18. 제16항에서,
    상기 데이터선 위에 제2 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 장치의 제조 방법.
  19. 제18항에서,
    상기 제2 절연막 형성 단계에서 상기 하부 도전막에 함유되어 있는 질소가 상기 부원소와 결합하여 질화물을 형성하는 박막 트랜지스터 장치의 제조 방법.
  20. 제12항에서,
    상기 하부 도전막 형성 단계는 상기 스퍼터링 단계 전 또는 후에 질화처리를 수행하여 질소함유막을 형성하는 단계를 더 포함하는 박막 트랜지스터 장치의 제조 방법.
  21. 제20항에서,
    상기 질소함유막의 두께는 5Å 이상인 박막 트랜지스터 장치의 제조 방법.
  22. 제12항에서,
    상기 하부 도전막 형성 단계는 상기 스퍼터링 단계 후에 대기 중에 방치하여 질소함유막을 형성하는 단계를 더 포함하는 박막 트랜지스터 장치의 제조 방법.
  23. 제22항에서,
    상기 질소함유막의 두께는 5Å 이상인 박막 트랜지스터 장치의 제조 방법.
  24. 제11항에서,
    상기 데이터선 위에 제2 절연막을 형성하는 단계, 그리고
    상기 제2 절연막 위에 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 장치의 제조 방법.
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