JP6853421B2 - 結晶酸化物薄膜、積層体及び薄膜トランジスタ - Google Patents

結晶酸化物薄膜、積層体及び薄膜トランジスタ Download PDF

Info

Publication number
JP6853421B2
JP6853421B2 JP2020534642A JP2020534642A JP6853421B2 JP 6853421 B2 JP6853421 B2 JP 6853421B2 JP 2020534642 A JP2020534642 A JP 2020534642A JP 2020534642 A JP2020534642 A JP 2020534642A JP 6853421 B2 JP6853421 B2 JP 6853421B2
Authority
JP
Japan
Prior art keywords
thin film
oxide thin
crystal
less
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020534642A
Other languages
English (en)
Other versions
JPWO2020196716A1 (ja
Inventor
絵美 川嶋
絵美 川嶋
井上 一吉
一吉 井上
正嗣 大山
正嗣 大山
雅敏 柴田
雅敏 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd filed Critical Idemitsu Kosan Co Ltd
Application granted granted Critical
Publication of JP6853421B2 publication Critical patent/JP6853421B2/ja
Publication of JPWO2020196716A1 publication Critical patent/JPWO2020196716A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/16Oxides
    • C30B29/22Complex oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08Oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391Gated diode structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Laminated Bodies (AREA)

Description

本発明は、結晶酸化物薄膜、積層体及び薄膜トランジスタに関する。
アモルファス酸化物半導体の課題は、酸素欠損による電子キャリアが安定しないことであった。
これに対し特許文献1及び特許文献2では、In(インジウム)及びGa(ガリウム)を含む組成を主として、水(HO)をスパッタリングガスに入れて成膜することで、結晶酸化物半導体材料をチャネルに用いることが可能になり、高移動度かつ安定なTFTを作製していた。
スパッタリングガスに水を入れて成膜する場合、プロセス装置に関する課題は、配管の腐食であり、TFT特性に関する課題は、水素原子の影響による閾値電圧Vthの面内バラツキ及び信頼性劣化であった。
これらの課題に対し、特許文献3、特許文献4及び特許文献5には、In−Ga−OにLn(ランタノイド)を加えた組成を適用し、酸素(O)入り成膜でも、高移動度かつ安定なTFTを作製することが記載されている。
特許文献6には、TFTの特性が記載されている。特許文献6に記載のTFTは、インジウム、ガリウム及びサマリウムを含有する酸化物焼結体を含むスパッタリングターゲットを用いて成膜した酸化物薄膜を有する。
特許第5373212号公報 特開2018−107316号公報 特許第6097458号公報 特許第6334598号公報 特許第6289693号公報 国際公開第2018/043323号
近年、TFT素子は、小型化していく傾向があり、小型TFTでの特性が重要となっている。ここでの小型TFTとはチャネル長Lが50μm以下のTFTである。
特許文献1〜3及び特許文献5に記載の酸化物薄膜、並びに特許文献4に記載の一部の酸化物薄膜を、小型TFTに適用すると、トラップ制限伝導領域特性が悪化するという課題があった。トラップ制限伝導領域特性とは、ゲート印加電圧Vgが低電圧領域において、酸化物半導体の伝導特性の主であるトラップ制限伝導が寄与する移動度と定義する。TFTのサイズが小さくなると、トラップ制限伝導領域特性が低下する傾向にあった。
特許文献6には、電極をメタルマスクによりパターニングしたチャネル長Lが50μm超のTFTが記載されている。特許文献6に記載のTFTにおいては、良好なTFT特性が得られているが、小型TFTにおいてのトラップ制限伝導領域特性は、得られていない。
本発明の目的は、小型TFTにおいても良好な移動度を示す結晶酸化物薄膜、当該結晶酸化物薄膜を有する積層体、及び当該結晶酸化物薄膜を有する薄膜トランジスタを提供することである。
[1]
In元素、Ga元素及びLn元素を含む結晶酸化物薄膜であって、In元素が主成分であり、Ln元素は、La、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuからなる群から選択される一種以上の元素であり、平均結晶粒径Dが、0.05μm以上、0.5μm以下である、結晶酸化物薄膜。
[2]
前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下である、[1]に記載の結晶酸化物薄膜。
[3]
前記結晶酸化物薄膜の薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、
[1]又は[2]に記載の結晶酸化物薄膜。
[4]
前記結晶酸化物薄膜の平面TEM−EDS解析において、前記結晶酸化物薄膜を構成する金属元素が、薄膜中の結晶粒界に偏析していない、[1]から[3]のいずれか一項に記載の結晶酸化物薄膜。
[5]
下記(1)、(2)及び(3)で表される原子組成比の範囲を満たす、[1]から[4]のいずれか一項に記載の結晶酸化物薄膜。
0.85<In/(In+Ga+Ln)≦0.98・・・(1)
0.01≦Ga/(In+Ga+Ln)<0.11 ・・・(2)
0.01≦Ln/(In+Ga+Ln)<0.04 ・・・(3)
[6]
前記結晶酸化物薄膜の電子線回折において、ビックスバイト構造である結晶粒を含む、[1]から[5]のいずれか一項に記載の結晶酸化物薄膜。
[7]
Ln元素は、Sm元素である、[1]から[6]のいずれか一項に記載の結晶酸化物薄膜。
[8]
[1]から[7]のいずれか一項に記載の結晶酸化物薄膜と、前記結晶酸化物薄膜を支持する支持体と、を有し、前記支持体の表面と、前記結晶酸化物薄膜中の結晶粒界とがなす平均粒界角度θsubが70°以上、110°以下であり、薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、積層体。
[9]
電極と、結晶酸化物薄膜と、を有する薄膜トランジスタであって、前記薄膜トランジスタの断面TEM観察において、前記電極と前記結晶酸化物薄膜との接触領域長Ls及び前記結晶酸化物薄膜中の結晶粒界同士の平均間隔Dが式(4)及び式(5)の関係を満たす、薄膜トランジスタ。
1μm≦Ls≦50μm ・・・(4)
10≦Ls/D≦1000 ・・・(5)
[10]
前記結晶酸化物薄膜は、In元素、Ga元素及びLn元素を含み、In元素が主成分であり、Ln元素は、La、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuからなる群から選択される一種以上の元素であり、前記結晶酸化物薄膜における平均結晶粒径Dが、0.05μm以上、0.5μm以下である、[9]に記載の薄膜トランジスタ。
[11]
前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが70°以上、110°以下であり、薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、[9]又は[10]に記載の薄膜トランジスタ。
[12]
結晶酸化物薄膜を有する薄膜トランジスタであって、前記結晶酸化物薄膜は、In元素、Ga元素及びLn元素を含み、In元素が主成分であり、Ln元素は、La、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuからなる群から選択される一種以上の元素であり、前記結晶酸化物薄膜における平均結晶粒径Dが、0.05μm以上、0.5μm以下であり、前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下であり、薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、薄膜トランジスタ。
[13]
前記結晶酸化物薄膜の平面TEM−EDS解析において、前記結晶酸化物薄膜を構成する金属元素が、薄膜中の結晶粒界に偏析していない、[12]に記載の薄膜トランジスタ。
[14]
前記結晶酸化物薄膜は、下記(1)、(2)及び(3)で表される原子組成比の範囲を満たす、[12]又は[13]に記載の薄膜トランジスタ。
0.85<In/(In+Ga+Ln)≦0.98 ・・・(1)
0.01≦Ga/(In+Ga+Ln)<0.11 ・・・(2)
0.01≦Ln/(In+Ga+Ln)<0.04 ・・・(3)
[15]
前記結晶酸化物薄膜は、電子線回折において、ビックスバイト構造である結晶粒を含む、[12]から[14]のいずれか一項に記載の薄膜トランジスタ。
[16]
Ln元素は、Sm元素である、[12]から[15]のいずれか一項に記載の薄膜トランジスタ。
本発明の一態様によれば、小型TFTにおいても良好な移動度を示す結晶酸化物薄膜、当該結晶酸化物薄膜を有する積層体、及び当該結晶酸化物薄膜を有する薄膜トランジスタを提供できる。
本発明の一態様に係る積層体を示す縦断面図である。 ガラス基板上に酸化物薄膜を形成した状態を示す縦断面図である。 図2Aの酸化物薄膜上にSiO膜を形成した状態を示す図である。 本発明の一態様に係る薄膜トランジスタを示す縦断面図である。 本発明の一態様に係る薄膜トランジスタを示す縦断面図である。 本発明の一態様に係る量子トンネル電界効果トランジスタを示す縦断面図である。 量子トンネル電界効果トランジスタの他の例を示す縦断面図である。 図5において、p型半導体層とn型半導体層の間に酸化シリコン層が形成された部分のTEM(透過型電子顕微鏡)写真である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 本発明の一態様に係る薄膜トランジスタを用いた表示装置を示す上面図である。 本発明の一態様に係る薄膜トランジスタを用いた表示装置の画素部の回路を説明するための回路図である。 本発明の一態様に係る薄膜トランジスタを用いた表示装置の画素部の回路を説明するための回路図である。 本発明の一態様に係る薄膜トランジスタを用いた固体撮像素子の画素部の回路を示す図である。 実施例及び比較例に係る半導体パターニング後の膜状態の顕微鏡像である。 実施例1に係る酸化物薄膜の断面TEM画像である。 実施例2に係る酸化物薄膜の断面TEM画像である。 実施例3に係る酸化物薄膜の断面TEM画像である。 比較例1に係る酸化物薄膜の断面TEM画像である。 比較例2に係る酸化物薄膜の断面TEM画像である。 比較例3に係る酸化物薄膜の断面TEM画像である。 比較例4に係る酸化物薄膜の断面TEM画像である。 実施例1に係る酸化物薄膜の平面TEM画像である。 実施例2に係る酸化物薄膜の平面TEM画像である。 実施例3に係る酸化物薄膜の平面TEM画像である。 比較例1に係る酸化物薄膜の平面TEM画像である。 比較例2に係る酸化物薄膜の平面TEM画像である。 比較例3に係る酸化物薄膜の平面TEM画像である。 比較例4に係る酸化物薄膜の平面TEM画像である。 実施例1に係る酸化物薄膜の平面TEM−EDS画像である。 実施例3に係る酸化物薄膜の平面TEM−EDS画像である。 比較例1に係る酸化物薄膜の平面TEM−EDS画像である。 比較例2に係る酸化物薄膜の平面TEM−EDS画像である。 比較例3に係る酸化物薄膜の平面TEM−EDS画像である。 実施例1に係る小型TFTに関する伝達特性Id−Vgグラフである。 実施例1に係る小型TFTに関するVgと移動度μsatとの関係を示すグラフである。 実施例2に係る小型TFTに関する伝達特性Id−Vgグラフである。 実施例2に係る小型TFTに関するVgと移動度μsatとの関係を示すグラフである。 実施例3に係る小型TFTに関する伝達特性Id−Vgグラフである。 実施例3に係る小型TFTに関するVgと移動度μsatとの関係を示すグラフである。 比較例1に係る小型TFTに関する伝達特性Id−Vgグラフである。 比較例1に係る小型TFTに関するVgと移動度μsatとの関係を示すグラフである。 比較例2に係る小型TFTに関する伝達特性Id−Vgグラフである。 比較例2に係る小型TFTに関する、Vgと移動度μsatとの関係を示すグラフである。 比較例3に係る小型TFTに関する、伝達特性Id−Vgグラフである。 比較例4に係る小型TFTに関する伝達特性Id−Vgグラフである。 比較例4に係る小型TFTに関するVgと移動度μsatとの関係を示すグラフである。
以下、実施の形態について図面等を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されない。
図面において、大きさ、層の厚さ及び領域等は、明瞭化のために誇張されている場合がある。よって、本発明は、図示された大きさ、層の厚さ及び領域等に限定されない。なお、図面は、理想的な例を模式的に示したものであり、本発明は、図面に示す形状及び値等に限定されない。
本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付されており、数的に特定する旨の記載が無い構成要素については、数的に限定されない。
本明細書等において、「膜」又は「薄膜」という用語と、「層」という用語とは、場合によっては、互いに入れ替えることが可能である。
本明細書等の焼結体及び酸化物薄膜において、「化合物」という用語と、「結晶相」という用語は、場合によっては、互いに入れ替えることが可能である。
本明細書において、「酸化物焼結体」を単に「焼結体」と称する場合がある。
本明細書において、「スパッタリングターゲット」を単に「ターゲット」と称する場合がある。
本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子(トランジスタなど)、抵抗素子、インダクタ、キャパシタ、及びその他の各種機能を有する素子などが含まれる。
本明細書等において、トランジスタが有するソースやドレインの機能は、異なる極性のトランジスタを採用する場合又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
本明細書において、「〜」を用いて表される数値範囲は、「〜」の前に記載される数値を下限値とし、「〜」の後に記載される数値を上限値として含む範囲を意味する。
本発明者らは、In(インジウム)元素、Ga(ガリウム)元素及びLn(ランタノイド)元素を含み、In元素が主成分である結晶酸化物薄膜において、平均結晶粒径を小さく制御することで、小型TFTにおいても良好な移動度が得られるという知見を得た。
また、本発明者らは、例えば、結晶酸化物薄膜におけるIn元素、Ga元素及びLn元素の組成比率を所定範囲に制御すること、又は小型TFT作製プロセスにおける条件を所定範囲に制御することなどにより、スパッタガスが水を含有していなくても、平均結晶粒径を小さく制御した結晶酸化物薄膜が得られるという知見を得た。
本発明者らは、これらの知見に基づいて本発明を発明した。
1.結晶酸化物薄膜
本実施形態に係る結晶酸化物薄膜は、In元素(インジウム元素)、Ga元素(ガリウム元素)及びLn元素(ランタノイド元素)を含む。
本実施形態に係る結晶酸化物薄膜においては、In元素が主成分であり、Ln元素は、La、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuからなる群から選択される一種以上の元素である。
本実施形態に係る結晶酸化物薄膜は、実質的にIn元素(インジウム元素)、Ga元素(ガリウム元素)、Ln元素(ランタノイド元素)及びO元素(酸素元素)のみからなっていてもよい。ここで、「実質的に」とは、上記In元素(インジウム元素)、Ga元素(ガリウム元素)、Ln元素(ランタノイド元素)及びO元素(酸素元素)の組合せに起因する本発明の効果が生じる範囲において、本実施形態に係る結晶酸化物薄膜が、他の成分を含んでいてもよいことを意味する。
(平均結晶粒径D
本実施形態に係る結晶酸化物薄膜においては、平均結晶粒径Dが、0.05μm以上、0.5μm以下であり、0.05μm以上、0.4μm以下であることが好ましい。
本明細書において、結晶酸化物薄膜における平均結晶粒径Dは、平面TEM観察画像(「平面TEM像」と称する場合がある。)に基づき測定する。すなわち、透過型電子顕微鏡鏡を用いて、倍率200,000倍に拡大して観察した平面TEMにより観察される結晶粒子の直径を解析することによって算出する。また、平均結晶粒径Dの他の測定方法としては、後述する実施例に記載のようにガリウムイオンビーム照射後であって平面TEM観察前のサンプルについてのEBSP(後方散乱電子回折像)によっても同様の解析を行うことが可能である。
(薄膜表面と薄膜中の結晶粒界とがなす角度)
本実施形態に係る結晶酸化物薄膜において、薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下であることが好ましい。
薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下であれば、電極との接触領域長が短い小型TFTにおいても、電極面に対して結晶粒界が傾き過ぎず、接触領域長の長さ方向において結晶粒界を密に存在させることができ、その結果、本実施形態に係る結晶酸化物薄膜を有する薄膜トランジスタは、より良好な移動度を示す。
本明細書において、薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θは、断面TEM観察画像(「断面TEM像」と称する場合がある。)に基づき測定する。すなわち、透過型電子顕微鏡を用いて、倍率200,000倍に拡大して観察した断面TEMにより観察される結晶粒界と薄膜表面とのなす角を解析することによって算出する。
(薄膜中の結晶粒界同士の平均間隔D
本実施形態に係る結晶酸化物薄膜において、薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下であることが好ましく、0.08μm以上、0.30μm以下であることがより好ましい。
本明細書において、薄膜中の結晶粒界同士の平均間隔Dは、断面TEM観察画像に基づき測定する。すなわち、透過型電子顕微鏡を用いて、倍率200,000倍で観測した像の中で、チャネル方向に1μm、酸化物膜厚50nmのサイズで薄膜トランジスタ中のL長方向に観測点が重ならないように任意の3つの視野を抽出し、断面TEM像により観察される結晶粒子の間隔を解析することによって算出する。
(結晶粒界への偏析状態)
本実施形態に係る結晶酸化物薄膜についての平面TEM−EDS解析において、当該結晶酸化物薄膜を構成する金属元素が、薄膜中の結晶粒界に偏析していないことが好ましい。本明細書において、「薄膜中の結晶粒界に偏析していない」とは、各金属元素が一様に分布しており粒界にも偏りがないことを意味する。結晶酸化物薄膜を構成する金属元素が、結晶粒界に偏析していないことで、トラップ制限伝導領域特性が向上する。
(薄膜の組成)
本実施形態に係る結晶酸化物薄膜は、下記(1)、(2)及び(3)で表される原子組成比の範囲を満たすことが好ましい。
0.85<In/(In+Ga+Ln)≦0.98・・・(1)
0.01≦Ga/(In+Ga+Ln)<0.11 ・・・(2)
0.01≦Ln/(In+Ga+Ln)<0.04 ・・・(3)
本実施形態に係る結晶酸化物薄膜において、In/(In+Ga+Ln)が0.85超であれば、小型TFT駆動時にキャリアである電子が、酸化物薄膜中の欠陥によるエネルギーポテンシャル障壁の影響を受けにくくなり、結果としてトラップ制限伝導領域特性に優れる小型TFTが得られる。
本実施形態に係る結晶酸化物薄膜において、In/(In+Ga+Ln)が0.98以下であれば、小型TFTにおいてゲート電圧をマイナスに印加した際にリーク電流が発生しにくく、ON/OFFに優れたトランジスタ特性が得られる。
In/(In+Ga+Ln)は、0.86超、0.98以下であることが好ましい。さらに好ましくは、In/(In+Ga+Ln)は、0.87超、0.98以下である。
本実施形態に係る結晶酸化物薄膜において、Ga/(In+Ga+Ln)が0.01以上であれば、結晶粒径を小さく制御することができる。
本実施形態に係る結晶酸化物薄膜において、Ga/(In+Ga+Ln)が0.11未満であれば、小型TFT駆動時にキャリアである電子が、酸化物薄膜中のLn(例えば、Sm)が形成するポテンシャル障壁の影響を受けにくくなり、結果としてトラップ制限伝導領域特性に優れる小型TFTが得られる。
Ga/(In+Ga+Ln)は、0.01以上、0.11未満であることが好ましく、さらに好ましくは0.03以上、0.10未満である。
本実施形態に係る結晶酸化物薄膜において、Ln/(In+Ga+Ln)が0.01以上であれば、酸化物薄膜アニール後に支持体に対して垂直方向に柱状結晶が形成され、結果としてトラップ制限伝導領域特性に優れる小型TFTが得られる。
本実施形態に係る結晶酸化物薄膜において、Ln/(In+Ga+Ln)が0.04未満であれば、小型TFT駆動時にキャリアである電子が、酸化物薄膜中のLn(例えば、Sm)が形成するポテンシャル障壁の影響を受けにくくなり、結果としてトラップ制限伝導領域特性に優れる小型TFTが得られる。
Ln/(In+Ga+Ln)は、0.01以上、0.04未満であることが好ましく、さらに好ましくは0.02以上、0.04未満である。
本実施形態に係る結晶酸化物薄膜において用いているLn元素は、最外殻電子を6s軌道に有することから、一般に、Ln元素を含む化合物のそれぞれの電気的性質は、互いに似ていることで知られている。よって、Ln元素は、特に限定されないが、Sm元素(サマリウム元素)であることが好ましい。Sm元素は、他のLn元素に比べて、結晶酸化物薄膜中の含有量が少量でも、支持体に対して垂直方向に延びる柱状結晶を形成できる。また、Ln元素としてサマリウム元素以外の元素についても、サマリウムと同じ程度のイオン半径であれば、Ln元素としてサマリウム元素を含む結晶酸化物薄膜と同様の効果を奏すると考えられる。
本実施形態において、Ln元素がSm元素(サマリウム元素)である場合、本実施形態に係る結晶酸化物薄膜は、下記(1A)、(2A)及び(3A)で表される原子組成比の範囲を満たすことが好ましい。
0.85<In/(In+Ga+Sm)≦0.98 ・・・(1A)
0.01≦Ga/(In+Ga+Sm)<0.11 ・・・(2A)
0.01≦Sm/(In+Ga+Sm)<0.04 ・・・(3A)
本明細書において、「In元素が主成分である」又は「インジウム元素を主成分とする」とは、結晶酸化物薄膜又は後述するスパッタリングターゲットを構成する金属元素の全原子数の内、50at%以上がインジウム元素であることを意味する。結晶酸化物薄膜を構成する金属元素の全原子数の内、70at%以上がインジウム元素であることが好ましく、80at%以上がインジウム元素であることがより好ましく、85at%以上がインジウム元素であることがさらに好ましい。結晶酸化物薄膜を構成する金属元素の全原子数の内、50at%以上がインジウム元素であれば、本実施形態に係る結晶酸化物薄膜をTFTに採用した場合に、十分高い飽和移動度を発揮できる。
結晶酸化物薄膜中の各金属元素の含有量(原子比)は、ICP(Inductive Coupled Plasma)測定又はXRF(X−ray Fluorescence)測定により、各元素の存在量を測定することで求めることができる。ICP測定には、誘導結合プラズマ発光分析装置を用いることができる。XRF測定には、薄膜蛍光X線分析装置を用いることができる。
また、小型TFT素子中の結晶酸化物薄膜中の各金属元素の含有量(原子比)は、電子顕微鏡を用いたTEM−EDS測定、誘導結合プラズマ発光分析装置を用いたICP測定、及びセクタ型ダイナミック二次イオン質量分析計を用いたSIMS分析によって2原子%以内の誤差精度で分析することができる。初めに断面TEM−EDSにより結晶酸化物薄膜中の金属元素、及び半定量分析により10原子%程度の誤差範囲で組成比率を同定する。次に、半定量分析結果から20原子%の範囲において金属元素の原子比が既知の10種類の組成比率からなる標準酸化物薄膜を作製する。標準酸化物薄膜については、誘導結合プラズマ発光分析装置又は薄膜蛍光X線分析装置で測定した値を組成比率の絶対値とする。さらに、標準酸化物薄膜の上面に、TFT素子と同様の材料及び同様のチャネル長で形成したソース・ドレイン電極を作製し、これを標準材料としセクタ型ダイナミック二次イオン質量分析計SIMS(IMS 7f−Auto、AMETEK社製)により酸化物半導体層の分析を行い各元素の質量スペクトル強度を得て、既知の元素濃度と質量スペクトル強度の検量線を作製する。次に、パネルから取り出した実TFT素子の酸化物薄膜部分を、セクタ型ダイナミック二次イオン質量分析計を用いたSIMS分析によるスペクトル強度から、前述の検量線を用いて、原子比を算出すると、算出された原子比は、別途、薄膜蛍光X線分析装置又は誘導結合プラズマ発光分析装置で測定された酸化物薄膜の原子比の2原子%以内の精度で確認できる。
本実施形態に係る結晶酸化物薄膜は、ビックスバイト構造である結晶粒を含むことが好ましい。結晶酸化物薄膜がビックスバイト構造である結晶粒を含むことは、電子線回折により確認できる。
結晶酸化物薄膜がビックスバイト構造である結晶粒を含む場合、ビックスバイト構造である結晶粒は対称性の良い立方晶状であるため、結晶粒界を跨いでもTFT特性(移動度)の低下を抑制できる。
本実施形態に係る結晶酸化物薄膜によれば、所定の元素(In、Ga、Ln及びO)を含有し、平均結晶粒径Dが0.05μm以上、0.5μm以下に制御されている。そのため、本実施形態に係る結晶酸化物薄膜を有する小型TFTは、良好なトラップ制限伝導領域特性を示し、低電圧でも電流を多く流すことができる。これにより、小型TFTが組み込まれたディスプレイにおいて、開口率を高くし、かつ消費電力を低下させることができる。
本発明の一態様による結晶酸化物薄膜は、液晶ディスプレイ及び有機ELディスプレイ等の表示装置等に用いられる小型TFTとして有用である。
2.結晶酸化物薄膜の製造方法
本実施形態に係る結晶酸化物薄膜は、例えば、In元素、Ga元素及びLn元素を含む酸化物焼結体を含むスパッタリングターゲットを用いて成膜できる。このスパッタリングターゲットを、本実施形態に係るスパッタリングターゲットと称する場合がある。本実施形態に係るスパッタリングターゲットに含まれる酸化物焼結体を、本実施形態に係る酸化物焼結体と称する場合がある。
本実施形態に係る酸化物焼結体において、Ln元素は、La、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuからなる群から選択される一種以上の元素である。
本実施形態に係る酸化物焼結体において、In元素が主成分であることが好ましい。
本実施形態に係る結晶酸化物薄膜の製造方法としては、本実施形態に係るスパッタリングターゲットを用い、スパッタリングにより酸化物薄膜を成膜する工程を有する製造方法が挙げられる。スパッタリングによる成膜工程では、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される1種以上のガスをスパッタガスとして用いる。スパッタガス中に含まれる「不純物」は、意図的に添加しない元素であって、スパッタ性能に実質的な影響を与えない微量元素を意味する。
スパッタ法によって得られる酸化物薄膜の原子組成比は、スパッタリングターゲットにおける酸化物焼結体の原子組成比を反映する。そのため、所望の酸化物薄膜の原子組成比と同様の原子組成比を有する酸化物焼結体を含むスパッタリングターゲットを用いて成膜することが好ましい。
スパッタ法に用いられるターゲットは、不純物金属が500ppm以下であることが好ましく、100ppm以下であることがより好ましい。特に4価のSnは、ターゲット中の含有量を500ppm以下、より好ましくは100ppm以下とすることで、ターゲット中に含まれるSnが酸化物膜中に不純物として残留しても、本実施形態の結晶酸化物半導体においては電子散乱源とならず、良好なTFT特性が得られる。ターゲット中の不純物金属の含有量は、結晶酸化物薄膜と同様、ICP、又はSIMSにより測定できる。ターゲット中に含まれる「不純物」は、原料や製造工程で混入する、意図的に添加しない元素であって、ターゲット及び半導体の性能に実質的な影響を与えない微量元素を意味し、「不純物金属」は、「不純物」としての元素のうち金属元素であるものを意味する。
また、本実施形態に係る結晶酸化物薄膜は、例えば、結晶酸化物薄膜と保護膜とを含む積層体の一部として製造することもできる。
当該積層体の製造方法としては、本実施形態に係るスパッタリングターゲットを用い、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される1種以上のガスをスパッタガスとして用いて、スパッタリングにより酸化物薄膜を成膜する工程、前記酸化物薄膜に対して酸化雰囲気での加熱処理を行わずに、前記酸化物薄膜の上に保護膜を形成する工程、及び前記酸化物薄膜及び前記保護膜を含む積層体に加熱処理を施す工程を含む製造方法が挙げられる。
酸化インジウムを主成分とするスパッタリングターゲットを用い、実質的に不純物を含まないアルゴン及び酸素からなる群から選択される1種以上のガスをスパッタガスとして用いてスパッタリングにより成膜して得られる酸化物薄膜は、アモルファスの酸化物薄膜である。この酸化物薄膜を、フォトリソグラフィーで島状にパターニングし、保護膜を形成する前に加熱して結晶化させることにより、表面結晶が単一な結晶方位を有する、結晶酸化物薄膜を得ることができる。
以下、各工程について説明する。
(酸化物薄膜成膜工程)
酸化物薄膜成膜工程では、本実施形態に係るスパッタリングターゲットを用い、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される1種以上のガスをスパッタガスとして用いて、スパッタリングにより酸化物薄膜を成膜する(例えば、図2A参照)。図2Aには、ガラス基板81上に酸化物薄膜83を形成した状態が示されている。
スパッタガスが「不純物ガスを実質的に含まない」とは、ガスの挿入に伴う吸着水の持ち込み、及びチャンバーのリークや吸着ガス等の排除できないガス(不可避不純物ガス)を除き、アルゴン及び酸素以外の不純物ガスを積極的に投入しないことを意味する。本実施形態において、スパッタガスとしては、例えば、市販の高純度アルゴン及び高純度酸素の混合ガスを用いることができる。不純物は、可能であれば、スパッタガスから排除することが好ましい。
スパッタガス中の不純物ガスの割合は、0.1体積%以下であることが好ましく、0.05体積%以下であることがより好ましい。不純物ガスの割合が0.1体積%以下であれば、酸化物薄膜の結晶化が問題なく進行する。
高純度アルゴン及び高純度酸素の純度は、99体積%以上が好ましく、99.9体積%以上がより好ましく、99.99体積%以上であることがさらに好ましい。
アルゴン及び酸素の混合ガス中の酸素分圧は、0体積%超、10体積%以下であることが好ましく、0体積%超、5体積%以下であることがより好ましい。酸素分圧が0体積%超、10体積%以下であれば、加熱時に容易に結晶化して半導体化する。酸素分圧を変えることによって、酸化物薄膜の酸化度合い、即ち、結晶化度合いを調節できる。酸素分圧は、必要に応じて適宜選択すればよい。
スパッタ中の磁束密度は、700G以上であることが好ましい。スパッタ中の磁束密度が700G以上であれば、スパッタ成膜時のプラズマの密度を上げることが出来、酸化物薄膜の密度が上がり、パターニング後のアニール時に結晶核が形成されやすく結果として結晶粒子を小さく制御できる。
スパッタ中の磁束密度が700G以未満あってもスパッタ時の出力密度を2.5kW/cm以上にすることでスパッタ成膜時のプラズマの密度を上げることが出来、結果として酸化物薄膜中の結晶粒子を小さく制御できる。
酸化物薄膜成膜工程では、本実施形態に係るスパッタリングターゲットをRFマグネトロンスパッタリング装置又はDCマグネトロンスパッタリング装置に装着してスパッタリングすることが好ましい。
本実施形態に係るスパッタリングターゲットは、インジウム元素、ガリウム元素及びランタノイド元素を含有していることが好ましい。
スパッタリングターゲットにおいて、インジウム元素だけでなくガリウム元素及びランタノイド元素を添加することで、酸化物薄膜の形成時に均一なアモルファス構造にすることができる。
本実施形態に係るスパッタリングターゲットは、インジウム元素、ガリウム元素及びランタノイド元素(例えば、サマリウム元素)を含有することにより、希ガスと酸素以外(例えば、水など)をスパッタガスに導入しなくとも、成膜時にアモルファスの酸化物薄膜を得ることができる。この酸化物薄膜を後述する加熱処理工程により加熱することで、支持体に対して柱状の結晶を成長させることができる。上述のように成膜した酸化物薄膜を小型TFTに適用することにより、駆動時に電子キャリアの注入性が優れ、結果としてトラップ制限伝導領域特性に優れる小型TFT素子が得られる。
(保護膜形成工程)
結晶酸化物薄膜の上に保護膜を形成する場合、得られた酸化物薄膜に対して酸化雰囲気での加熱処理を行った後、酸化物薄膜の上に保護膜を形成することが好ましい。保護膜形成前にアニールを行うことによって、酸化物薄膜の表面に酸素が共有されることで、保護膜形成後に界面電子トラップ準位が少なく、トラップ制限伝導領域特性に優れる小型TFT素子が得られる。
保護膜の材料としては、例えば、SiO、SiN、SiON、Al及びGa等が挙げられる。保護膜の厚さは、通常、50nm以上、500nm以下である。
保護膜の成膜方法としては、例えば、CVD法、スパッタリング法及び塗布法等が挙げられる。図2Bには、図2Aの酸化物薄膜83上にSiO膜85を形成した状態が示されている。
(加熱処理工程)
次に、酸化物薄膜を成膜した後又は保護膜を成膜した後に、加熱処理を行う。この加熱処理をアニールと称する場合がある。
加熱処理の温度は、250℃以上、500℃以下であることが好ましく、280℃以上、470℃以下であることがより好ましく、300℃以上、450℃以下であることがさらに好ましい。
酸化物薄膜の成膜後の加熱処理温度が250℃以上であれば、酸化物薄膜が結晶化し易い。
酸化物薄膜の成膜後の加熱処理温度が500℃以下であれば、結晶が異常成長して結晶粒が大きくなることを防止でき、結晶粒径を小さく制御できる。
加熱処理工程における加熱時間は、0.1時間以上、5時間以下であることが好ましく、0.3時間以上、3時間以下であることがより好ましく、0.5時間以上、2時間以下であることがさらに好ましい。
加熱処理工程における加熱時間が0.1時間以上であれば、結晶化しないといったことがなく、酸化物薄膜が結晶化し易い。
加熱処理工程における加熱時間が5時間以下であれば、経済性に優れる。
「加熱時間」とは、加熱処理の際に所定の最高温度を維持している時間(保持時間)をいう。
加熱処理工程における昇温速度は、2℃/分以上、40℃/分以下であることが好ましく、3℃/分以上、20℃/分以下であることがより好ましい。
加熱処理工程における昇温速度が2℃/分以上であれば、1℃/分未満の場合に比べて酸化物薄膜の製造効率が向上する。
加熱処理工程における昇温速度が40℃/分以下であれば、結晶化時に金属元素が均一に拡散し、粒界に金属が偏析していない結晶を形成できる。
また、加熱処理工程での昇温速度は、炉の設定温度と設定時間より算出される値とは異なり、酸化物薄膜の実際温度を時間で割った値である。酸化物薄膜の実際の温度は、例えば、炉の中の酸化物薄膜から1cm以内のエリアを熱電対で測定することにより求めることができる。
加熱処理工程は、大気雰囲気下で実施することが好ましい。
加熱処理工程は、酸化物薄膜のパターニング後に行うことが好ましい。パターニング後に行うことで、成膜時に膜中に存在する過剰な酸素、及びパターニング時に付着する有機物を脱離させながら結晶化を促進することが出来る。結果として、結晶粒内に有機物や過剰酸素がなく結晶欠陥の少ない膜が形成でき、電子トラップが少なく良好な伝導特性をもつ酸化物薄膜が形成できる。
ゲート絶縁膜形成後、かつコンタクトホール形成前、もしくはゲート絶縁膜及びコンタクトホール形成後に、さらに加熱処理工程を行うことが好ましい。酸化物薄膜のパターニング後に行う加熱処理工程を第1加熱処理工程と称し、ゲート絶縁膜形成後、かつコンタクトホール形成前、もしくはゲート絶縁膜及びコンタクトホール形成後に行う加熱処理工程を第2加熱処理工程と称する場合がある。第2加熱処理工程は、第1加熱処理工程よりも高いアニール温度で行うことが好ましい。ゲート絶縁膜形成後にアニールをすることによって、ゲート絶縁膜中に含まれる水素が酸化物薄膜まで拡散し、酸化物薄膜表面に存在する結晶欠陥を水酸基で終端し、結果として電子トラップが少なく良好な伝導特性をもつ酸化物薄膜が形成できる。
本実施形態に係る結晶酸化物薄膜の製造方法によれば、平均結晶粒径が0.05μm以上、0.5μm以下に制御された結晶酸化物薄膜を得ることができる。その結果、本実施形態に係る結晶酸化物薄膜の製造方法で成膜した結晶酸化物薄膜を有する小型TFTは、良好なトラップ制限伝導領域特性を示す。
3.積層体
本実施形態に係る積層体は、本実施形態に係る結晶酸化物薄膜と、結晶酸化物薄膜を支持する支持体と、を有する。
図1には、本実施形態の一例としての積層体10の断面概略図が示されている。積層体10は、結晶酸化物薄膜11と、結晶酸化物薄膜11を支持する支持体12とを有する。
積層体10において、支持体12の表面と、結晶酸化物薄膜11中の結晶粒界とがなす平均粒界角度θsubが70°以上、110°以下であり、結晶酸化物薄膜11中の結晶粒界同士の平均間隔Dが、0.01μm以上、0.5μm以下であることが好ましい。
支持体12の表面と、結晶酸化物薄膜11中の結晶粒界とがなす平均粒界角度θsub及び結晶粒界同士の平均間隔Dが、上記範囲を満たすことで、結晶酸化物薄膜11が接する支持体12の表面に対して、結晶粒界を密に存在させることができる。その結果、結晶酸化物薄膜11が、支持体としての電極(例えば、ソース電極)と接する場合には、当該電極面に対して、結晶粒界が密に存在することになる。その結果、電極との接触領域が狭い場合(例えば、小型TFT)でも、結晶酸化物薄膜への電子注入を確保でき、移動度の低下を抑制できる。
4.薄膜トランジスタ及び電子機器
本実施形態に係る薄膜トランジスタ(TFT)は、電極と、結晶酸化物薄膜と、絶縁膜とを有する。電極としては、ソース電極、ドレイン電極及びゲート電極が挙げられ、絶縁膜としては、ゲート絶縁膜及び保護膜が挙げられる。
本実施形態に係る薄膜トランジスタのチャネル長方向に沿って切り出した断面TEM観察において、電極と結晶酸化物薄膜との接触領域長Ls及び結晶酸化物薄膜中の結晶粒界同士の平均間隔Dが式(4)及び式(5)の関係を満たす。
1μm≦Ls≦50μm …(4)
10≦Ls/D≦1000 …(5)
本実施形態に係る薄膜トランジスタにおいて、結晶酸化物薄膜は、電極としてのソース電極と接していることが好ましい。ソース電極と接する接触領域長Lsが上記式(4)の関係を満たすことが好ましい。さらに、ソース電極と、ソース電極に接する結晶酸化物薄膜とが、上記式(5)の関係を満たすことが好ましい。
本実施形態に係る薄膜トランジスタにおいて、結晶酸化物薄膜は、本実施形態に係る結晶酸化物薄膜であることが好ましい。
薄膜トランジスタにおいて、上記式(4)及び式(5)の関係を満たすことで、電極と酸化物半導体層とのコンタクト領域が小さくても、優れた移動度を示す。
従来技術において作製されたTFTは、酸化物薄膜の上にメタルマスクを用いてソース電極及びドレイン電極が形成されていたところ、例えば、ソース電極と、酸化物薄膜との接触領域長が100μm程度であった。そのため、酸化物薄膜における結晶粒径が1μm以上であっても、ソース電極との接触領域においては結晶粒界が100個程度存在しており、ソース電極に対して導電領域である結晶粒界が充分な数、接しており、移動度の観点で大きな問題とはなっていなかった。
しかしながら、近年、OLED等のディスプレイにおける開口率を上げるため、TFTの素子サイズが小さくなっている。そのため、従来のようにメタルマスクを用いた成膜ではなく、フォトリソグラフィーによってパターニングされた小型TFTにおける特性制御が必要である。小型TFT構造においては、ソース電極と、酸化物薄膜との接触領域長を短くする。接触領域長が短いTFT構造においても、充分な移動度を得るためには、ソース電極との接触領域において充分な数の結晶粒界を存在させることが必要であり、本実施形態に係るTFTによれば、上記式(4)及び式(5)を満たすため、移動度に優れる。
接触領域長Lsは、下記式(4A)を満たすことがより好ましく、下記式(4B)を満たすことがさらに好ましい。
2μm≦Ls≦50μm …(4A)
2μm≦Ls≦10μm …(4B)
Ls/Dは、下記式(5A)を満たすことがより好ましく、下記式(5B)を満たすことがさらに好ましい。
10≦Ls/D≦1000 …(5A)
10≦Ls/D≦250 …(5B)
本実施形態に係る薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜、保護絶縁膜及び酸化物半導体層を有することが好ましい。
酸化物半導体層は、ゲート絶縁膜と保護絶縁膜との間に位置する。酸化物半導体層は、本実施形態に係る結晶酸化物薄膜を含む。
本実施形態に係るTFTの構成としては、例えば、従来公知の構成を採用できる。
本実施形態に係るTFTは、本実施形態に係る結晶酸化物薄膜の製造方法を採用することにより製造できる。即ち、本実施形態に係るスパッタリングターゲットを用い、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される1種以上のガスをスパッタガスとして用いて、スパッタリングにより酸化物薄膜を成膜する工程(成膜工程と称する場合がある。)及び酸化物薄膜に加熱処理を施す工程(加熱処理工程と称する場合がある。)を含む製造方法である。成膜工程及び加熱処理工程の各条件等は、上述した通りである。ソース電極、ドレイン電極、ゲート電極及びゲート絶縁膜は、公知の材料及び形成方法により形成できる。
本実施形態に係る結晶酸化物薄膜は、良好なトラップ制限伝導領域特性を示す。このような結晶酸化物薄膜をTFTの酸化物半導体層(チャネル層)に用いることで、高いトラップ制限伝導領域特性を有する。ここでのトラップ制限伝導領域特性は、Vg=5V印加時の移動度である。Vg=0.1V印加時の移動度は、線形移動度として求められ、Vg=10V印加時又はVg=20V印加時の移動度は、飽和移動度を指標として定義する。
具体的には、トラップ制限伝導領域特性は、各々のVdを印加した際の伝達特性Id−Vgグラフを作成し、各Vgのトランスコンダクタンス(Gm)を算出し、線形領域又は飽和領域の式を用いて移動度を求めることにより、算出できる。電流Idは、ソース・ドレイン電極間の電流、電圧Vdは、ソース電極とドレイン電極との間に印加した電圧(ドレイン電圧)、電圧Vgは、ソース電極とゲート電極との間に印加した電圧(ゲート電圧)である。トラップ制限伝導領域特性は、17cm/(V・s)以上が好ましく、19cm/(V・s)以上であることがさらに好ましい。
また、本実施形態に係る結晶酸化物薄膜は、その一方の面に金属、ITO又はIZO等のオーミック電極を配置し、他方の面に仕事関数4.8eV以上の金属又は酸化物電極などのショットキー電極を配置することにより、ショットキーバリアダイオードも構成できる。
本実施形態に係る薄膜トランジスタの形状は、特に限定されないが、バックチャンネルエッチ型トランジスタ、エッチストッパー型トランジスタ、又はトップゲート型トランジスタ等が好ましい。
具体的な薄膜トランジスタの例を図3及び図4に示す。
図3に示すように、薄膜トランジスタ100は、シリコンウエハ20、ゲート絶縁膜30、酸化物薄膜40、ソース電極50、ドレイン電極60、及び層間絶縁膜70、70Aを備える。
シリコンウエハ20はゲート電極であり、ゲート絶縁膜30を挟んで酸化物薄膜40と対向するように、ゲート絶縁膜30に設けられる。ゲート絶縁膜30はゲート電極と酸化物薄膜40の導通を遮断する絶縁膜であり、シリコンウエハ20上に設けられ、かつ酸化物薄膜40の一方の面に設けられる。
酸化物薄膜40はチャネル層であり、ゲート絶縁膜30上に設けられる。酸化物薄膜40は、本実施形態に係る結晶酸化物薄膜が用いられる。本実施形態において、薄膜トランジスタ100が小型TFTである場合、ソース電極50及びドレイン電極60に対するチャネル層としての酸化物薄膜40は、チャネル長さ(L長)が1μm以上、50μm以下であり、チャネル幅(W長)が1μm以上、80μm以下である。
ソース電極50及びドレイン電極60は、ソース電流及びドレイン電流を酸化物薄膜40に流すための導電端子であり、酸化物薄膜40の両端近傍に接触するように、各々設けられ、酸化物薄膜40に電気的に接続される。
層間絶縁膜70は、ソース電極50及びドレイン電極60と、酸化物薄膜40の間の接触部分以外の導通を遮断する絶縁膜である。
層間絶縁膜70Aは、ソース電極50及びドレイン電極60と、酸化物薄膜40の間の接触部分以外の導通を遮断する絶縁膜である。層間絶縁膜70Aは、ソース電極50とドレイン電極60の間の導通を遮断する絶縁膜でもある。層間絶縁膜70Aは、チャネル層保護層でもある。
図4に示すように、薄膜トランジスタ100Aの構造は、薄膜トランジスタ100と同様であるが、ソース電極50及びドレイン電極60を、ゲート絶縁膜30と酸化物薄膜40の両方に接触するように設けている点が薄膜トランジスタ100と異なる。薄膜トランジスタ100Aは、ゲート絶縁膜30、酸化物薄膜40、ソース電極50、及びドレイン電極60を覆うように、層間絶縁膜70Bが一体に設けられている点も薄膜トランジスタ100と異なる。
ドレイン電極60、ソース電極50及びゲート電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。図3及び図4で挙げた例では、シリコンウエハを基板として用いており、シリコンウエハが電極としても作用するが、電極材料はシリコンに限定されない。
例えば、酸化インジウムスズ(ITO)、酸化インジウム亜鉛(IZO)、ZnO、及びSnO等の透明電極や、Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、及びTa等の金属電極、又はこれらを含む合金の金属電極や積層電極を用いることができる。
また、図3及び図4において、ガラス等の基板上にゲート電極を形成してもよい。
層間絶縁膜70、70A、70Bを形成する材料にも特に制限はなく、一般に用いられている材料を任意に選択できる。層間絶縁膜70、70A、70Bを形成する材料として、具体的には、例えば、SiO、SiN、Al、Ta、TiO、MgO、ZrO、CeO、KO、LiO、NaO、RbO、Sc、Y、HfO、CaHfO、PbTiO、BaTa、SrTiO、Sm、及びAlN等の化合物を用いることができる。
本実施形態に係る薄膜トランジスタがバックチャネルエッチ型(ボトムゲート型)の場合、ドレイン電極、ソース電極及びチャネル層上に保護膜を設けることが好ましい。保護膜を設けることにより、TFTの長時間駆動した場合でも耐久性が向上しやすくなる。なお、トップゲート型のTFTの場合、例えばチャネル層上にゲート絶縁膜を形成した構造となる。
保護膜又は絶縁膜は、例えばCVDにより形成することができるが、その際に高温度によるプロセスになる場合がある。また、保護膜又は絶縁膜は、成膜直後は不純物ガスを含有していることが多く、加熱処理(アニール処理)を行うことが好ましい。加熱処理で不純物ガスを取り除くことにより、安定した保護膜又は絶縁膜となり、耐久性の高いTFT素子を形成しやすくなる。また、ゲート絶縁膜形成後にアニールをすることによって、ゲート絶縁膜中に含まれる水素が酸化物薄膜まで拡散し、酸化物薄膜表面に存在する結晶欠陥を水酸基で終端し、結果として電子トラップが少なく良好な伝導特性をもつ酸化物薄膜が形成できる。
本実施形態に係る酸化物薄膜を用いることにより、CVDプロセスにおける温度の影響、及びその後の加熱処理による影響を受けにくくなるため、保護膜又は絶縁膜を形成した場合であっても、TFT特性の安定性を向上させることができる。
閾値電圧(Vth)は、−3.0V以上、3.0V以下が好ましく、−2.0V以上、2.0V以下がより好ましく、−1.0V以上、1.0V以下がさらに好ましい。閾値電圧(Vth)が−3.0V以上、3.0V以下であると、TFTにVth補正回路を搭載することでVth=0Vへの補正が可能となる。これにより得られたTFTをパネルに搭載した際に、輝度ムラ及び焼き付きが起こらずディスプレイを駆動することができる。
閾値電圧(Vth)は、伝達特性のグラフよりId=10−9AでのVgで定義できる。
on−off比は10以上、1012以下が好ましく、10以上、1011以下がより好ましく、10以上、1010以下がさらに好ましい。on−off比が10以上であると、液晶ディスプレイの駆動ができる。on−off比が1012以下であると、コントラストの大きな有機EL素子の駆動ができる。また、on−off比が1012以下であると、オフ電流を10−12A以下にでき、CMOSイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
on−off比は、Vg=−10VのIdの値をOff電流値とし、Vg=20VのIdの値をOn電流値として、比[On電流値/Off電流値]を決めることにより、求められる。
Off電流値は、10−10A以下が好ましく、10−11A以下がより好ましく、10−12A以下がさらに好ましい。Off電流値が10−10A以下であると、コントラストの大きな有機ELの駆動ができる。また、CMOSイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
<量子トンネル電界効果トランジスタ>
本実施形態に係る結晶酸化物薄膜は、量子トンネル電界効果トランジスタ(FET)に用いることもできる。
図5に、本実施形態に係る量子トンネル電界効果トランジスタ(FET)の模式図(縦断面図)を示す。
量子トンネル電界効果トランジスタ501は、p型半導体層503、n型半導体層507、ゲート絶縁膜509、ゲート電極511、ソース電極513、及びドレイン電極515を備える。
p型半導体層503、n型半導体層507、ゲート絶縁膜509、及びゲート電極511は、この順番に積層されている。
ソース電極513は、p型半導体層503上に設けられる。ドレイン電極515はn型半導体層507上に設けられる。
p型半導体層503は、p型のIV族半導体層であり、ここではp型シリコン層である。
n型半導体層507は、ここでは本実施形態に係るイメージセンサーに用いた、n型の酸化物薄膜である。ソース電極513及びドレイン電極515は導電膜である。
図5では図示していないが、p型半導体層503上には絶縁層が形成されてもよい。この場合、p型半導体層503とn型半導体層507は、絶縁層を部分的に開口した領域であるコンタクトホールを介して接続されている。図5では図示していないが、量子トンネル電界効果トランジスタ501は、その上面を覆う層間絶縁膜を備えてもよい。
量子トンネル電界効果トランジスタ501は、p型半導体層503とn型半導体層507により形成されたエネルギー障壁をトンネリングする電流を、ゲート電極511の電圧により制御する、電流のスイッチングを行う量子トンネル電界効果トランジスタ(FET)である。この構造では、n型半導体層507を構成する酸化物半導体のバンドギャップが大きくなり、オフ電流を小さくすることができる。
図6に、他の態様に係る量子トンネル電界効果トランジスタ501Aの模式図(縦断面図)を示す。
量子トンネル電界効果トランジスタ501Aの構成は、量子トンネル電界効果トランジスタ501と同様であるが、p型半導体層503とn型半導体層507の間に酸化シリコン層505が形成されている点が異なる。酸化シリコン層が有ることにより、オフ電流を小さくすることが出来る。
酸化シリコン層505の厚みは、10nm以下であるのが好ましい。10nm以下とすることにより、トンネル電流が流れなかったり、形成されるエネルギー障壁が形成しにくかったり障壁高さが変化したりするのを防止でき、トンネリング電流が低下したり、変化したりするのを防げる。好ましくは、8nm以下、より好ましくは5nm以下、更に好ましくは3nm以下、更により好ましくは1nm以下である。
図7にp型半導体層503とn型半導体層507の間に酸化シリコン層505が形成された部分のTEM写真を示す。
量子トンネル電界効果トランジスタ501及び501Aも、n型半導体層507はn型酸化物半導体である。
n型半導体層507を構成する酸化物半導体は、非晶質でもよい。非晶質であることにより、蓚酸などの有機酸でエッチング可能となり、他の層とのエッチング速度の差が大きくなり、配線などの金属層への影響もなく、良好にエッチングできる。
n型半導体層507を構成する酸化物半導体は、結晶でもよい。n型半導体層507を構成する酸化物半導体が結晶であることにより、非晶質の場合よりもバンドギャップが大きくなり、オフ電流を小さくできる。仕事関数も大きくできることから、p型のIV族半導体材料とn型半導体層507により形成されるエネルギー障壁をトンネリングする電流を制御しやすくなる。
量子トンネル電界効果トランジスタ501の製造方法は、特に限定しないが、以下の方法を例示できる。
まず、図8Aに示すように、p型半導体層503上に絶縁膜505Aを形成し、絶縁膜505Aの一部をエッチング等で開口してコンタクトホール505Bを形成する。
次に、図8Bに示すように、p型半導体層503及び絶縁膜505A上にn型半導体層507を形成する。この際、コンタクトホール505Bを介してp型半導体層503とn型半導体層507を接続する。
次に、図8Cに示すように、n型半導体層507上に、ゲート絶縁膜509及びゲート電極511をこの順番に形成する。
次に、図8Dに示すように、絶縁膜505A、n型半導体層507、ゲート絶縁膜509及びゲート電極511を覆うように、層間絶縁膜519を設ける。
次に、図8Eに示すように、p型半導体層503上の絶縁膜505A及び層間絶縁膜519の一部を開口してコンタクトホール519Aを形成し、コンタクトホール519Aにソース電極513を設ける。
さらに、図8Eに示すように、n型半導体層507上のゲート絶縁膜509及び層間絶縁膜519の一部を開口してコンタクトホール519Bを形成し、コンタクトホール519Bにドレイン電極515を形成する。
以上の手順で量子トンネル電界効果トランジスタ501を製造できる。
なお、p型半導体層503上にn型半導体層507を形成した後で、150℃以上、600℃以下の温度で熱処理を行うことで、p型半導体層503とn型半導体層507の間に酸化シリコン層505を形成できる。この工程を追加することにより、量子トンネル電界効果トランジスタ501Aを製造できる。
本実施形態に係るTFTは、太陽電池、液晶素子、有機エレクトロルミネッセンス素子、無機エレクトロルミネッセンス素子等の表示素子やパワー半導体素子、タッチパネル等の電子機器に好適に使用できる。
本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、及び差動増幅回路等の各種の集積回路にも適用でき、それらを電子機器等に適用することができる。さらに、本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ以外にも静電誘起型トランジスタ、及びショットキー障壁型トランジスタにも適応できる。
本実施形態に係る薄膜トランジスタは、携帯用又は車載用表示装置等の表示装置及び固体撮像素子等に好適に用いることができる。さらに、本実施形態に係る薄膜トランジスタは、医療用途のX線イメージセンサー用フラットパネルディテクター用トランジスタとしても好適に用いることができる。
また、本実施形態に係る結晶酸化物薄膜は、ショットキーダイオード、抵抗変化型メモリ、及び抵抗素子にも適応できる。
以下、本実施形態に係る薄膜トランジスタを表示装置及び固体撮像素子に用いる場合について、説明する。
まず、本実施形態に係る薄膜トランジスタを表示装置に用いる場合について、図9を参照して説明する。
図9Aは、本実施形態に係る表示装置の上面図である。図9Bは、本実施形態に係る表示装置の画素部に、液晶素子を適用する場合の画素部の回路を説明するための回路図である。また、図9Cは、本実施形態に係る表示装置の画素部に、有機EL素子を適用する場合の画素部の回路を説明するための回路図である。
画素部に配置するトランジスタは、本実施形態に係る薄膜トランジスタを用いることができる。本実施形態に係る薄膜トランジスタはnチャネル型とすることが容易なので、nチャネル型トランジスタで構成できる駆動回路の一部を、画素部のトランジスタと同一基板上に形成する。画素部や駆動回路に本実施の形態に示す薄膜トランジスタを用いることにより、信頼性の高い表示装置を提供できる。
アクティブマトリクス型表示装置の上面図の一例を図9Aに示す。表示装置の基板300上には、画素部301、第1の走査線駆動回路302、第2の走査線駆動回路303、信号線駆動回路304が形成される。画素部301には、複数の信号線が信号線駆動回路304から延伸して配置され、複数の走査線が第1の走査線駆動回路302、及び第2の走査線駆動回路303から延伸して配置される。走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられる。表示装置の基板300は、FPC(Flexible Printed Circuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続される。
図9Aでは、第1の走査線駆動回路302、第2の走査線駆動回路303、信号線駆動回路304は、画素部301と同じ基板300上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板300外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板300上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素の回路構成の一例を図9Bに示す。ここでは、VA型液晶表示装置の画素部に適用することができる画素部の回路を示す。
この画素部の回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ316のゲート配線312と、トランジスタ317のゲート配線313には、異なるゲート信号を与えられるように分離されている。一方、データ線として機能するソース電極又はドレイン電極314は、トランジスタ316とトランジスタ317で共通に用いられる。トランジスタ316とトランジスタ317は、本実施形態に係るトランジスタを用いることができる。これにより、信頼性の高い液晶表示装置を提供できる。
トランジスタ316には、第1の画素電極が電気的に接続され、トランジスタ317には、第2の画素電極が電気的に接続される。第1の画素電極と第2の画素電極とは分離されている。第1の画素電極と第2の画素電極の形状は、特に限定しない。例えば、第1の画素電極は、V字状とすればよい。
トランジスタ316のゲート電極はゲート配線312と接続され、トランジスタ317のゲート電極はゲート配線313と接続されている。ゲート配線312とゲート配線313に異なるゲート信号を与えて、トランジスタ316とトランジスタ317の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線310と、誘電体として機能するゲート絶縁膜と、第1の画素電極又は第2の画素電極と電気的に接続する容量電極とで、保持容量を形成してもよい。
マルチドメイン構造は、一画素に第1の液晶素子318と第2の液晶素子319を備える。第1の液晶素子318は第1の画素電極と対向電極とその間の液晶層とで構成され、第2の液晶素子319は第2の画素電極と対向電極とその間の液晶層とで構成される。
画素部は、図9Bに示す構成に限定されない。図9Bに示す画素部にスイッチ、抵抗素子、容量素子、トランジスタ、センサー、又は論理回路を追加してもよい。
画素の回路構成の他の一例を図9Cに示す。ここでは、有機EL素子を用いた表示装置の画素部の構造を示す。
図9Cは、適用可能な画素部320の回路の一例を示す図である。ここではnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。本実施形態に係る結晶酸化物薄膜は、nチャネル型のトランジスタのチャネル形成領域に用いることができる。当該画素部の回路は、デジタル時間階調駆動を適用できる。
スイッチング用トランジスタ321及び駆動用トランジスタ322は、本実施形態に係る薄膜トランジスタを用いることができる。これにより、信頼性の高い有機EL表示装置を提供することができる。
画素部の回路の構成は、図9Cに示す構成に限定されない。図9Cに示す画素部の回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタ又は論理回路を追加してもよい。
また、本実施形態に係る薄膜トランジスタを用いた表示装置においては、Si系トランジスタと本実施形態の結晶酸化物トランジスタの両方を搭載してもよい。
以上が本実施形態に係る薄膜トランジスタを表示装置に用いる場合の説明である。
次に、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合について、図10を参照して説明する。
CMOS(Complementary Metal Oxide Semiconductor)イメージセンサーは、信号電荷蓄積部に電位を保持し、その電位を、増幅トランジスタを介して、垂直出力線に出力する固体撮像素子である。CMOSイメージセンサーに含まれるリセットトランジスタ、及び/又は転送トランジスタにリーク電流があると、そのリーク電流によって充電又は放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷蓄積部の電位が変化すると、増幅トランジスタの電位も変わってしまい、本来の電位からずれた値となり、撮像された映像が劣化してしまう。
本発明の一態様に係る薄膜トランジスタをCMOSイメージセンサーのリセットトランジスタ、及び転送トランジスタに適用した場合の動作の効果を説明する。増幅トランジスタは、薄膜トランジスタ及びバルクトランジスタのどちらを適用しても良い。
図10は、CMOSイメージセンサーの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード3002、転送トランジスタ3004、リセットトランジスタ3006、増幅トランジスタ3008及び各種配線で構成されており、マトリクス状に複数が配置されてセンサーを構成する。増幅トランジスタ3008と電気的に接続される選択トランジスタを設けても良い。トランジスタ記号に記してある「OS」は酸化物半導体(Oxide Semiconductor)を、「Si」はシリコンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降の図面についても同様である。
フォトダイオード3002は、転送トランジスタ3004のソース側に接続されており、転送トランジスタ3004のドレイン側には信号電荷蓄積部3010(FD:フローティングディフュージョンとも呼ぶ)が形成される。信号電荷蓄積部3010にはリセットトランジスタ3006のソース、及び増幅トランジスタ3008のゲートが接続されている。別の構成として、リセット電源線3110を削除することもできる。例えば、リセットトランジスタ3006のドレインをリセット電源線3110ではなく、電源線3100又は垂直出力線3120につなぐ方法がある。
なお、また、フォトダイオード3002に本発明の酸化物半導体膜を用いても良く、転送トランジスタ3004、リセットトランジスタ3006に用いられる酸化物半導体膜と同じ材料を用いてよい。
以上が、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合の説明である。
以下、実施例に基づき本発明を具体的に説明する。本発明は、実施例に限定されない。
<小型TFTの製造>
(実施例1)
以下の工程により薄膜トランジスタを製造した。
(1)酸化物半導体層の成膜
表1に示す仕込み組成比率の原料混合物から得られたスパッタリングターゲットを用いた。酸化物スパッタリングターゲットにおける金属組成比率(単位:at%)を表1に示す。
この酸化物スパッタリングターゲットを用いて、厚さ100nmの熱酸化膜(ゲート絶縁膜)付きのシリコンウエハ(ゲート電極)上に、スパッタリングによって厚さ50nmの酸化物半導体薄膜(酸化物半導体層)を形成した。成膜条件は、表1に示す通りである。スパッタガスとして、高純度アルゴン及び高純度酸素の混合ガス(不純物ガス濃度:0.01体積%)を用いた。
(2)半導体パターニング
次に、成膜した酸化物半導体層を、フォトリソグラフィーによって島状にパターニングした。
初めに、酸化物半導体層にフォトレジストの膜を形成した。フォトレジストとして、AZ1500(AZエレクトロニックマテリアルズ社製)を用いた。14μm×4μmサイズにパターンが形成されたフォトマスクを介し露光した。露光の後、テトラメチルアンモニウムヒドロキサイド(TMAH)にて現像を行った。現像の後、シュウ酸により酸化物半導体層をエッチングした。エッチングの後、フォトレジストを剥離して、パターニングされた酸化物薄膜付き基板を得た。得られた半導体エリアは、エッチング液の回り込みによりフォトマスクのパターンよりも小さくなり、表1及び図11の通り、12μm×2.8μmサイズであった。
(3)アニール
次に、パターニングされた酸化物薄膜付き基板を、炉に入れて、大気中で、10℃/分で350℃まで昇温した後、1時間保持した。炉の内部を350℃で1時間保持した後、自然放冷し、炉の内部温度が室温に戻った後、酸化物薄膜付き基板を炉から取り出した。
(4)エッチストッパーパターニング
続いて、アニール後の酸化物薄膜付き基板の半導体パターニング面に、イメージリバーサルレジストをスピンコートした。イメージリバーサルレジストとして、AZ5214(AZエレクトロニックマテリアルズ社製)を用いた。スピンコート後、6μm×6μmサイズにパターンが形成されたフォトマスクを用いて露光した。イメージリバーサルレジストAZ5214を反転ベーク工程後に全面露光し、TMAHにて現像した。パターニングされたレジスト付き基板に対し、スパッタリングによって膜厚100nmのSiOを成膜した。スパッタリング条件は以下の通りである。
基板温度:25℃
到達圧力:8.5×10−5Pa
雰囲気ガス:Ar+O(O流量30%)
スパッタ圧力(全圧):0.4Pa
投入電圧:RF100W
S(基板)―T(ターゲット)間距離:70mm
その後、SiOを成膜した基板をアセトン中でリフトオフすることにより、SiOをパターニングした。
(5)ゲート絶縁膜コンタクトホールの形成
さらに、SiOをパターニングした酸化物薄膜付き基板に対して、フォトレジストAZ1500(AZエレクトロニックマテリアルズ社製)を用い、フォトマスクを介して露光後、テトラメチルアンモニウムヒドロキサイド(TMAH)にて現像した。現像の後、バッファードフッ酸(BHF)により熱酸化膜付きSi(シリコンウエハ)をエッチングして、ゲート電極取り出し用のコンタクトホールを形成した。コンタクトホールを形成した後、大気中で、400℃、1時間のアニールを施した。
(6)ソース・ドレイン電極形成
続いて、イメージリバーサルレジストAZ5214及びフォトマスクを用い、ソース・ドレイン電極層をリフトオフプロセスにてパターニングした。イメージリバーサルレジストAZ5214を、表1の最終素子形状(L長:6μm、W長:2.8μm、ソース電極、及びドレイン電極それぞれのLs長:3μm)にパターニングできるように形成されたフォトマスクを介して露光し、反転ベーク工程後に全面露光し、TMAHにて現像した。パターニングされたレジスト付き基板に対し、厚さ150nmのTi層を以下のスパッタ条件で成膜した。
基板温度:25℃
到達圧力:8.5×10−5Pa
雰囲気ガス:Ar
スパッタ圧力(全圧):0.4Pa
投入電圧:DC100W
S(基板)―T(ターゲット)間距離:70mm
その後、Ti層を成膜した基板をアセトン中でリフトオフすることにより、オーミック電極層をパターニングした。
(7)最終アニール
最後に、大気中で、200℃、1時間のアニール行った。
得られた素子(小型TFT)の最終形状は、表1のとおりである。
(実施例2〜3)
実施例2〜3に係る小型TFTは、スパッタリングターゲットの仕込み組成比率及び小型TFT作製条件を表1に示すとおり変更したこと以外、実施例1と同様にして製造した。
(比較例1〜4)
比較例1〜4に係る小型TFTは、スパッタリングターゲットの仕込み組成比率及び小型TFT作製条件を表1に示すとおり変更したこと以外、実施例1と同様にして製造した。
(実施例4〜8)
実施例4〜8に係る小型TFTは、スパッタリングターゲットの仕込み組成比率及び小型TFT作製条件を表2に示すとおり変更したこと以外、実施例1と同様にして製造した。
(比較例5〜10)
比較例5〜10に係る小型TFTは、スパッタリングターゲットの仕込み組成比率及び小型TFT作製条件を表2及び表3に示すとおり変更したこと以外、実施例1と同様にして製造した。
Figure 0006853421
Figure 0006853421
Figure 0006853421
<酸化物薄膜及び小型TFTの評価>
実施例1〜8及び比較例1〜10に係る小型TFT及び当該小型TFTが有する酸化物薄膜の特性等について評価した。
評価方法は、以下の通りであり、評価結果は、表4、表5及び表6に示す。
(1)半導体パターニング後の状態
光学顕微鏡によりレジスト剥離後の半導体パターニング形状を確認した。
レジスト剥離後の半導体パターンを顕微鏡で観察した像を図11に示す。実施例1〜3、比較例4に係る酸化物薄膜においては、残渣が無く、所望のパターンが形成されていることを確認した。一方で比較例3に係る酸化物薄膜においては、パターニング残差が確認された。
(2)小型TFT作製後の半導体膜の状態
(2−1)断面TEMによる酸化物薄膜断面の結晶状態の測定方法
TFT素子中の酸化物薄膜の断面の結晶状態については、集束イオンビーム装置(FIB:Focused Ion Beam)を用いて当該酸化物薄膜に対して前処理を行い、透過型電子顕微鏡(TEM:Transmission Electron Microscope)により当該前処理後の酸化物薄膜の断面を観察することにより測定した。
具体的には、まず、TFT素子の酸化物半導体薄膜がパターニングされたエリアの膜表面に対して垂直方向に、FIB(日立ハイテクノロジーズ社製「FB2100型」)装置を用いてイオンビームを入れ、サイズ16μm×4μmの試験片をサンプリングした。その後、サンプリングした試験片について、チャネル長方向にソース電極又はドレイン電極と酸化物薄膜がオーバーラップしている領域の端からオーバーラップしていない領域に向かって3μmの領域について2つサンプルを抽出した。抽出した2つのサンプルに対して、チャネル長及び膜厚方向に対して垂直なチャネル幅方向に薄片の厚さがおおよそ100nm程度になるまでArイオンミリングを行い、抽出した2つのサンプルの厚さを薄くした。FIB加工時のイオンスパッタダメージにより結晶粒を確認できない場合は、Arイオンミリング(Gatan社製「Model691」)にてイオンガン電圧4keVで結晶粒を確認できるまでエッチングを繰り返し実施した。
断面TEM像は、透過型電子顕微鏡(日本電子製「JEM−2800型」)を用いて加速電圧200kVとし、観察倍率200,000倍(約4μm四方のエリア)、観察倍率500,000倍(約800nm四方のエリア)、観察倍率2,000,000倍(約200nm四方のエリア)、及び観察倍率10,000,000倍(約40nm四方のエリア)エリアの観察を実施した。
(a)薄膜表面に対する平均粒界角度θ
酸化物薄膜の断面を観察した際の薄膜表面に対する平均粒界角度θは、断面TEMにより観察される結晶粒界と薄膜表面とのなす角を解析することによって算出できる。観察倍率200,000倍で観測した像の中で、チャネル方向に1μm、酸化物膜厚50nmサイズで、薄膜トランジスタ中のL長方向に観測点が重ならないように任意の3つの視野を抽出し、断面TEM像を観測した。得られた3つの視野の断面TEM像について、イメージメトロロジー社製「SPIP,Version4.3.2.0」を用いて画像解析を行うことにより薄膜表面と結晶粒界とのなす角を算出した。詳細は以下のとおりである。
断面TEM画像について、結晶粒界にカラーコードH0,S0,V10のラインを引く。さらに画像解析ソフトウェアを用いてコントラストを数値化し、(最大濃度−最小濃度)×1/4の高さを閾値として設定した。次に閾値以下のコントラストを示す領域を結晶粒界と定義し、各薄膜表面と結晶粒界とのなす角を求めた。得られた各薄膜表面と結晶粒界とのなす角の合計値を粒子数で割り、さらに3つの視野で求めた角度の平均値を薄膜表面に対する平均粒界角度θとした。
この結果、実施例1〜8、比較例1、2、5〜7については70°<θ<110°の範囲であった。
(b)支持体に対する平均粒界角度θsub
薄膜表面に対する平均粒界角度θと同様の断面TEM像と解析方法により結晶粒界を抽出し、支持体に対してなす角を求めた。得られた各支持体表面と結晶粒界とのなす角の合計値を粒子数で割り、さらに3つの視野で求めた角度の平均値を支持体表面に対する平均粒界角度θsubとした。
この結果、実施例1〜8、比較例1、2、5〜7については70°<θsub<110°の範囲であった。
(c)結晶粒界の平均間隔D
酸化物薄膜の断面を観察した際の平均間隔Dは、断面TEMにより観察される結晶粒子の間隔を解析することによって算出できる。観察倍率200,000倍で観測した像の中で、チャネル方向に1μm、酸化物膜厚50nmのサイズで薄膜トランジスタ中のL長方向に観測点が重ならないように任意の3つの視野を抽出し、断面TEM像を観測した。得られた3つの視野の断面TEM像について、イメージメトロロジー社製「SPIP,Version4.3.2.0」を用いて画像解析を行うことにより結晶粒界の平均間隔Dを算出した。詳細は以下のとおりである。
断面TEM画像について、結晶粒界にカラーコードH0,S0,V10のラインを引く。さらに画像解析ソフトウェアを用いてコントラストを数値化し、(最大濃度−最小濃度)×1/4の高さを閾値として設定した。次に閾値以下のコントラストを示す領域を結晶粒界と定義し、各結晶粒界と最近接粒子との間隔を求め、結晶粒界の間隔とした。得られた各結晶粒界の間隔の合計値を、間隔を測定した箇所の数で割ったものを結晶粒界の平均間隔とし、3つの視野各々で得られた結晶粒界の平均間隔の平均値をDとして求めた。
この結果、実施例1〜3、7、8においてはD<0.40μm、比較例1、2、5〜7においては0.40μm<Dであった。
(d)電子線回折によるアモルファス・結晶の判定方法
アモルファス・結晶の判定方法については、断面TEM像の観察によって得たサンプルに対し、電子線回折パターンを観察することで判断した。
具体的には、電子顕微鏡(日本電子製「JEM−2800型」)を用いて、断面TEM像にて観察した酸化物薄膜エリアに、制限視野絞りにより照射エリア約100nmφ、加速電圧200kVで電子線を照射し、カメラ長は2mに設定して回折パターンを測定した。断面TEM像サンプル中のL長方向に観測点が重ならならない様に抽出した任意の3つの視野において、明瞭な回折スポットが得られない酸化物薄膜を「アモルファス」と判断した。一方で、対称性を持つ回折点が回折パターンから観察された酸化物薄膜を「結晶」と判断した。
この結果、実施例1〜8、比較例1、2、3、5〜7の酸化物薄膜を「結晶」と判断し、比較例4の酸化物薄膜を「アモルファス」と判断した。
(2−2)平面TEMによる酸化物薄膜の結晶状態の測定方法
TFT素子中の酸化物薄膜の膜面に対して垂直方向から見た結晶状態については、集束イオンビーム装置(FIB:Focused Ion Beam)を用いて当該酸化物薄膜の膜面に対して前処理を行い、透過型電子顕微鏡(TEM:Transmission Electron Microscope)により当該前処理後の膜面を観察して測定した。
具体的には、まずTFT素子の酸化物半導体薄膜がパターニングされたエリアの膜表面に対して並行方向に、FIB(株式会社日立ハイテクノロジーズ社製「FB2100型」)装置を用いてイオンビームを入れ、サイズ12μm×4μmの試験片をサンプリングした。その後、サンプリングした試験片について、ソース電極又はドレイン電極と酸化物薄膜がオーバーラップしている領域の端からオーバーラップしていない領域に向かってチャネル方向に2μm□(2μm×2μmのサイズ)の範囲(サンプル)を3か所抽出し、抽出した3箇所の範囲に対して、薄片の厚さがおおよそ100nm程度になるまでガリウムイオンビームを照射して、サンプル(抽出した3箇所の範囲)の厚さを薄くした。平面TEM像は、透過型電子顕微鏡(日本電子株式会社製「JEM−2800型」)を用いて加速電圧200kVとし、それぞれ結晶粒が5個以上観測できるまで倍率を上げて観察を実施した。
(e)平均結晶粒径D
酸化物薄膜の膜厚方向から観察した際の平均結晶粒径Dは、3つのサンプルについて倍率200,000倍に拡大して観察した平面TEMにより観察される結晶粒子の直径を解析することによって算出できる。平面TEM像をイメージメトロロジー社製「SPIP,Version4.3.2.0」を用いて画像解析を行うことで平均結晶粒径Dを算出した。
平面TEM画像について、結晶粒界にカラーコードH0,S0,V10のラインを引いた。さらに画像解析ソフトウェアを用いてコントラストを数値化し、(最大濃度−最小濃度)×1/4の高さを閾値として設定した。次に閾値以上のコントラストを示す領域を結晶粒子と定義し、各粒子の面積を求めた。得られた各粒子の面積の合計値を求め、得られた面積を測定した粒子の数で割って平均粒子面積Sを得た。さらに結晶粒子を円と仮定して、平均粒子面積S及び式(A)により直径を求め、この直径を結晶粒子の平均結晶粒径とした。3つのサンプルにおける平均結晶粒径の平均値を算出し、最終的な平均結晶粒径Dとした。
Figure 0006853421
この結果、実施例1〜8においてはD<0.50μm、比較例1、2、5〜10においては0.50μm<D、比較例3においてはD<0.05μmであった。
(f)金属元素の偏析(平面TEM―EDSによる酸化物薄膜の金属元素の偏析の測定方法)
酸化物薄膜の金属分散状態(金属元素の偏析)は、平面TEM観察によって得たサンプルの3つの視野を、透過型電子顕微鏡(TEM:Transmission Electron Microscope)/エネルギー分散型X線分光法(EDS: Energy Dispersive X−ray Spectroscopy)で観察することにより測定した。
具体的には、電子顕微鏡(日本電子製「JEM−2800型」)を用いて、平面TEM像を観察した酸化物薄膜エリアのうち、結晶粒子を5個以上含む観測範囲に加速電圧200kVで電子線を照射し、各元素のEDSマッピング測定を実施した。この結果、各元素のマッピングにおいて結晶粒子間で金属元素の偏りが観察されなかった場合を「偏析無し」と判断し、マッピングに結晶粒子毎に偏りが観察された場合を「偏析あり」と判断した。
金属の偏りの有無については、各サンプル、各元素の平面TEM−EDSマッピングをイメージメトロロジー社製「SPIP,Version4.3.2.0」を用いて画像解析を行うことで数値化して判断した。具体的には、まず、各マッピング像のコントラストを数値化し、265ピクセル×265ピクセルで表す。次に、視野全体について1ピクセル当たりの平均濃度Iaveを求める。続いて、平面TEM像と平面TEM−EDSマッピングとを比較し、各視野から5個以上の結晶粒子について、結晶粒子内で、各平均結晶粒径Dの1/2のサイズ四方のエリアを選定する。選定されたエリアの平均濃度Igrainを求める。このような画像解析によって得られた平均濃度Iaveとエリア平均濃度Igrainについて、Iave<Igrainの関係を満たすエリアが1視野辺り2エリア以上あった場合を「偏析あり」と判断し、2エリア未満であった場合を「偏析無し」と判断した。
これにより実施例1〜実施例3、及び比較例1では偏析が確認されなかった。一方、比較例2についてはInのEDSマッピングの解析により金属の偏析ありと判断し、比較例3についてはGaのEDSマッピングの解析により、金属の偏析ありと判断した。
(2−3)金属組成比率
得られたサンプルの酸化物薄膜について、誘導結合プラズマ発光分析装置(ICP−AES、株式会社島津製作所製)で分析した。
(2−4)電子線回折による結晶構造の同定
断面TEM像の観察によって得たサンプルの電子線回折パターンを観察することで酸化物薄膜の結晶構造がビックスバイト構造であるか否かを評価した。評価結果を表4、表5及び表6に示す。
具体的には、電子顕微鏡(日本電子製「JEM−2800型」)を用いて、断面TEM像にて観察した酸化物薄膜エリアに、制限視野絞りにより照射エリア約100nmφ、加速電圧200kVで電子線を照射し、カメラ長は2mに設定して回折パターンを測定した。
さらに結晶構造同定のため、電子線回折シミュレーションソフトウェアReciPro(フリーソフトウェア ver4.641(2019/03/04))を用いてInのビックスバイト構造の電子線回折パターンのシミュレーションを実施した。シミュレーションにおいては、ビックスバイト構造の結晶構造データはICSD(Inorganic Crystal Structure Database:化学情報協会)の14388を用い、空間群:Ia−3、格子定数:a=10.17700Å、原子座標Inサイト(0.250,0.250,0.250)、Inサイト(0.466,0.000,0.250)、Oサイト(0.391,0.156,0.380)を用いた。
さらにカメラ長2mmとして、11種類の逆格子ベクトル(1 0 0 )、(1 1 1)、(1 1 0)、(2 1 1)、(3 1 1)、(2 2 1)、(3 3 1)、(2 1 0)、(3 1 0)、(3 2 1)、及び(2 3 0)を入射電子線方向としてシミュレーションを実施した。
酸化物薄膜の電子線回折パターンと、得られたシミュレーションパターンについて回折スポットの結果を比較し、11種類のシミュレーションパターンのいずれかと一致した場合、酸化物薄膜中にビックスバイト構造である結晶粒が含まれていると判断した。
この結果、実施例1〜8、比較例1〜3、5〜7においては素子内の酸化物膜の結晶構造が「ビックスバイト」構造であると判断した。
(3)小型TFT特性
小型TFT特性は、表1、表2及び表3の最終形状の通りに得られた小型TFT素子について半導体パラメーターアナライザー(アジレント株式会社製「B1500」)を用い、室温、遮光環境下(シールドボックス内)で測定した。尚、ドレイン電圧(Vd)は、0.1V、10V又は20Vで印加した。各Vd印加に対して、ゲート電圧(Vg)を−5Vから20Vまで0.2Vステップで電流値Idを測定することでId−Vg特性を得た。
実施例1〜8、比較例1〜10について表1、表2又は表3に示す作製条件で小型TFTを作製し、表4、表5及び表6に示す半導体膜の状態となった小型TFT素子について、Vd=20V印加時のId−Vg特性を図31A〜35A、37Aに示し、Id−Vg特性から飽和移動度(μsat)を求めた結果をVg−μsat特性として図31B〜35B、37Bに示す。なお、図36においては、比較例3に係る小型TFTに関する伝達特性Id−Vgグラフを示している。
さらに、Id−Vg特性から算出した各種パラメータ(Vg=0〜20Vにおける線形移動度の最大値、トラップ制限伝導領域特性、S値、Vth、リーク電流)を表4、表5及び表6に示す。なお、各パラメータの算出方法は、次に記載の通りである。
(3−1)
(a)Vd=0.1V、Vg=0〜20Vにおける線形移動度の最大値
Vd=0.1V印加時の線形移動度の最大値は、Id−Vg特性のグラフを作成し、各Vgのトランスコンダクタンス(Gm)を算出し、線形領域の式を用いて線形移動度(μlin)を導いた。具体的には、Gmは、∂(Id)/∂(Vg)によって算出した。さらに線形領域の式(b)によってμlinを算出した。
μlin=(Gm・L)/(W・Ci・Vd)…(b)
また、式(b)のCiは、ゲート絶縁膜のキャパシタンスであり、膜厚100nmのSiOの比誘電率3.9、真空の誘電率8.85×10−14[F/cm]に基づいて算出したCi=3.45×10−8[F/cm]の値を用いた。式(b)中のLは、チャネル長(L長)であり、Wは、チャネル幅(W長)である。
さらに各Vg−μlinのグラフから、Vg=0〜20Vにおけるμlinの最大値を算出した。
この結果、実施例1〜8、比較例7のVd=0.1V、Vg=0〜20Vにおける線形移動度の最大値は30cm/(V・s)以上であり、比較例1、2、4〜6、8〜10においては30cm/(V・s)未満であった。
(b)Vd=10V、Vg=0〜10Vにおける飽和移動度の最大値
Vd=10V印加時の飽和移動度の最大値は、Id−Vg特性のグラフを作成し、各Vgのトランスコンダクタンス(Gm)を算出し、飽和領域の式を用いて飽和移動度(μsat)を導いた。具体的には、Gmは、下記数式(c1)によって算出した。
Figure 0006853421
さらに飽和領域の下記式(c)によってμsatを算出した。
μsat=(2・Gm・L)/(W・Ci)…(c)
式(c)中のLは、チャネル長(L長)であり、Wは、チャネル幅(W長)である。
さらに各Vg−μsatのグラフから、Vg=0〜10Vにおけるμsatの最大値を算出した。
(c)Vd=20V、Vg=0〜20Vにおける飽和移動度の最大値
Vd=20V印加時の飽和移動度の最大値は、Id−Vg特性のグラフを作成し、各Vgのトランスコンダクタンス(Gm)を算出し、飽和領域の式を用いて飽和移動度(μsat)を導いた。具体的には、前記数式(c1)によって算出した。さらに飽和領域の前記式(c)によってμsatを算出した。さらに各Vg−μsatのグラフから、Vg=0〜20Vにおけるμsatの最大値を算出した。
この結果、実施例1〜8、比較例7のVd=20V、Vg=0〜20Vにおける飽和移動度の最大値は25cm/(V・s)以上、比較例1、2、4〜6、8〜10においては25cm/(V・s)未満であった。
(3−2)トラップ制限伝導領域特性
トラップ制限伝導領域特性は、(3−1)と同様の方法で求めたVg−μlin(Vd=0.1V)及びVg−μsat(Vd=10V又は20V)のグラフより求めた。具体的には、Vg=5Vのμlin、又はμsatをトラップ制限伝導領域特性と定義し、Vd=0.1Vではμlin、Vd=10V又は20Vにおいてはμsatの値をトラップ制限伝導領域特性と定義した。
この結果、Vd=0.1Vにおけるトラップ制限伝導領域特性は、実施例1〜8は16cm/(V・s)以上、比較例1、2、4〜10においては16cm/(V・s)未満であった。
さらに、Vd=20Vにおけるトラップ制限特性は、実施例1〜8は23cm/(V・s)以上、比較例1、2及び4〜10においては20cm/(V・s)未満であった。
何れのVdにおいてもトラップ制限伝導領域特性は、比較例1、2、4〜10よりも実施例1〜8のほうが高く良好であり、小型TFT特性に優れていた。
(3−3)S値及び閾値電圧(Vth)
各々のId−Vg特性のグラフから、S値及び閾値電圧(Vth)を評価した。具体的には、電流値Id=10−11〜10−10[A]領域において、下記式(d)によって求められる値をS値として算出した。さらに、電流値Id=10−8[A]におけるVgの値を閾値電圧(Vth)として算出した。
Figure 0006853421
この結果、実施例1〜8、比較例1、2、4、5においてはS値0.5[V/decade]以下であった。
(3−4)リーク電流
各々のId−Vg特性のグラフから、リーク電流を評価した。リーク電流は、Vg=−5V〜−2Vの範囲についてIdの合計値を求め、合計値を測定個数で割ることにより得た平均値として導出した。
この結果、実施例1〜8、比較例1、2、4〜6、8〜10においては、リーク電流は1.0×10−14[A]以下であった。一方、比較例3、及び比較例7においては、リーク電流が10−4[A]以上であり、トランジスタとしてオン/オフが確認されなかった。
Figure 0006853421
Figure 0006853421
Figure 0006853421
実施例1〜8に係る結晶酸化物薄膜においては、平均結晶粒径が0.5μm以下であり、0.5μmを超える平均結晶粒径の比較例1、2、5〜10に係る酸化物薄膜に比べて、ドレイン電圧(Vd)が0.1V、10V及び20Vにおけるトラップ制限伝導領域特性が優れていた。
実施例1〜8に係る結晶酸化物薄膜においては、Ln元素としてサマリウム元素を用いた例を挙げたが、サマリウム以外の元素についても、サマリウムと同じ程度のイオン半径であれば、Ln元素としてサマリウム元素を含む結晶酸化物薄膜と同様の効果を奏すると考えられる。
10 :積層体
11 :結晶酸化物薄膜
12 :支持体
30 :ゲート絶縁膜
50 :ソース電極
60 :ドレイン電極
100 :薄膜トランジスタ
100A :薄膜トランジスタ
511 :ゲート電極
513 :ソース電極
515 :ドレイン電極

Claims (13)

  1. In元素、Ga元素及びLn元素を含む結晶酸化物薄膜であって、
    In元素が主成分であり、
    Ln元素は、Sm元素であり、
    平均結晶粒径Dが、0.05μm以上、0.5μm以下である、
    結晶酸化物薄膜。
  2. 前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下である
    請求項1に記載の結晶酸化物薄膜。
  3. 前記結晶酸化物薄膜の薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、
    請求項1に記載の結晶酸化物薄膜。
  4. 前記結晶酸化物薄膜の平面TEM−EDS解析において、前記結晶酸化物薄膜を構成する金属元素が、薄膜中の結晶粒界に偏析していない、
    請求項1から請求項3のいずれか一項に記載の結晶酸化物薄膜。
  5. 下記(1)、(2)及び(3)で表される原子組成比の範囲を満たす、
    請求項1から請求項4のいずれか一項に記載の結晶酸化物薄膜。
    0.85<In/(In+Ga+Ln)≦0.98・・・(1)
    0.01≦Ga/(In+Ga+Ln)<0.11・・・(2)
    0.01≦Ln/(In+Ga+Ln)<0.04・・・(3)
  6. 前記結晶酸化物薄膜の電子線回折において、ビックスバイト構造である結晶粒を含む、
    請求項1から請求項5のいずれか一項に記載の結晶酸化物薄膜。
  7. 請求項1から請求項6のいずれか一項に記載の結晶酸化物薄膜と、前記結晶酸化物薄膜を支持する支持体と、を有し、
    前記支持体の表面と、前記結晶酸化物薄膜中の結晶粒界とがなす平均粒界角度θsubが70°以上、110°以下であり、
    薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、
    積層体。
  8. 電極と、結晶酸化物薄膜と、を有する薄膜トランジスタであって、
    前記結晶酸化物薄膜は、In元素、Ga元素及びLn元素を含み、
    In元素が主成分であり、
    Ln元素は、Sm元素であり、
    前記結晶酸化物薄膜における平均結晶粒径D1が、0.05μm以上、0.5μm以下であり、
    前記薄膜トランジスタの断面TEM観察において、前記電極と前記結晶酸化物薄膜との接触領域長Ls及び前記結晶酸化物薄膜中の結晶粒界同士の平均間隔Dが式(4)及び式(5)の関係を満たす、
    薄膜トランジスタ。
    1μm≦Ls≦50μm ・・・(4)
    10≦Ls/D≦1000 ・・・(5)
  9. 前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが70°以上、110°以下であり、
    薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、
    請求項8に記載の薄膜トランジスタ。
  10. 結晶酸化物薄膜を有する薄膜トランジスタであって、
    前記結晶酸化物薄膜は、In元素、Ga元素及びLn元素を含み、
    In元素が主成分であり、
    Ln元素は、Sm元素であり、
    前記結晶酸化物薄膜における平均結晶粒径Dが、0.05μm以上、0.5μm以下であり、
    前記結晶酸化物薄膜の薄膜表面と薄膜中の結晶粒界とがなす平均粒界角度θが、70°以上、110°以下であり、
    薄膜中の結晶粒界同士の平均間隔Dが、0.05μm以上、0.40μm以下である、
    薄膜トランジスタ。
  11. 前記結晶酸化物薄膜の平面TEM−EDS解析において、前記結晶酸化物薄膜を構成する金属元素が、薄膜中の結晶粒界に偏析していない、
    請求項10に記載の薄膜トランジスタ。
  12. 前記結晶酸化物薄膜は、下記(1)、(2)及び(3)で表される原子組成比の範囲を満たす、
    請求項10又は請求項11に記載の薄膜トランジスタ。
    0.85<In/(In+Ga+Ln)≦0.98・・・(1)
    0.01≦Ga/(In+Ga+Ln)<0.11・・・(2)
    0.01≦Ln/(In+Ga+Ln)<0.04・・・(3)
  13. 前記結晶酸化物薄膜は、電子線回折において、ビックスバイト構造である結晶粒を含む、
    請求項10から請求項12のいずれか一項に記載の薄膜トランジスタ。
JP2020534642A 2019-03-28 2020-03-26 結晶酸化物薄膜、積層体及び薄膜トランジスタ Active JP6853421B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019064561 2019-03-28
JP2019064561 2019-03-28
PCT/JP2020/013566 WO2020196716A1 (ja) 2019-03-28 2020-03-26 結晶酸化物薄膜、積層体及び薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP6853421B2 true JP6853421B2 (ja) 2021-03-31
JPWO2020196716A1 JPWO2020196716A1 (ja) 2021-04-08

Family

ID=72611061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020534642A Active JP6853421B2 (ja) 2019-03-28 2020-03-26 結晶酸化物薄膜、積層体及び薄膜トランジスタ

Country Status (6)

Country Link
US (1) US20220199784A1 (ja)
JP (1) JP6853421B2 (ja)
KR (1) KR102428977B1 (ja)
CN (1) CN113614276B (ja)
TW (1) TWI786387B (ja)
WO (1) WO2020196716A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023063352A1 (ja) 2021-10-14 2023-04-20 出光興産株式会社 結晶酸化物薄膜及びその製造方法、並びに薄膜トランジスタ及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115084275A (zh) * 2021-03-15 2022-09-20 京东方科技集团股份有限公司 金属氧化物TFT及制造方法、x射线探测器和显示面板
KR20240073052A (ko) 2021-10-14 2024-05-24 이데미쓰 고산 가부시키가이샤 결정 산화물 박막, 적층체 및 박막 트랜지스터

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2016201458A (ja) * 2015-04-09 2016-12-01 出光興産株式会社 微結晶質酸化物半導体薄膜及びそれを用いた薄膜トランジスタ
WO2017017966A1 (ja) * 2015-07-30 2017-02-02 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10165107B3 (de) * 2000-09-20 2015-06-18 Hitachi Metals, Ltd. Substrat mit Siliciumnitrid-Sinterkörper und Leiterplatte
US9269573B2 (en) * 2008-09-17 2016-02-23 Idemitsu Kosan Co., Ltd. Thin film transistor having crystalline indium oxide semiconductor film
JPWO2010047077A1 (ja) * 2008-10-23 2012-03-22 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP5186611B2 (ja) 2010-12-28 2013-04-17 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
KR20230152795A (ko) * 2012-11-08 2023-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
US20160343554A1 (en) 2013-12-27 2016-11-24 Idemitsu Kosan Co., Ltd. Oxide sintered body, method for producing same and sputtering target
KR102475939B1 (ko) 2016-08-31 2022-12-08 이데미쓰 고산 가부시키가이샤 신규 가닛 화합물, 그것을 함유하는 소결체 및 스퍼터링 타깃
JP2018107316A (ja) 2016-12-27 2018-07-05 住友金属鉱山株式会社 酸化物半導体薄膜及びその製造方法、並びに薄膜トランジスタ
WO2018143073A1 (ja) * 2017-02-01 2018-08-09 出光興産株式会社 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置
WO2018181716A1 (ja) * 2017-03-30 2018-10-04 出光興産株式会社 ガーネット化合物、酸化物焼結体、酸化物半導体薄膜、薄膜トランジスタ、電子機器、およびイメージセンサー

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2016201458A (ja) * 2015-04-09 2016-12-01 出光興産株式会社 微結晶質酸化物半導体薄膜及びそれを用いた薄膜トランジスタ
WO2017017966A1 (ja) * 2015-07-30 2017-02-02 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023063352A1 (ja) 2021-10-14 2023-04-20 出光興産株式会社 結晶酸化物薄膜及びその製造方法、並びに薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
WO2020196716A1 (ja) 2020-10-01
KR102428977B1 (ko) 2022-08-03
JPWO2020196716A1 (ja) 2021-04-08
US20220199784A1 (en) 2022-06-23
KR20210144707A (ko) 2021-11-30
CN113614276B (zh) 2022-10-11
CN113614276A (zh) 2021-11-05
TW202044539A (zh) 2020-12-01
TWI786387B (zh) 2022-12-11

Similar Documents

Publication Publication Date Title
KR101407402B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터
JP6853421B2 (ja) 結晶酸化物薄膜、積層体及び薄膜トランジスタ
KR101312774B1 (ko) 반도체 박막, 그의 제조 방법 및 박막 트랜지스터
KR101446230B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃과 박막 트랜지스터
JP6043244B2 (ja) 薄膜トランジスタ
JP6599518B2 (ja) 酸化物半導体層を含む薄膜トランジスタ、その製造方法及び表示装置
KR101626241B1 (ko) 박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터, 표시 장치 및 스퍼터링 타깃
KR20120124504A (ko) 산화물 반도체 박막층을 갖는 적층 구조 및 박막 트랜지스터
JP6659255B2 (ja) 薄膜トランジスタ
US9837543B2 (en) Oxide semiconductor target, oxide semiconductor film and method for producing same, and thin film transistor
JP6178733B2 (ja) 積層構造、その製造方法及び薄膜トランジスタ
JPWO2018143073A1 (ja) 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置
JP2015032655A (ja) 薄膜トランジスタ
KR20210019545A (ko) 산화물 반도체 박막, 박막 트랜지스터 및 그 제조 방법, 및 스퍼터링 타겟
JP6928333B2 (ja) 酸化物半導体薄膜、薄膜トランジスタ、薄膜トランジスタの製造方法及びスパッタリングターゲット
JP6613314B2 (ja) 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット
WO2016035503A1 (ja) 薄膜トランジスタ
WO2023063348A1 (ja) 結晶酸化物薄膜、積層体及び薄膜トランジスタ
WO2023063352A1 (ja) 結晶酸化物薄膜及びその製造方法、並びに薄膜トランジスタ及びその製造方法
WO2023234163A1 (ja) 積層構造及び薄膜トランジスタ
WO2023234164A1 (ja) 積層構造及び薄膜トランジスタ
CN118103994A (zh) 晶体氧化物薄膜、层叠体及薄膜晶体管
TWI841307B (zh) 半導體裝置之製造方法
CN118103963A (zh) 晶体氧化物薄膜及其制造方法、以及薄膜晶体管及其制造方法
TW202339011A (zh) 半導體裝置之製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200619

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20200619

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20200714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210302

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210311

R150 Certificate of patent or registration of utility model

Ref document number: 6853421

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150