DE102020119425B4 - Halbleitervorrichtung und Verfahren - Google Patents

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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Halbleitervorrichtung, aufweisend:einen Kanalbereich (68) über einem Halbleitersubstrat (50);eine Gatedielektrikumsschicht (100) über dem Kanalbereich (68); undeine Gateelektrode (102) über der Gatedielektrikumsschicht (100), wobei die Gateelektrode (102) aufweist:eine n-Austrittsarbeitsmetallschicht (102D) über der Gatedielektrikumsschicht (100), wobei die n-Austrittsarbeitsmetallschicht (102D) Aluminium (Al) enthält;eine erste Austrittsarbeits-Abstimmschicht (102E) über der n-Austrittsarbeitsmetallschicht (102D), wobei die erste Austrittsarbeits-Abstimmschicht (102E) Aluminiumwolfram (AlW) enthält und eine Konzentration von Wolfram und Aluminium in der ersten Austrittsarbeits-Abstimmschicht (102E) höher ist als eine Konzentration von Wolfram und Aluminium in der n-Austrittsarbeitsmetallschicht (102D); undein Füllmaterial (102G) über der ersten Austrittsarbeits-Abstimmschicht (102E).

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch fortlaufende Verringerung der minimalen Merkmalsgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren.
  • Die Druckschrift US 2019 / 0 109 202 A1 betrifft ein Herstellungsverfahren für ein Halbleiterbauelement mit einem Metallgate und insbesondere ein Herstellungsverfahren für ein Halbleiterbauelement mit einem Metallgate, das mit einem Gate-Last-Prozess und einem High-k-Last-Prozess integriert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein Beispiel einer Halbleitervorrichtung mit Finnen-Feldeffekttransistoren (FinFETs) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A und 21B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • Die 15C und 17C zeigen energiedispersive Spektroskopie- (EDS)-Diagramme von dielektrischen Schichten und Austrittsarbeitsschichten in beispielhaften Gatestapeln gemäß einigen Ausführungsformen.
    • 17D zeigt ein Röntgenphotoelektronenspektroskopie- (XPS)-Diagramm einer n-Austrittsarbeitsmetallschicht gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Verschiedene Ausführungsformen sehen Verfahren zum Abstimmen von Austrittsarbeitswerten von Gateelektroden in Halbleitervorrichtungen sowie Halbleitervorrichtungen vor, die durch diese Verfahren ausgebildet werden. Die Austrittsarbeitswerte können durch Durchführen verschiedener Prozesse an Austrittsarbeitsmetallschichten eingestellt werden, die in den Gateelektroden der Halbleitervorrichtungen enthalten sind. Beispielsweise können in einigen Ausführungsformen die Austrittsarbeitswerte durch Implantieren eines Dotierstoffs in eine p-Austrittsarbeitsmetallschicht eingestellt werden. Der Dotierstoff kann Lanthan, Aluminium, Magnesium oder dergleichen enthalten. In einigen Ausführungsformen können die Austrittsarbeitswerte eingestellt werden, indem eine n-Austrittsarbeitsmetallschicht einem Abstimmgas ausgesetzt wird. Das Abstimmgas kann ein Übergangsmetallchlorid sein, beispielsweise Wolframchlorid, Tantalchlorid, Hafniumchlorid, Titanchlorid oder dergleichen. Das Aussetzen der n-Austrittsarbeitsmetallschicht mit dem Abstimmgas kann eine Abstimmschicht über der n-Austrittsarbeitsmetallschicht abscheiden, kann die Zusammensetzung der n-Austrittsarbeitsmetallschicht verändern und kann eine dünne Schicht über der n-Austrittsarbeitsmetallschicht abscheiden, wodurch eine Austrittsarbeitsschicht ausgebildet wird, die für p-Transistoren besser geeignet sein kann. Das Verdünnen der n-Austrittsarbeitsmetallschicht kann das Prozessfenster zum Einfüllen der Gateelektroden vergrößern, was eine größere Flexibilität für nachfolgend abgeschiedene Schichten bietet. Durch Abstimmen der Austrittsarbeitswerte der Halbleitervorrichtungen können Halbleitervorrichtungen mit niedrigerer Schwellenspannung (Vt), höherer Geschwindigkeit und besserer Leistung hergestellt werden.
  • 1 zeigt ein Beispiel von FinFETs gemäß einigen Ausführungsformen. Die FinFETs enthalten Finnen 55 auf einem Substrat 50 (z. B. einem Halbleitersubstrat). Flachgrabenisolations- (STI)-Bereiche 58 sind in dem Substrat 50 angeordnet, und die Finnen 55 ragen über und zwischen benachbarten STI-Bereichen 58 hervor. Obwohl die STI-Bereiche 58 so beschrieben/gezeigt sind, dass sie von dem Substrat 50 getrennt sind, kann der Begriff „Substrat“ hier so verwendet werden, dass er sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat unter Einschluss der STI-Bereiche bezieht. Obwohl die Finnen 55 als ein einzelnes, mit dem Substrat 50 durchgängiges Material gezeigt sind, können die Finnen 55 und/oder das Substrat 50 ferner ein einzelnes Material oder mehrere Materialien enthalten. In diesem Zusammenhang bezeichnet eine Finne 55 den Abschnitt, der sich zwischen den benachbarten STI-Bereichen 58 erstreckt.
  • Gatedielektrikumsschichten 100 befinden sich entlang Seitenwänden und über einer oberen Fläche der Finnen 55, und Gateelektroden 102 befinden sich über den Gatedielektrikumsschichten 100. Epitaktische Source/Drain-Bereiche 92 sind auf gegenüberliegenden Seiten der Finnen 55, der Gatedielektrikumsschichten 100 und der Gateelektroden 102 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gateelektrode 102 und in einer Richtung, die beispielsweise senkrecht zur Richtung des Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 92 der FinFETs ist. Der Querschnitt B-B' ist senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Finne 55 und beispielsweise in einer Richtung des Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 92 der FinFETs. Der Querschnitt C-C' ist parallel zum Querschnitt A-A' und erstreckt sich durch die epitaktischen Source/Drain-Bereiche 92 der FinFETs. Die nachfolgenden Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige hier beschriebene Ausführungsformen werden im Zusammenhang mit Finnen-Feldeffekttransistoren (FinFETs) beschrieben, die unter Verwendung von Gate-Last-Prozessen ausgebildet werden. In einigen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen erwägen auch Aspekte, die in planaren Vorrichtungen (z. B. planaren Feldeffekttransistoren), Nanostruktur- (z. B. Nanofolien-, Nanodraht-, Gate-Allround- usw.) Feldeffekttransistoren (NSFETs) oder dergleichen verwendet werden.
  • Die 2 bis 21B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 5 zeigen den in 1 gezeigten Referenzquerschnitt A-A'. Die 6A, 11A, 12A, 13A, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 20A und 21A sind entlang des in 1 gezeigten Referenzquerschnitts A-A' gezeigt. Die 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 19B, 20B und 21B sind entlang eines ähnlichen in 1 gezeigten Querschnitts B-B' gezeigt. Die 7A, 8A, 9A, 10A und 10C sind entlang des in 1 gezeigten Referenzquerschnitts C-C' gezeigt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleiter-, ein Halbleiter-auf-Isolator- (SOI)-Substrat oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, beispielsweise ein Siliziumwafer. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxid- (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat vorgesehen, üblicherweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise ein Mehrschicht- oder ein Gradientsubstrat. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Ausbilden von n-Vorrichtungen wie NMOS-Transistoren dienen, z. B. n-FinFETs. Der Bereich 50P kann zum Ausbilden von p-Vorrichtungen wie PMOS-Transistoren dienen, z. B. p-FinFETs. Der Bereich 50N kann räumlich von dem Bereich 50P getrennt sein (wie durch den Teiler 51 gezeigt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolierstrukturen usw.) können zwischen dem Bereich 50N und dem Bereich 50P angeordnet sein.
  • In 3 werden Finnen 55 in dem Substrat 50 ausgebildet. Die Finnen 55 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 55 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 ausgebildet werden. Das Ätzen kann irgendein geeigneter Ätzprozess sein, wie beispielsweise ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 55 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 55 unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen 55 zu strukturieren. In einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Finnen 55 verbleiben.
  • In 4 werden Flachgrabenisolations- (STI)-Bereiche 58 neben den Finnen 55 ausgebildet. Die STI-Bereiche 58 können durch Ausbilden eines Isoliermaterials (nicht getrennt gezeigt) über dem Substrat 50 und zwischen benachbarten Finnen 55 ausgebildet werden. Das Isoliermaterial kann ein Oxid wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch chemische Gasphasenabscheidung im hochdichten Plasma (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System mit Nachhärtung zum Umwandeln des abgeschiedenen Materials in ein anderes Material (wie ein Oxid)), dergleichen oder eine Kombination davon ausgebildet werden. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess ausgebildet werden. In der gezeigten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial ausgebildet ist. In einigen Ausführungsformen wird das Isoliermaterial so ausgebildet, dass überschüssiges Isoliermaterial die Finnen 55 bedeckt. Das Isoliermaterial kann eine einzelne Schicht enthalten oder mehrere Schichten aufweisen. Beispielsweise kann in einigen Ausführungsformen zuerst eine Auskleidung (nicht getrennt gezeigt) entlang Oberflächen des Substrats 50 und der Finnen 55 ausgebildet werden. Danach kann ein Füllmaterial, das den oben beschriebenen ähnelt, über der Auskleidung ausgebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanischer Polier- (CMP)-Prozess, ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess kann das Isoliermaterial und die Finnen 55 planarisieren. Der Planarisierungsprozess legt die Finnen 55 frei, so dass obere Flächen der Finnen 55 und des Isoliermaterials plan sind, nachdem der Planarisierungsprozess abgeschlossen ist.
  • Das Isoliermaterial wird dann vertieft, so dass die STI-Bereiche 58 wie in 4 gezeigt ausgebildet sind. Das Isoliermaterial wird so vertieft, dass obere Abschnitte der Finnen 55 und des Substrats 50 zwischen benachbarten STI-Bereichen 58 herausragen. Ferner können die oberen Flächen der STI-Bereiche 58 wie gezeigt flache Oberflächen, konvexe Oberflächen, konkave Oberflächen (z. B. Mulden) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 58 können durch ein geeignetes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 58 können unter Verwendung eines geeigneten Ätzprozesses vertieft werden, beispielsweise eines solchen, der für das Material des Isoliermaterials selektiv ist (der z. B. das Material des Isoliermaterials schneller als das Material der Finnen 55 und des Substrats 50 ätzt). Beispielsweise kann eine Oxidentfernung verwendet werden, etwa unter Verwendung von verdünnter Flusssäure (dHF).
  • Der in Bezug auf die 2 bis 4 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 55 ausgebildet werden können. In einigen Ausführungsformen können die Finnen 55 durch einen epitaktischen Wachstumsprozess ausgebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können so durch die dielektrische Schicht geätzt werden, dass das darunterliegende Substrat 50 freigelegt wird. Homoepitaktische Strukturen können in den Gräben epitaktisch gezüchtet werden, und die dielektrische Schicht kann so vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass die Finnen ausgebildet sind. Ferner können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 55 verwendet werden. Zum Beispiel können die Finnen 55 in 4 vertieft werden, und ein Material, das sich von dem der Finnen 55 unterscheidet, kann epitaktisch über den vertieften Finnen 55 gezüchtet werden. In solchen Ausführungsformen enthalten die Finnen 55 das vertiefte Material sowie das epitaktisch gezüchtete Material, das über dem vertieften Material angeordnet ist. In einigen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaktische Strukturen können dann epitaktisch in den Gräben unter Verwendung eines Materials gezüchtet werden, das sich von dem des Substrats 50 unterscheidet, und die dielektrische Schicht kann so vertieft werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass die Finnen 55 ausgebildet sind. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachsens in situ dotiert werden, was vorherige und nachfolgende Implantierungen unnötig machen kann, obwohl In-Situ-Dotierung und Implantationsdotierung zusammen verwendet werden können.
  • Weiterhin kann es vorteilhaft sein, ein Material im Bereich 50N (z. B. einem NMOS-Bereich) epitaktisch zu züchten, das sich von dem Material im Bereich 50P (z. B. einem PMOS-Bereich) unterscheidet. In einigen Ausführungsformen können obere Abschnitte der Finnen 55 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen ausgebildet sein. Beispielsweise enthalten die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen, ohne darauf beschränkt zu sein.
  • Ferner können in 4 geeignete Wannen (nicht getrennt gezeigt) in den Finnen 55 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen kann eine p-Wanne im Bereich 50N ausgebildet werden, und eine n-Wanne kann im Bereich 50P ausgebildet werden. In einigen Ausführungsformen werden sowohl im Bereich 50N als auch im Bereich 50P eine p-Wanne oder eine n-Wanne ausgebildet.
  • In den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Photoresists oder anderer Masken (nicht getrennt gezeigt) erreicht werden. Beispielsweise kann im Bereich 50N ein Photoresist über den Finnen 55 und den STI-Bereichen 58 ausgebildet werden. Der Photoresist wird strukturiert, um den Bereich 50P des Substrats 50, beispielsweise einen PMOS-Bereich, freizulegen. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, wird im Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass die n-Verunreinigungen in den Bereich 50N, beispielsweise einen NMOS-Bereich, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich bis zu einer Konzentration von 1 × 1018 Atome/cm3 oder weniger implantiert werden, beispielsweise zwischen etwa 1 × 1016 Atome/cm3 und etwa 1 × 1018Atome/cm3. Nach dem Implantieren wird der Photoresist entfernt, beispielsweise durch einen geeigneten Veraschungsprozess.
  • Nach dem Implantieren des Bereichs 50P wird im Bereich 50P ein Photoresist über den Finnen 55 und den STI-Bereichen 58 ausgebildet. Der Photoresist wird strukturiert, um den Bereich 50N des Substrats 50, beispielsweise den NMOS-Bereich, freizulegen. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantation im Bereich 50N durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den Bereich 50P, beispielsweise den PMOS-Bereich, implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in den Bereich bis zu einer Konzentration von 1 × 1018Atome/cm3 oder weniger implantiert werden, beispielsweise zwischen etwa 1 × 1016 Atome/cm3 und etwa 1 × 1018 Atome/cm3. Nach dem Implantieren kann der Photoresist beispielsweise durch einen geeigneten Veraschungsprozess entfernt werden.
  • Nach den Implantationen des Bereichs 50N und des Bereichs 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien von epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In-Situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 werden Dummy-Dielektrikumsschichten 60 auf den Finnen 55 und dem Substrat 50 ausgebildet. Die Dummy-Dielektrikumsschichten 60 können beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und können gemäß geeigneten Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 62 wird über den Dummy-Dielektrikumsschichten 60 ausgebildet, und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 ausgebildet. Die Dummy-Gateschicht 62 kann über den Dummy-Dielektrikumsschichten 60 abgeschieden und dann durch einen Prozess wie CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann aus leitfähigen oder nicht leitfähigen Materialien bestehen und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, Metalloxide und Metalle enthält. Die Dummy-Gateschicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die in der Technik bekannt sind und zum Abscheiden des ausgewählten Materials verwendet werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Material der STI-Bereiche 58 aufweisen. Die Maskenschicht 64 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 62 und eine einzelne Maskenschicht 64 durchgehend über dem Bereich 50N und dem Bereich 50P ausgebildet. Es ist zu beachten, dass die Dummy-Dielektrikumsschichten 60 nur als Beispiel so gezeigt sind, dass sie nur die Finnen 55 und das Substrat 50 bedecken. In einigen Ausführungsformen können die Dummy-Dielektrikumsschichten 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschichten 60 die STI-Bereiche 58 bedecken, so dass sie sich zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 58 erstrecken.
  • Die 6A bis 21B zeigen verschiedene weitere Schritte bei der Herstellung der Vorrichtungen der Ausführungsform. Die 6B bis 13B und 19A bis 21B zeigen Merkmale entweder im Bereich 50N oder im Bereich 50P. Beispielsweise können die in den 6B bis 13B und 19A bis 21B gezeigten Strukturen sowohl auf den Bereich 50N als auch auf den Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) der Strukturen des Bereichs 50N und des Bereichs 50P werden im Text beschrieben, der jede der Figuren begleitet.
  • In den 6A und 6B kann die Maskenschicht 64 (siehe 5) unter Verwendung geeigneter Photolithographie- und Ätztechniken strukturiert werden, um Masken 74 auszubilden. Eine geeignete Ätztechnik kann verwendet werden, um die Struktur der Masken 74 auf die Dummy-Gateschicht 62 zu übertragen, um Dummy-Gates 72 auszubilden. In einigen Ausführungsformen kann die Struktur der Masken 74 auch auf die Dummy-Dielektrikumsschichten 60 übertragen werden. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 68 der Finnen 55. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 räumlich von benachbarten Dummy-Gates 72 zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 55 ist. Die Dummy-Dielektrikumsschichten 60, die Dummy-Gates 72 und die Masken 74 können zusammen als „Dummy-Gatestapel“ bezeichnet werden.
  • In den 7A und 7B werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in den 6A und 6B gezeigten Strukturen ausgebildet. In den 7A und 7B wird die erste Abstandshalterschicht 80 auf oberen Flächen der STI-Bereiche 58, oberen Flächen und Seitenwänden der Finnen 55 und der Masken 74 und Seitenwänden der Dummy-Gates 72 und der Dummy-Dielektrikumsschichten 60 ausgebildet. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann durch thermische Oxidation ausgebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen ausgebildet sein. Die zweite Abstandshalterschicht 82 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandshalterschicht 82 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen ausgebildet sein.
  • In den 8A und 8B werden die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 auszubilden. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, beispielsweise eines anisotropen Ätzprozesses (z. B. eines Trockenätzprozesses) oder dergleichen. Die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 können an Seitenwänden der Finnen 55, der Dummy-Dielektrikumsschichten 60, der Dummy-Gates 72 und der Masken 74 angeordnet sein. Die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 können aufgrund der Ätzprozesse, die zum Ätzen der ersten Abstandshalterschicht 80 und der zweiten Abstandshalterschicht 82 verwendet werden, je andere Höhen neben den Finnen 55 und den Dummy-Gatestapeln und andere Höhen zwischen den Finnen 55 und den Dummy-Gatestapeln 55 haben. Wie in den 8A und 8B gezeigt, können sich in einigen Ausführungsformen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 insbesondere teilweise nach oben entlang Seitenwänden der Finnen 55 und der Dummy-Gatestapel erstrecken. In einigen Ausführungsformen können sich die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 bis zu oberen Flächen der Dummy-Gatestapel erstrecken.
  • Nachdem die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 ausgebildet sind, können Implantationen für leicht dotierte Source/Drain- (LDD)-Bereiche (nicht getrennt gezeigt) durchgeführt werden. In Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich zu den oben in 4 beschriebenen Implantierungen, eine Maske wie beispielsweise ein Photoresist über dem Bereich 50N ausgebildet werden, während der Bereich 50P freiliegt, und Verunreinigungen eines geeigneten Typs (z. B. des p-Typs) können in die freiliegenden Finnen 55 und das Substrat 50 im Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske wie beispielsweise ein Photoresist über dem Bereich 50P ausgebildet werden, während der Bereich 50N freiliegt, und Verunreinigungen eines geeigneten Typs (z. B. des n-Typs) können in die freiliegenden Finnen 55 und das Substrat 50 im Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die zuvor beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können die zuvor beschriebenen p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Verunreinigungskonzentration von etwa 1 × 1015 Atome/cm3 bis etwa 1 × 1019 Atome/cm3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • Es sei angemerkt, dass die obige Offenbarung allgemein einen Prozess zum Ausbilden von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und eine andere Abfolge können verwendet werden. Beispielsweise können weniger oder mehr Abstandshalter verwendet werden und es kann eine andere Abfolge von Schritten verwendet werden (z. B. können die ersten Abstandshalter 81 vor dem Ausbilden der zweiten Abstandshalter 83 ausgebildet werden, zusätzliche Abstandshalter können ausgebildet und entfernt werden und/oder dergleichen). Darüber hinaus können die n- und p-Vorrichtungen unter Verwendung anderer Strukturen und Schritte ausgebildet werden.
  • In den 9A und 9B werden erste Vertiefungen 86 in den Finnen 55 und dem Substrat 50 ausgebildet. Wie in 9A gezeigt, können obere Flächen der STI-Bereiche 58 mit oberen Flächen des Substrats 50 plan sein. Das Substrat 50 kann derart geätzt werden, dass die unteren Flächen der ersten Vertiefungen 86 über oder unter den oberen Flächen der STI-Bereiche 58 angeordnet sind. Die ersten Vertiefungen 86 können durch Ätzen der Finnen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse wie RIE, NBE oder dergleichen ausgebildet werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 74 maskieren Teile der Finnen 55 und des Substrats 50 während der Ätzprozesse, die zum Ausbilden der ersten Vertiefungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um die ersten Vertiefungen 86 auszubilden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Vertiefungen 86 zu stoppen, wenn die ersten Vertiefungen 86 eine gewünschte Tiefe erreicht haben.
  • In den 10A bis 10C werden epitaktische Source/Drain-Bereiche 92 in den ersten Vertiefungen 86 so ausgebildet, dass auf die Kanalbereiche 68 der Finnen 55 eine Spannung ausgeübt wird, wodurch die Leistung verbessert wird. Wie in 10B gezeigt, werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Vertiefungen 86 so ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweils einem Paar von benachbarten epitaktischen Source/Drain-Bereichen 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaktischen Source/Drain-Bereiche 92 von den Dummy-Gates 72 um einen geeigneten seitlichen Abstand zu trennen, damit die epitaktischen Source/Drain-Bereiche 92 nachfolgend ausgebildete Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaktischen Source/Drain-Bereiche 92 im Bereich 50N, z. B. dem NMOS-Bereich, können ausgebildet werden, indem der Bereich 50P, z. B. der PMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Vertiefungen 86 epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können ein beliebiges geeignetes Material enthalten, das für n-FinFETs geeignet ist. Wenn beispielsweise die Finnen 55 Silizium sind, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Zugspannung auf die Finnen 55 ausüben, beispielsweise Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 55 angehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92 im Bereich 50P, z. B. dem PMOS-Bereich, können ausgebildet werden, indem der Bereich 50N, z. B. der NMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Vertiefungen 86 epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können ein beliebiges geeignetes Material enthalten, das für p-FinFETs geeignet ist. Wenn beispielsweise die Finnen 55 Silizium sind, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Druckspannung auf die Finnen 55 ausüben, beispielsweise Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 55 angehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92, die Finnen 55 und/oder das Substrat 50 können zum Ausbilden der Source/Drain-Bereiche ähnlich wie im zuvor beschriebenen Prozess zum Ausbilden der leicht dotierten Source/Drain-Bereiche mit Dotierstoffen implantiert werden, gefolgt von einem Tempern. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1 × 1019 Atome/cm3 und etwa 1 × 1021 Atome/cm3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Bereiche können irgendwelche der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zum Ausbilden der epitaktischen Source/Drain-Bereiche 92 im Bereich 50N und im Bereich 50P verwendet werden, weisen obere Flächen der epitaktischen Source/Drain-Bereiche Facetten auf, die sich seitlich nach außen über Seitenwände der Finnen 55 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 92 eines gleichen FinFET verschmelzen, wie in 10A gezeigt. In einigen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 92 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 10C gezeigt. In den in den 10A und 10C gezeigten Ausführungsformen können die ersten Abstandshalter 81 so ausgebildet sein, dass sie Abschnitte der Seitenwände der Finnen 55 bedecken, die sich über die STI-Bereiche 58 erstrecken, wodurch das epitaktische Wachstum blockiert wird. In einigen Ausführungsformen kann das das zum Ausbilden der ersten Abstandshalter 81 verwendete Abstandshalter-Ätzen so eingestellt werden, dass das Abstandshaltermaterial so entfernt wird, dass sich der epitaktisch gezüchtete Bereich bis zur Oberfläche des STI-Bereichs 58 erstrecken kann.
  • Die epitaktischen Source/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten enthalten. Beispielsweise können die epitaktischen Source/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C enthalten. Für die epitaktischen Source/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Die erste Halbleitermaterialschicht 92A, die zweite Halbleitermaterialschicht 92B und/oder die dritte Halbleitermaterialschicht 92C können aus unterschiedlichen Halbleitermaterialien ausgebildet und/oder auf unterschiedliche Dotierstoffkonzentrationen dotiert sein. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierstoffkonzentration aufweisen, die geringer als die der zweiten Halbleitermaterialschicht 92B und höher als die der dritten Halbleitermaterialschicht 92C ist. In Ausführungsformen, in denen die epitaktischen Source/Drain-Bereiche 92 drei Halbleitermaterialschichten enthalten, kann zuerst die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • In den 11A und 11B wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in den 6A bzw. 10B gezeigten Struktur abgeschieden (die Prozesse der 7A bis 10C ändern nicht den in 6A gezeigten Querschnitt, der die Dummy-Gates 72 und die durch die Dummy-Gates 72 geschützte Finne 55 zeigt). Das erste ILD 96 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Die Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess ausgebildet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source/Drain-Bereichen 92, den Masken 74 und den ersten Abstandshaltern 81 angeordnet. Die CESL 94 kann ein Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen mit einer anderen Ätzrate als das Material der darüber liegenden ersten ILD 96 enthalten.
  • In den 12A und 12B kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die obere Fläche des ersten ILD 96 mit den oberen Flächen der Dummy-Gates 72 oder der Masken 74 einzuebnen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der ersten Abstandshalter 81 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummy-Gates 72, der ersten Abstandshalter 81 und des ersten ILD 96 plan. Dementsprechend sind die oberen Flächen der Dummy-Gates 72 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 74 verbleiben, in welchem Fall der Planarisierungsprozess die obere Fläche des ersten ILD 96 mit der oberen Fläche der Masken 74 und der ersten Abstandshalter 81 einebnet.
  • In den 13A und 13B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Vertiefungen 98 ausgebildet werden. Teile der Dummy-Dielektrikumsschichten 60 in den zweiten Vertiefungen 98 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die Dummy-Dielektrikumsschichten 60 verbleiben und werden durch die zweiten Vertiefungen 98 freigelegt. In einigen Ausführungsformen werden die Dummy-Dielektrikumsschichten 60 aus den zweiten Vertiefungen 98 in einem ersten Bereich eines Dies (z. B. einem Kernlogikbereich) entfernt und verbleiben in einem zweiten Bereich des Dies (z. B. einem Eingabe/Ausgabe-Bereich) in den zweiten Vertiefungen 98. In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 mit einer schnelleren Geschwindigkeit als das erste ILD 96 oder die ersten Abstandshalter 81 selektiv ätzen. Jede der zweiten Vertiefungen 98 legt einen Kanalbereich 68 einer jeweiligen Finne 55 frei und/oder liegt darüber. Jeder der Kanalbereiche 68 ist zwischen einem benachbarten Paar von epitaktischen Source/Drain-Bereichen 92 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumsschicht 60 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschicht 60 kann dann gegebenenfalls nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • Die 14A bis 18B zeigen verschiedene Schritte, die zum Ausbilden von Gatedielektrikumsschichten 100 und Gateelektroden 102 für Ersatzgates verwendet werden. Die Gateelektroden 102 und die Gatedielektrikumsschichten 100 können zusammen als „Gatestapel“ bezeichnet werden. Die 14A bis 18B zeigen eine detaillierte Ansicht des Bereichs 101 von 13A. Die 14A, 15A, 16A, 17A und 18A zeigen Merkmale im Bereich 50N und die 14B, 15B, 16B, 17B und 18B zeigen Merkmale im Bereich 50P. Die Gatedielektrikumsschichten 100 können eine oder mehrere Teilschichten enthalten, beispielsweise Grenzflächenschichten 100A und erste dielektrische Schichten 100B. Die Gateelektroden 102 können auch ebenfalls oder mehrere Teilschichten enthalten, beispielsweise Deckschichten 102A, p-Austrittsarbeitsmetallschichten 102B, erste Abstimmschichten 102C, n-Austrittsarbeitsmetallschichten 102D, zweite Abstimmschichten 102E, Sperrschichten 102F und ein Füllmaterial 102G.
  • In den 14A und 14B werden die Grenzflächenschichten 100A, die ersten dielektrischen Schichten 100B, die Deckschichten 102A und die p-Austrittsarbeitsmetallschichten 102B ausgebildet. Die Grenzflächenschichten 100A können konform in den zweiten Vertiefungen 98 beispielsweise auf oberen Flächen der STI-Bereiche 58 und auf oberen Flächen und Seitenwänden der Finnen 55 ausgebildet oder abgeschieden werden. Die Grenzflächenschichten 100A können Dielektrika wie Siliziumoxid (SiO2), Siliziumoxynitrid (SiON) oder dergleichen enthalten. Die Grenzflächenschichten 100A können durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), CVD oder dergleichen ausgebildet werden. Die Grenzflächenschichten 100A können eine Dicke von etwa 10 Å bis etwa 15 Å haben, wobei 1 Å genau 0,1 Nanometer (nm) entspricht.
  • Die ersten dielektrischen Schichten 100B können unter Verwendung konformer Prozesse über der Grenzflächenschicht 100A abgeschieden werden. Die ersten dielektrischen Schichten 100B können Materialien mit hoher Dielektrizitätskonstante (High-k) sein, etwa Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Lanthanidoxid (LaO2), Titanoxid (TiO2), Hafniumzirkoniumoxid (HfZrO2), Tantaloxid (Ta2O3), Hafniumsiliziumoxid (HfSiO04), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Kombinationen davon oder Mehrfachschichten davon oder dergleichen. Die ersten dielektrischen Schichten 100B können durch ALD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen können die Grenzflächenschichten 100A weggelassen werden, und die ersten dielektrischen Schichten 100B können direkt auf den Finnen 55 abgeschieden werden. Die ersten dielektrischen Schichten 100B können eine Dicke von etwa 10 Å bis etwa 20 Å oder von etwa 13 Å bis etwa 17 Å aufweisen, wobei 1 Å genau 0,1 Nanometer (nm) entspricht.
  • Die Ausbildung der Grenzflächenschichten 100A und der ersten dielektrischen Schichten 100B im Bereich 50N und im Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrikumsschichten 100 in beiden Bereichen aus denselben Materialien ausgebildet sind. In einigen Ausführungsformen können die Gatedielektrikumsschichten 100 in beiden Bereichen durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 100 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Prozesse verwendet werden.
  • Nachdem die ersten dielektrischen Schichten 100B ausgebildet sind, werden die Deckschichten 102A auf den ersten dielektrischen Schichten 100Bausgebildet. Die Deckschichten 102A können als Sperrschichten fungieren, um zu verhindern, dass nachfolgend abgeschiedene metallhaltige Materialien in die Gatedielektrikumsschichten 100 diffundieren. Geeignete Beispiele für Materialien, die für die Deckschichten 102A verwendet werden können, enthalten TiN, TiSiN, Kombinationen oder Mehrfachschichten davon oder dergleichen. Die Deckschichten 102A können durch ALD, CVD oder dergleichen ausgebildet werden. Die Deckschichten 102A können eine Dicke von etwa 5 Å bis etwa 20 Å oder von etwa 10 Å bis etwa 15 Å haben, wobei 1 Å genau 0,1 Nanometer (nm) entspricht. Die Deckschichten 102A können optional sein und können in einigen Ausführungsformen weggelassen werden.
  • Die p-Austrittsarbeitsmetallschichten 102B werden dann auf den Deckschichten 102A ausgebildet. Die p-Austrittsarbeitsmetallschichten 102B werden zum Abstimmen der Austrittsarbeit der Vorrichtung ausgebildet. Die p-Austrittsarbeitsmetallschichten 102B können p-Austrittsarbeitsmaterialien für p-NSFET-Vorrichtungen sein. Geeignete Beispiele für die p-Austrittsarbeitsmaterialien enthalten Übergangsmetallnitride wie Titannitrid (TiN) oder Tantalnitrid (TaN), andere geeignete p-Austrittsarbeitsmaterialien, Mehrfachschichten oder Kombinationen davon oder dergleichen. Die p-Austrittsarbeitsmetallschichten 102B können durch ALD, CVD oder dergleichen ausgebildet werden. Die p-Austrittsarbeitsmetallschichten 102B können eine Dicke von etwa 5 Å bis etwa 40 Å oder von etwa 20 Å bis etwa 25 Å haben, wobei 1 Å genau 0,1 Nanometer (nm) entspricht.
  • In den 15A und 15B wird die p-Austrittsarbeitsmetallschicht 102B im Bereich 50P dotiert, um eine erste Abstimmschicht 102C auszubilden, und die p-Austrittsarbeitsmetallschicht 102B wird aus dem Bereich 50N geätzt. In einigen Ausführungsformen können die p-Austrittsarbeitsmetallschichten 102B sowohl im Bereich 50N als auch im Bereich 50P dotiert werden, bevor die p-Austrittsarbeitsmetallschicht 102B aus dem Bereich 50N geätzt wird. In einigen Ausführungsformen kann die p-Austrittsarbeitsmetallschicht 102B im Bereich 50P dotiert werden, nachdem die p-Austrittsarbeitsmetallschicht 102B aus dem Bereich 50N entfernt wurde. In Ausführungsformen, in denen die p-Austrittsarbeitsmetallschicht 102B im Bereich 50P dotiert wird, nachdem die p-Austrittsarbeitsmetallschicht 102B aus dem Bereich 50N entfernt wurde, können die Deckschicht 102A und/oder die erste dielektrische Schicht 100B im Bereich 50N durch die Prozesse dotiert werden, die zum Dotieren der p-Austrittsarbeitsmetallschicht 102B im Bereich 50P verwendet werden. Die Dotierstoffe können über die gesamte Dicke der ersten Abstimmschicht 102C dotiert werden. Ein Atomgewichtsanteil der Dotierstoffe in der ersten Abstimmschicht 102C kann im Bereich von etwa 0,5 % bis etwa 30 % oder von etwa 10 % bis etwa 20 % liegen. In einigen Ausführungsformen kann die erste Abstimmschicht 102C im Bereich 50P auf eine Dotierstoffkonzentration von etwa 1 × 1017 Atome/cm3 bis etwa 1 × 1019 Atome/cm3 oder von etwa 1 × 1018 Atome/cm3 bis etwa 1 × 1019 Atome/cm3 dotiert werden.
  • Dotierstoffe für die p-Austrittsarbeitsmetallschicht 102B können Lanthan (La), Aluminium (Al), Magnesium (Mg), Kombinationen davon oder dergleichen enthalten. Das Implantieren von Lanthan, Aluminium und Magnesium in die p-Austrittsarbeitsmetallschicht 102B erhöht die effektive Austrittsarbeit im Bereich 50P und verschiebt die Flachbandspannung (VFB) in Richtung p und verringert die Schwellenspannung (Vt) in fertigen Vorrichtungen. Die p-Austrittsarbeitsmetallschicht 102B kann dotiert werden, indem eine dotierstoffhaltige Schicht (nicht getrennt gezeigt) über der p-Austrittsarbeitsmetallschicht 102B ausgebildet wird und dann ein Eintriebs- bzw. Drive-In-Temperprozess durchgeführt wird, um die Dotierstoffe aus der dotierstoffhaltigen Schicht in die p-Austrittsarbeitsmetallschicht 102B zu treiben. Die dotierstoffhaltige Schicht kann durch ALD, CVD oder dergleichen ausgebildet werden. Die dotierstoffhaltige Schicht kann bis zu einer Dicke in einem Bereich von etwa 15 Å bis etwa 50 Å oder von etwa 15 Å bis etwa 25 Å ausgebildet werden, wobei 1 Å genau 0,1 Nanometer (nm) entspricht. Die dotierstoffhaltige Schicht kann aus Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Magnesiumoxid (MgO) oder dergleichen ausgebildet sein. Die dotierstoffhaltige Schicht kann in einer Abscheidungskammer, die auf einem Druck von etwa 1 Torr bis etwa 40 Torr oder von etwa 15 Torr bis etwa 25 Torr und einer Temperatur von etwa 200 °C bis etwa 400 °C oder von etwa 275 °C bis etwa 325 °C gehalten wird, über den p-Austrittsarbeitsmetallschichten 102B abgeschieden werden, wobei 1 Torr etwa 133,3 Pascal entspricht.
  • Ein oder mehrere Vorläufergase können über die p-Austrittsarbeitsmetallschicht 102B geströmt werden, um die dotierstoffhaltige Schicht auszubilden. Die Vorläufergase können ein Trägergas wie Argon (Ar) oder dergleichen und Prozessgase wie ein lanthanhaltiges Gas (z. B. Lanthan-bis(trimethylsilyl)amid (La(N(Si(CH)3)3)2)3), Tris(cyclopentadienyl)lanthan (III) (La(C5H5)3) oder dergleichen) ein aluminiumhaltiges Gas (z. B. Triethylaluminium (Al2(C2H5)3) oder dergleichen) ein magnesiumhaltiges Gas (z. B. Bis(ethylcyclopentadienyl)magnesium (Mg(C5H4C2H5)2) oder dergleichen), ein sauerstoffhaltiges Gas (z. B. Wasser (H2O), Sauerstoff (z. B. O2), Ozon (z. B. O3) oder dergleichen), eine Kombination davon oder dergleichen enthalten. Zum Beispiel können in Ausführungsformen, in denen die dotierstoffhaltige Schicht La2O3 enthält, die Vorläufergase Lanthanbis(trimethylsilyl)amid und Ozon enthalten, die reagieren, um die dotierstoffhaltige Schicht über der p-Austrittsarbeitsmetallschicht 102B auszubilden. Die Vorläufergase können mit einer Strömungsrate von etwa 500 sccm bis etwa 4.000 sccm oder von etwa 2.000 sccm bis etwa 2.500 sccm geströmt werden. Die dotierstoffhaltige Schicht kann durch einen oder mehrere Impulse abgeschieden werden, auf die jeweils eine Spülung folgen kann. Eine Abscheidungszeit für einen der Impulse kann etwa 1 Millisekunde bis etwa 10 Sekunden oder etwa 3 Sekunden bis etwa 7 Sekunden betragen. Die dotierstoffhaltige Schicht kann eine Dicke von etwa 1,5 nm bis etwa 4 nm oder von etwa 1,5 nm bis etwa 2,5 nm aufweisen. Ein Verhältnis der Dicke der dotierstoffhaltigen Schicht zur Dicke der p-Austrittsarbeitsmetallschicht 102B kann etwa 0,3 bis etwa 1 betragen.
  • Dann wird er Eintriebs-Temperprozess durchgeführt, um Dotierstoffe von der dotierstoffhaltigen Schicht zur p-Austrittsarbeitsmetallschicht 102B zu treiben. Der Temperprozess kann ein Spitzen-Tempern, ein schnelles thermisches Tempern (RTA), ein Flash-Tempern oder dergleichen verwenden. Der Temperprozess kann im Bereich von etwa 0,2 Sekunden bis etwa 600 Sekunden oder von etwa 25 Sekunden bis etwa 35 Sekunden ausgeführt werden. Der Temperprozess kann bei einer Temperatur von etwa 350 °C bis etwa 800 °C oder von etwa 400 °C bis etwa 500 °C ausgeführt werden. Der Temperprozess kann für eine minimale Zeit ausgeführt werden, um zu vermeiden, dass die Dotierstoffe in die ersten dielektrischen Schichten 100B oder die Grenzflächenschichten 100A getrieben werden. Das Eintreiben der Dotierstoffe in die Grenzfläche zwischen den ersten dielektrischen Schichten 100B und der Grenzflächenschicht 100A kann die wirksame Austrittsarbeit im Bereich 50P verringern, wodurch die Flachbandspannung und die Schwellenspannung erhöht werden. Als solches werden die Dotierstoffe unter Verwendung einer Prozessdauer in die p-Austrittsarbeitsmetallschicht 102B getrieben, die verhindert, dass die Dotierstoffe in die ersten dielektrischen Schichten 100B und die Grenzflächenschichten 100A getrieben werden.
  • Die erste Abstimmschicht 102C wird dann aus dem Bereich 50N geätzt. Eine strukturierte Maske wie beispielsweise ein strukturierter Photoresist kann über der ersten Abstimmschicht 102C im Bereich 50P ausgebildet werden. Der strukturierte Photoresist kann ausgebildet werden, indem eine Photoresistschicht über den ersten Abstimmschichten 102C im Bereich 50P und im Bereich 50N unter Verwendung einer Rotationsbeschichtung oder dergleichen abgeschieden wird. Die Photoresistschicht kann dann strukturiert werden, indem die Photoresistschicht einer strukturierten Energiequelle (z. B. eine strukturierte Lichtquelle) ausgesetzt wird und die Photoresistschicht entwickelt wird, um einen belichteten oder unbelichteten Teil der Photoresistschicht zu entfernen, wodurch der strukturierte Photoresist ausgebildet ist. Die erste Abstimmschicht 102C wird dann aus dem Bereich 50N unter Verwendung eines geeigneten Ätzprozesses geätzt, beispielsweise eines isotropen Ätzprozesses (z. B. eines Nassätzprozesses), eines anisotropen Ätzprozesses (z. B. eines Trockenätzprozesses) oder dergleichen. Der strukturierte Photoresist kann dann entfernt werden. Die erste Abstimmschicht 102C kann optional sein und kann in einigen Ausführungsformen weggelassen werden. In Ausführungsformen, in denen die erste Abstimmschicht 102C weggelassen wird, kann die p-Austrittsarbeitsmetallschicht 102B unter Verwendung von Prozessen geätzt werden, die den Prozessen gleichen oder ähneln, die zum Ätzen der ersten Abstimmschicht 102C verwendet werden.
  • Das Dotieren der p-Austrittsarbeitsmetallschicht 102B zur Ausbildung der ersten Abstimmschicht 102C im Bereich 50P kann die effektive Austrittsarbeit im Bereich 50P erhöhen, wodurch die Flachbandspannung (VFB) und die Schwellenspannung (Vt) in fertigen, die erste Abstimmschicht 102C enthaltenden Vorrichtungen verringert wird. Dies erhöht die Vorrichtungsgeschwindigkeit und verbessert die Vorrichtungsleistung bei fertigen Vorrichtungen.
  • 15C zeigt ein energiedispersives Spektroskopie- (EDS)-Diagramm der ersten dielektrischen Schicht 100B und der ersten Abstimmschicht 102C im Bereich 50P gemäß einigen Ausführungsformen. Die y-Achse gibt die relative Häufigkeit von Elementen an, die von der EDS erfasst wurden, während die x-Achse die relative Position der Elemente in der ersten dielektrischen Schicht 100B und der ersten Abstimmschicht 102C angibt. In der in 15C gezeigten Ausführungsform kann die Deckschicht 102A weggelassen sein, so dass die erste Abstimmschicht 102C direkt auf der ersten dielektrischen Schicht 100B ausgebildet ist. In der in 15C gezeigten Ausführungsform enthält die erste dielektrische Schicht 100B Hafniumoxid und die erste Abstimmschicht 102C enthält lanthandotiertes Titannitrid. Das EDS-Diagramm zeigt die jeweilige Konzentration von Sauerstoff (O), Aluminium (Al), Titan (Ti), Hafnium (Hf), Tantal (Ta) und Lanthan (La). Wie in diesem EDS-Diagramm gezeigt, wurde Lanthan erfolgreich über die erste Abstimmschicht 102C hinweg dotiert.
  • Wie in 15C weiter gezeigt, kann eine Hafniumkonzentration in der ersten dielektrischen Schicht 100B von der unteren Fläche der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Dicke der ersten dielektrischen Schicht auf ein Maximum ansteigen und dann zur Grenzfläche mit der ersten Abstimmschicht 102C hin abnehmen. Eine Sauerstoffkonzentration in der ersten dielektrischen Schicht 100B kann nahe der unteren Fläche der ersten dielektrischen Schicht 100B maximal sein. Die Sauerstoffkonzentration in der ersten dielektrischen Schicht 100B kann von der unteren Fläche der ersten dielektrischen Schicht 100B bis zur Mitte der Dicke der dielektrischen Schicht 100B auf ein lokales Minimum abnehmen, dann bis zu etwa drei Viertel der Dicke der dielektrischen Schicht 100B auf ein lokales Maximum steigen und dann bis zur Grenzfläche mit der ersten Abstimmschicht 102C abnehmen. Eine Aluminiumkonzentration in der ersten dielektrischen Schicht 100B kann von der unteren Fläche der ersten dielektrischen Schicht 100B bis zu etwa drei Viertel der Dicke der dielektrischen Schicht 100B auf ein Maximum ansteigen und dann bis zur Grenzfläche mit der ersten Abstimmschicht 102C abnehmen. Das Aluminium kann aus der n-Austrittsarbeitsmetallschicht 102D in die erste dielektrische Schicht 100B diffundiert sein. Die erste dielektrische Schicht 100B kann relativ geringe Konzentrationen von Titan und Lanthan aufweisen, die von der unteren Fläche der ersten dielektrischen Schicht 100B zur Grenzfläche mit der ersten Abstimmschicht 102C zunehmen. Energiespitzen für Tantal, Hafnium und Wolfram können sich überlappen, so dass die relative Konzentration von Wolfram und Hafnium als relative Konzentration von Tantal fehlinterpretiert werden kann. Obwohl 15C eine relativ hohe Tantalkonzentration in der ersten dielektrischen Schicht 100B zeigt, kann die Tantalkonzentration tatsächlich eine Konzentration von Hafnium und Wolfram in der ersten dielektrischen Schicht 100B zeigen, die relativ hoch sein kann.
  • 15C zeigt auch, dass die Konzentration von Titan und Lanthan in der ersten Abstimmschicht 102C von der Grenzfläche mit der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Dicke der ersten Abstimmschicht 102C auf ein Maximum ansteigen und dann bis zur oberen Fläche der ersten Abstimmschicht 102C abnehmen kann. Obwohl 15C die Stickstoffkonzentration in der ersten Abstimmschicht 102C nicht zeigt, enthält die erste Abstimmschicht eine relativ hohe Stickstoffkonzentration. Die Konzentration von Sauerstoff und Aluminium in der ersten Abstimmschicht 102C kann von einem lokalen Minimum nahe der Grenzfläche mit der ersten dielektrischen Schicht 100B bis auf ein lokales Maximum nahe etwa der Mitte der Dicke der ersten Abstimmschicht 102C ansteigen und dann bis zur oberen Fläche der ersten Abstimmschicht 102C abnehmen. Die erste Abstimmschicht 102C kann eine relativ geringe Konzentration an Hafnium enthalten, die von der Grenzfläche mit der ersten dielektrischen Schicht 100B auf nahe Null abnimmt. Obwohl 15C eine relativ hohe Konzentration von Tantal in der ersten Abstimmschicht 102C zeigt, kann die gezeigte Tantalkonzentration eine relativ hohe Konzentration an Hafnium und Wolfram in der ersten Abstimmschicht 102C anzeigen.
  • In den 16A und 16B werden auf der Deckschicht 102Aim Bereich 50N und auf der ersten Abstimmschicht 102C im Bereich 50P n-Austrittsarbeitsmetallschichten 102D ausgebildet. Die n-Austrittsarbeitsmetallschichten 102D werden zum Einstellen der Austrittsarbeit der Vorrichtungen ausgebildet. Die n-Austrittsarbeitsmetallschichten 102D können n-Austrittsarbeitsmaterialien für n-FinFET-Vorrichtungen sein. Geeignete Beispiele für die n-Austrittsarbeitsmaterialien enthalten TaAl, TaAlC, HfAl, TiAl, TiAlN, TiAlC, andere geeignete n-Austrittsarbeitsmaterialien, Mehrfachschichten oder Kombinationen davon oder dergleichen. Die Verwendung von Aluminium bei den n-Austrittsarbeitsmaterialien kann die effektive Austrittsarbeit der n-Austrittsarbeitsmetallschichten 102D verringern, was die Schwellenspannung verringert, die Vorrichtungsgeschwindigkeit erhöht und die Vorrichtungsleistung für Vorrichtungen verbessert, die im Bereich 50N ausgebildet sind. Die n-Austrittsarbeitsmetallschichten 102D können durch ALD, CVD oder dergleichen ausgebildet werden. Die n-Austrittsarbeitsmetallschichten 102D können eine Dicke von etwa 10 Å bis etwa 50 Å oder von etwa 25 Å bis etwa 35 Å haben, wobei 1 Å genau 0,1 Nanometer (nm) entspricht.
  • In den 17A und 17B werden die n-Austrittsarbeitsmetallschichten 102D einem Austrittsarbeits-Abstimmgas ausgesetzt, um die n-Austrittsarbeitsmetallschichten 102D zu verdünnen und zweite Abstimmschichten 102E auf den n-Austrittsarbeitsmetallschichten 102D auszubilden. Das Austrittsarbeits-Abstimmgas kann ein erstes Abstimmgas und ein zweites Abstimmgas enthalten. Das erste Abstimmgas kann ein Übergangsmetallchlorid oder dergleichen sein. Beispielsweise kann das erste Abstimmgas Wolframchlorid (z. B. WCl5), Tantalchlorid (z. B. TaCl5), Hafniumchlorid (z. B. HfCl4), Titanchlorid (z. B. TiCl4), Kombinationen davon oder dergleichen enthalten. Das zweite Abstimmgas kann ein Trägergas sein, beispielsweise Argon (Ar), Wasserstoff (H2) oder dergleichen. Das erste Abstimmgas kann mit einer Strömungsrate von etwa 100 sccm bis etwa 1000 sccm oder von etwa 450 sccm bis etwa 550 sccm zugeführt werden. Das zweite Abstimmgas kann mit einer Strömungsrate von etwa 1.000 sccm bis etwa 7.000 sccm oder von etwa 2.500 sccm bis etwa 3.500 sccm zugeführt werden. Ein Verhältnis der Strömungsrate des ersten Abstimmgases zum zweiten Abstimmgas kann etwa 2 bis etwa 20 oder etwa 4 bis etwa 8 sein. Das Austrittsarbeits-Abstimmgas kann in einer Abscheidungskammer zugeführt werden, die für einen Zeitraum im Bereich von etwa 5 Sekunden bis etwa 600 Sekunden oder von etwa 25 Sekunden bis etwa 35 Sekunden auf einer Temperatur von etwa 300 °C bis etwa 500 °C oder von etwa 350 °C bis etwa 450 °C und einem Druck von etwa 0,5 Torr bis etwa 50 Torr oder von etwa 15 Torr bis etwa 25 Torr gehalten wird, wobei 1 Torr etwa 133,3 Pascal entspricht.
  • Das Aussetzen der n-Austrittsarbeitsmetallschichten 102D kann die n-Austrittsarbeitsmetallschichten 102D verdünnen, die Konzentration eines Elements (z. B. Aluminium (Al)) in den n-Austrittsarbeitsmetallschichten 102D verringern und dazu führen, dass die zweiten Abstimmschichten 102E über den n-Austrittsarbeitsmetallschichten 102D abgeschieden werden. Wenn die n-Austrittsarbeitsmetallschichten 102D dem Austrittsarbeits-Abstimmgas ausgesetzt werden, reagiert das Austrittsarbeits-Abstimmgas mit den n-Austrittsarbeitsmetallschichten 102D, so dass die zweiten Abstimmschichten 102E ausgebildet werden, die eine Legierung eines Metalls aus den n-Austrittsarbeitsmetallschichten 102D und eines Metalls aus dem Austrittsarbeits-Abstimmgas enthalten können. In einigen Ausführungsformen kann die zweite Abstimmschicht 102E eine Legierung eines Übergangsmetalls aus dem Austrittsarbeits-Abstimmgas und eines Metalls aus den n-Austrittsarbeitsmetallschichten 102D sein. Beispielsweise kann in Ausführungsformen, in denen die n-Austrittsarbeitsmetallschichten 102D TiAl enthalten und das Austrittsarbeits-Abstimmgas WCl5 enthält, das WCl5-Gas mit dem Aluminium der n-Austrittsarbeitsmetallschichten 102D reagieren, wodurch AlW gebildet wird. Beispielmaterialien für die zweite Abstimmschicht 102E enthalten Aluminiumwolfram (AlW), Aluminiumtantal (AlTa), Aluminiumhafnium (AlHf), Aluminiumtitan (AlTi) oder dergleichen.
  • In einigen Ausführungsformen kann ein Element wie Chlor in dem ersten Abstimmgas enthalten sein, um eine Oxidschicht zu ätzen, die in der n-Austrittsarbeitsmetallschicht 102D vorhanden sein kann. Beispielsweise kann eine Oxidschicht, die Titanoxid, Tantaloxid, Hafniumoxid oder dergleichen enthält, an oberen Flächen der n-Austrittsarbeitsmetallschicht 102D ausgebildet sein, und Chlor aus dem ersten Abstimmgas kann die Oxidschicht ätzen. Das erste Abstimmgas enthält ferner ein Übergangsmetall (z. B. Wolfram, Tantal, Hafnium, Titan oder dergleichen), das an ein Element wie Aluminium bindet, das in der ersten Austrittsarbeitsmetallschicht 102D enthalten ist, was die zweite Abstimmschicht 102E ausbildet. Die Menge an Aluminium in der ersten Austrittsarbeitsmetallschicht 102D wird dadurch verringert und es wird verhindert, dass Aluminium, das an das Übergangsmetall in der zweiten Abstimmschicht 102E gebunden ist, in Richtung der Grenzfläche zwischen der Deckschicht 102A und der ersten dielektrischen Schicht 100B diffundiert. Dadurch kann die effektive Austrittsarbeit eingestellt werden.
  • Vor dem Aussetzen mit dem Austrittsarbeits-Abstimmgas können die n-Austrittsarbeitsmetallschichten 102D einen Atomgewichtsanteil von Aluminium aufweisen, der im Bereich von etwa 15 % bis etwa 30 % oder von etwa 20 % bis etwa 25 % liegt. Nach dem Aussetzen mit dem Austrittsarbeits-Abstimmgas können die n-Austrittsarbeitsmetallschichten 102D einen Atomgewichtsanteil von Aluminium aufweisen, der im Bereich von etwa 5 % bis etwa 20 % oder von etwa 10 % bis etwa 15 % liegt. Die Dicke der n-Austrittsarbeitsmetallschichten 102D kann nach dem Aussetzen der n-Austrittsarbeitsmetallschichten 102D mit dem Austrittsarbeits-Abstimmgas auf einen Bereich von etwa 15 Å bis etwa 50 Ä, einen Bereich von etwa 10 Å bis etwa 35 Å oder einen Bereich von etwa 25 Å bis etwa 35Å verringert werden, wobei 1 Å genau 0,1 Nanometer (nm) entspricht. Die zweite Abstimmschicht 102E kann eine Dicke von etwa 20 Å bis etwa 25 Å aufweisen. Ein Atomgewichtsanteil von Aluminium in der zweiten Abstimmschicht 102E kann etwa 5 % bis etwa 35 % oder etwa 15 % bis etwa 25 % betragen. Die zweiten Abstimmschichten 102E können optional sein und können in einigen Ausführungsformen weggelassen werden.
  • Das Verringern des Aluminiumgehalts der n-Austrittsarbeitsmetallschichten 102D, das Ausdünnen der n-Austrittsarbeitsmetallschichten 102D und das Ausbilden der zweiten Abstimmschichten 102E über den n-Austrittsarbeitsmetallschichten 102D kann die effektive Austrittsarbeit im Bereich 50Perhöhen. Als solches können eine dünnere p-Austrittsarbeitsmetallschicht 102B und/oder erste Abstimmschicht 102C im Bereich 50P verwendet werden, um die gleiche Schwellenspannung (Vt) wie in Vorrichtungen zu erhalten, die nicht dem Austrittsarbeits-Abstimmgas ausgesetzt wurden. Dies erhöht das Spaltfüllfenster und die Flexibilität für nachfolgende Schichten der Gateelektroden 102, während Vorrichtungen mit niedrigeren Schwellenspannungen, erhöhter Vorrichtungsgeschwindigkeit und verbesserter Vorrichtungsleistung bereitgestellt werden.
  • Die oben beschriebene Ausführungsform umfasst einen Dotierungsprozess, der zum Ausbilden der ersten Abstimmschicht 102C verwendet wird, und einen Austrittsarbeitsabstimmprozess, der zum Verdünnen der n-Austrittsarbeitsmetallschichten 102D und zum Ausbilden der zweiten Abstimmschichten 102E verwendet wird. In einigen Ausführungsformen kann nur der Dotierungsprozess oder nur der Austrittsarbeitsabstimmprozess ausgeführt werden.
  • 17C zeigt ein energiedispersives Spektroskopie- (EDS)-Diagramm der Deckschicht 102A, der n-Austrittsarbeitsmetallschicht 102D und der zweiten Abstimmschicht 102E im Bereich 50N gemäß einigen Ausführungsformen. Die y-Achse gibt die relative Häufigkeit von Elementen an, die von der EDS erfasst wurden, während die x-Achse die relative Position der Elemente in der Deckschicht 102A, der n-Austrittsarbeitsmetallschicht 102D und der zweiten Abstimmschicht 102E angibt. Das in 17C gezeigte EDS-Diagramm kann im Bereich 50N aufgenommen sein, so dass die n-Austrittsarbeitsmetallschicht 102D direkt auf der Deckschicht 102Aausgebildet ist. In der in 17C gezeigten Ausführungsform enthält die Deckschicht 102A Titannitrid, die n-Austrittsarbeitsmetallschicht 102D enthält Titanaluminium und die zweite Abstimmschicht 102E enthält Aluminiumwolfram. Das EDS-Diagramm zeigt die jeweilige Konzentration von Wolfram (W), Aluminium (Al), Titan (Ti), Stickstoff (N), Sauerstoff (O) und Silizium (Si). Wie in diesem EDS-Diagramm gezeigt, wurde die zweite Abstimmschicht 102E mit Aluminiumwolfram erfolgreich über der n-Austrittsarbeitsmetallschicht 102D mit Titanaluminium ausgebildet. Die zweite Abstimmschicht 102E kann die höchste Konzentration an Aluminium und Wolfram aufweisen. Das Wolfram aus dem Austrittsarbeits-Abstimmgas kann durch die n-Austrittsarbeitsmetallschicht 102D und die Deckschicht 102A dringen.
  • Wie in 17C gezeigt, kann eine Titankonzentration in der Deckschicht 102A von der Grenzfläche mit der ersten dielektrischen Schicht 100B etwa bis zur Mitte der Dicke der Deckschicht 102A auf ein Maximum ansteigen und dann bis zur Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D abnehmen. Eine Aluminiumkonzentration in der Deckschicht 102A kann von der Grenzfläche mit der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Dicke der Deckschicht 102A auf ein lokales Maximum ansteigen und dann bis zur Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D abnehmen. Eine Sauerstoffkonzentration in der Deckschicht 102A kann von der Grenzfläche mit der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Dicke der Deckschicht 102A auf ein Maximum ansteigen und dann bis zur Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D abnehmen. Eine Wolframkonzentration in der Deckschicht 102A kann von der Grenzfläche mit der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Dicke der Deckschicht 102A auf ein lokales Maximum ansteigen und dann bis zur Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D abnehmen. Eine Siliziumkonzentration in der Deckschicht 102A kann von der Grenzfläche mit der ersten dielektrischen Schicht 100B bis etwa zur Mitte der Deckschicht 102A auf ein lokales Maximum ansteigen und dann auf nahe Null abnehmen. Das Vorhandensein von Wolfram in der Deckschicht 102A kann den Nachweis von Stickstoff durch das EDS abschwächen. Obwohl 17C zeigt, dass die Deckschicht 102A eine relativ niedrige Stickstoffkonzentration enthält, kann die tatsächliche in der Deckschicht 102A enthaltene Stickstoffkonzentration höher sein.
  • In der n-Austrittsarbeitsmetallschicht 102D kann eine Aluminiumkonzentration von der Grenzfläche mit der Deckschicht 102A bis etwa zur Mitte der Dicke der n-Austrittsarbeitsmetallschicht 102D auf ein lokales Minimum abnehmen und dann bis zur Grenzfläche mit der zweiten Abstimmschicht 102E ansteigen. Eine Titankonzentration in der n-Austrittsarbeitsmetallschicht 102D kann von der Grenzfläche mit der Deckschicht 102A bis zur Grenzfläche mit der zweiten Abstimmschicht 102E abnehmen. Eine Wolframkonzentration in der n-Austrittsarbeitsmetallschicht 102D kann von der Grenzfläche mit der Deckschicht 102A bis etwa zur Mitte der Dicke der n-Austrittsarbeitsmetallschicht 102D auf ein lokales Minimum abnehmen und dann bis zur Grenzfläche mit der zweiten Abstimmschicht 102E zunehmen. Eine Sauerstoffkonzentration in der n-Austrittsarbeitsmetallschicht 102D kann von der Grenzfläche mit der Deckschicht 102A bis zur Grenzfläche mit der zweiten Abstimmschicht 102E abnehmen. Die n-Austrittsarbeitsmetallschicht 102D kann eine relativ niedrige Konzentration an Stickstoff und Silizium enthalten.
  • In der zweiten Abstimmschicht 102E kann die Konzentration von Wolfram und Aluminium von der Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D bis etwa zur Mitte der Dicke der zweiten Abstimmschicht 102E auf Höchstwerte ansteigen und dann bis zur oberen Fläche der zweiten Abstimmschicht 102E abnehmen. Eine Sauerstoffkonzentration in der zweiten Abstimmschicht 102E kann über die Dicke der zweiten Abstimmschicht 102E hinweg relativ konstant sein. Eine Titankonzentration in der zweiten Abstimmschicht 102E kann von der Grenzfläche mit der n-Austrittsarbeitsmetallschicht 102D bis zur oberen Fläche der zweiten Abstimmschicht 102E abnehmen. Die zweite Abstimmschicht 102E kann eine relativ niedrige Konzentration an Stickstoff und Silizium enthalten.
  • 17D zeigt ein Röntgenphotoelektronenspektroskopie (XPS)-Diagramm der n-Austrittsarbeitsmetallschichten 102D in einem Al2p-Spektrum für verschiedene Expositionszeiten der Austrittsarbeits-Abstimmgase gemäß einigen Ausführungsformen. Die y-Achse gibt die relative Häufigkeit der von der XPS detektierten Elektronen an, während die x-Achse die Bindungsenergie der detektierten Elektronen anzeigt. In einer Ausführungsform 201 wurden die n-Austrittsarbeitsmetallschichten 102D nicht dem Austrittsarbeits-Abstimmgas ausgesetzt. In einer Ausführungsform 203 wurden die n-Austrittsarbeitsmetallschichten 102D für eine Zeit t1 dem Austrittsarbeits-Abstimmgas ausgesetzt. In einer Ausführungsform 205 wurden die n-Austrittsarbeitsmetallschichten 102D für eine Zeit t2 dem Austrittsarbeits-Abstimmgas ausgesetzt. Die Zeit t1 kann zwischen etwa 15 Sekunden und etwa 45 Sekunden oder zwischen etwa 20 Sekunden und etwa 40 Sekunden liegen. Die Zeit t2 kann etwa das Doppelte von t1 sein. Zum Beispiel kann die Zeit t2 zwischen etwa 45 Sekunden und etwa 75 Sekunden oder zwischen etwa 50 Sekunden und etwa 70 Sekunden liegen.
  • In 17D ist die Linie 207 mit einer Bindungsenergie angegeben, die Metall-Aluminium-Bindungen (z. B. Ti-Al-Bindungen oder dergleichen) anzeigt, die in den n-Austrittsarbeitsmetallschichten 102D vorhanden sind. In der Ausführungsform 201 zeigt die Spitze nahe der Linie 207 an, dass ein relativ hoher Anteil von Metall-Aluminium-Bindungen in den n-Austrittsarbeitsmetallschichten 102D vorhanden sind. In den Ausführungsformen 203 und 205 gibt es keine Auswölbung in der Nähe der Linie 207 und der Anteil der in den n-Austrittsarbeitsmetallschichten 102D vorhandenen Metall-Aluminium-Bindungen ist in der Ausführungsform 203 geringer als in der Ausführungsform 201 und in der Ausführungsform 205 geringer als in der Ausführungsform 203. Als solches nimmt der Anteil der Metall-Aluminium-Bindungen, die in den n-Austrittsarbeitsmetallschichten 102D vorhanden sind, mit zunehmender Expositionszeit mit dem Austrittsarbeits-Abstimmgas ab. Das Verringern der Menge an Metall-Aluminium-Bindungen, die in den n-Austrittsarbeitsmetallschichten 102D vorhanden sind, kann die effektive Austrittsarbeit im Bereich 50P erhöhen. Als solches kann eine dünnere p-Austrittsarbeitsmetallschicht 102B und/oder erste Abstimmschicht 102C im Bereich 50P verwendet werden, um die gleiche Schwellenspannung (Vt) wie in Vorrichtungen zu erhalten, die nicht dem Austrittsarbeits-Abstimmgas ausgesetzt wurden. Dies erhöht das Spaltfüllfenster und die Flexibilität für nachfolgende Schichten der Gateelektroden 102, während Vorrichtungen mit niedrigeren Schwellenspannungen, erhöhter Vorrichtungsgeschwindigkeit und verbesserter Vorrichtungsleistung bereitgestellt werden.
  • In den 18A und 18B werden Sperrschichten 102F auf den zweiten Abstimmschichten 102E ausgebildet, und Füllmaterial 102G wird auf den Sperrschichten 102F ausgebildet. Geeignete Beispiele für Materialien, die für die Sperrschichten 102F verwendet werden können, enthalten TiN, TiSiN, Kombinationen oder Mehrfachschichten davon oder dergleichen. Die Sperrschichten 102F können durch ALD, CVD oder dergleichen ausgebildet werden. Die Sperrschichten 102F können eine Dicke von etwa 15 Å bis etwa 60 Å oder von etwa 25 Å bis etwa 35 Å haben, wobei 1Å genau 0,1 Nanometer (nm) entspricht. Die Sperrschichten 102F können optional sein und können in einigen Ausführungsformen weggelassen werden.
  • Das Füllmaterial 102G wird dann auf den Sperrschichten 102F ausgebildet. Das Füllmaterial 102G kann ein Metall wie Wolfram (W), Aluminium (Al), Kobalt (Co), Ruthenium (Ru), Kombinationen davon oder dergleichen enthalten. Das Füllmaterial 102G kann durch ALD, CVD, oder dergleichen abgeschieden werden. Das Füllmaterial 302G füllt mindestens die verbleibenden Anteile der zweiten Vertiefungen 98, z. B. die Anteile der zweiten Vertiefungen 98, die nicht durch die Gatedielektrikumsschichten 100 und die Deckschichten 102A, die ersten Abstimmschichten 102C, die n-Austrittsarbeitsmetallschichten 102D, die zweiten Abstimmschichten 102E und die Sperrschichten 102F gefüllt sind. Obwohl beschrieben ist, dass die Gateelektroden 102 die Deckschichten 102A, die ersten Abstimmschichten 102C, die n-Austrittsarbeitsmetallschichten 102D, die zweiten Abstimmschichten 102E, die Sperrschichten 102F und das Füllmaterial 102G enthalten, kann jede dieser Schichten weggelassen werden oder weitere Schichten können vorgesehen sein.
  • In den 19A und 19B werden die Gateelektroden 102 und die Gatedielektrikumsschichten 100 planarisiert. Beispielsweise kann nach der Ausbildung des Füllmaterials 102G ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die überschüssigen Anteile der Gateelektroden 102 und der Gatedielektrikumsschichten 100 zu entfernen, wobei die überschüssigen Teile über der oberen Fläche des ersten ILD 96 liegen.
  • In den 20A und 20B wird ein zweites ILD 106 über dem ersten ILD 96 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD ausgebildet wird. In einigen Ausführungsformen ist das zweite ILD 106 aus einem Dielektrikum wie PSG, BSG, BPSG, USG oder dergleichen hergestellt und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen wird vor dem Ausbilden des zweiten ILD 106 der Gatestapel (mit den Gatedielektrikumsschichten 100 und den jeweiligen darüber liegenden Gateelektroden 102) vertieft, so dass eine Vertiefung direkt über dem Gatestapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 81 ausgebildet wird. Eine Gatemaske 104, die eine oder mehrere Schichten aus einem Dielektrikum wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthält, wird in die Vertiefung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Anteile des Dielektrikums zu entfernen, die sich über dem ersten ILD 96 erstrecken. Nachfolgend ausgebildete Gatekontakte (wie die Gatekontakte 112, die weiter unten in Bezug auf die 21A und 21B beschrieben sind) durchdringen die Gatemaske 104 so, dass sie die obere Fläche der vertieften Gateelektroden 102 berühren.
  • In den 21A und 21B werden Gate-Kontakte 112 und Source/Drain-Kontakte 114 durch das zweite ILD 106 und das erste ILD 96 ausgebildet. Öffnungen für die Source/Drain-Kontakte 114 werden durch das erste ILD 96 und das zweite ILD 106 ausgebildet, und Öffnungen für die Gatekontakte 112 werden durch das zweite ILD 106 und die Gatemaske 104 ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. In den Öffnungen werden eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie beispielsweise ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitfähige Material bilden die Source/Drain-Kontakte 114 und die Gatekontakte 112 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 92 und den Source/Drain-Kontakten 114 auszubilden. Die Source/Drain-Kontakte 114 sind räumlich und elektrisch mit den epitaktischen Source/Drain-Bereichen 92 verbunden, und die Gatekontakte 112 sind räumlich und elektrisch mit den Gateelektroden 102 verbunden. Die Source/Drain-Kontakte 114 und die Gatekontakte 112 können in unterschiedlichen Prozessen oder in demselben Prozess ausgebildet werden. Obwohl gezeigt ist, dass sie in den gleichen Querschnitten ausgebildet sind, sollte beachtet werden, dass die Source/Drain-Kontakte 114 und die Gatekontakte 112 in unterschiedlichen Querschnitten ausgebildet werden können, wodurch Kurzschlüsse der Kontakte vermieden werden können.
  • Wie zuvor beschrieben, können Halbleitervorrichtungen, die gemäß den oben beschriebenen Verfahren ausgebildet wurden, die die erste Abstimmschicht 102C, die n-Austrittsarbeitsmetallschichten 102D und/oder die zweiten Abstimmschichten 102E enthalten, eine verringerte Schwellenspannungen (Vt), verbesserte Vorrichtungsleistung und dergleichen aufweisen. Insbesondere kann die Verwendung der oben beschriebenen ersten Abstimmschicht 102C die effektive Austrittsarbeit erhöhen und die Schwellenspannung im Bereich 50P verringern. Das Verwenden der oben beschriebenen n-Austrittsarbeitsmetallschichten 102D und der zweiten Abstimmschichten 102E kann eine Verwendung einer dünneren p-Austrittsarbeitsmetallschicht 102B und/oder ersten Abstimmschicht 102C ermöglichen, wodurch das Spaltfüllfenster für nachfolgende Schichten der Gateelektroden 102 vergrößert wird, während gleichzeitig die effektive Austrittsarbeit erhöht und die Schwellenspannung im Bereich 50P verringert wird.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostrukturvorrichtungen wie Nanostruktur- (z. B. Nanofolien-, Nanodraht-, Gate-Allround- usw.) Feldeffekttransistoren (NSFETs) angewendet werden. In einer NSFET-Ausführungsform werden die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels alternierender Schichten aus Kanalschichten und Opferschichten ausgebildet werden. Dummy-Gatestapel und Source/Drain-Bereiche werden auf ähnliche Weise wie in den oben beschriebenen Ausführungsformen ausgebildet. Nachdem die Dummy-Gatestapel entfernt wurden, können die Opferschichten in den Kanalbereichen teilweise oder vollständig entfernt werden. Die Ersatzgate-Strukturen werden auf ähnliche Weise wie in den oben beschriebenen Ausführungsformen ausgebildet, die Ersatzgate-Strukturen können Öffnungen, die durch Entfernen der Opferschichten verbleiben, teilweise oder vollständig füllen, und die Ersatzgate-Strukturen können die Kanalschichten in den Kanalbereichen der NSFET-Vorrichtungen teilweise oder vollständig umgeben. ILDs und Kontakte zu den Ersatzgate-Strukturen und den Source/Drain-Bereichen können auf ähnliche Weise wie in den oben beschriebenen Ausführungsformen ausgebildet werden. Eine Nanostrukturvorrichtung kann wie in der US-Patentanmeldung Nr. 2016/0365414 offenbart ausgebildet werden, die hiermit in ihrer Gesamtheit aufgenommen wird.
  • Gemäß einer Ausführungsform enthält eine Halbleitervorrichtung einen Kanalbereich über einem Halbleitersubstrat; eine Gatedielektrikumsschicht über dem Kanalbereich; und eine Gateelektrode über der Gatedielektrikumsschicht, wobei die Gateelektrode eine erste Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht enthält, wobei die erste Austrittsarbeitsmetallschicht Aluminium (Al) enthält; eine erste Austrittsarbeits-Abstimmschicht über der ersten Austrittsarbeitsmetallschicht, wobei die erste Austrittsarbeits-Abstimmschicht Aluminiumwolfram (AlW) enthält; und ein Füllmaterial über der ersten Austrittsarbeits-Abstimmschicht. In einer Ausführungsform enthält die erste Austrittsarbeitsmetallschicht Titanaluminium (TiAl). In einer Ausführungsform hat die erste Austrittsarbeitsmetallschicht eine Dicke von 10 Ä bis 35 Å. In einer Ausführungsform hat die erste Austrittsarbeits-Abstimmschicht eine Dicke von 20 Å bis 25 Å, wobei 1Å genau 0,1 Nanometer (nm) entspricht. In einer Ausführungsform enthält die Gateelektrode ferner eine zweite Austrittsarbeitsmetallschicht zwischen der Gatedielektrikumsschicht und der ersten Austrittsarbeitsmetallschicht, und die zweite Austrittsarbeitsmetallschicht enthält Titannitrid (TiN). In einer Ausführungsform hat die zweite Austrittsarbeitsmetallschicht eine Dicke von 5 Ä bis 40 Å. In einer Ausführungsform enthält die zweite Austrittsarbeitsmetallschicht ferner Lanthan (La).
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren ein Ausbilden eines Kanalbereichs über einem Halbleitersubstrat; Abscheiden einer Gatedielektrikumsschicht über dem Kanalbereich; Abscheiden einer n-Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht; und Aussetzen der n-Austrittsarbeitsmetallschicht mit einem Austrittsarbeits-Abstimmgas, wobei das Austrittsarbeits-Abstimmgas ein Übergangsmetallchlorid enthält, wobei eine erste Austrittsarbeits-Abstimmschicht über der n-Austrittsarbeitsmetallschicht abgeschieden wird. In einer Ausführungsform enthält das Übergangsmetallchlorid Wolframchlorid (WCl5). In einer Ausführungsform enthält das Übergangsmetallchlorid Hafniumchlorid (HfCl4). In einer Ausführungsform beträgt ein Atomgewichtsanteil von Aluminium in der n-Austrittsarbeitsmetallschicht 5% bis 20%, nachdem die n-Austrittsarbeitsmetallschicht dem Austrittsarbeits-Abstimmgas ausgesetzt wurde. In einer Ausführungsform beträgt ein Verhältnis einer Strömungsrate des Übergangsmetallchlorids zu einer Strömungsrate eines Trägergases in dem Austrittsarbeits-Abstimmgas 2 bis 20. In einer Ausführungsform umfasst das Verfahren ferner ein Abscheiden einer p-Austrittsarbeitsmetallschicht über der Gatedielektrikumsschicht; und Dotieren der p-Austrittsarbeitsmetallschicht, wobei die n-Austrittsarbeitsmetallschicht nach dem Dotieren der p-Austrittsarbeitsmetallschicht über der p-Austrittsarbeitsmetallschicht abgeschieden wird. In einer Ausführungsform wird die p-Austrittsarbeitsmetallschicht mit Lanthan (La) dotiert.
  • Gemäß einer weiteren Ausführungsform enthält eine Halbleitervorrichtung eine Finne, die sich von einem Halbleitersubstrat erstreckt; eine Grenzflächenschicht über der Finne; eine erste dielektrische Schicht über der Grenzflächenschicht; eine p-Austrittsarbeitsmetallschicht über der ersten dielektrischen Schicht, wobei die p-Austrittsarbeitsmetallschicht ein dotiertes Übergangsmetallnitrid-Material enthält; und ein Füllmaterial über der p-Austrittsarbeitsmetallschicht. In einer Ausführungsform enthält die p-Austrittsarbeitsmetallschicht lanthandotiertes Titannitrid. In einer Ausführungsform beträgt eine Atomgewichtskonzentration eines Dotierstoffs in der p-Austrittsarbeitsmetallschicht 0,5 % bis 30 %. In einer Ausführungsform enthält der Dotierstoff Aluminium (Al). In einer Ausführungsform enthält der Dotierstoff Magnesium (Mg). In einer Ausführungsform hat die p-Austrittsarbeitsmetallschicht eine Dicke von 5 Ä bis 40 Å, und ein Dotierstoff erstreckt sich über die Dicke der p-Austrittsarbeitsmetallschicht hinweg, wobei 1Å genau 0,1 Nanometer (nm) entspricht.

Claims (14)

  1. Halbleitervorrichtung, aufweisend: einen Kanalbereich (68) über einem Halbleitersubstrat (50); eine Gatedielektrikumsschicht (100) über dem Kanalbereich (68); und eine Gateelektrode (102) über der Gatedielektrikumsschicht (100), wobei die Gateelektrode (102) aufweist: eine n-Austrittsarbeitsmetallschicht (102D) über der Gatedielektrikumsschicht (100), wobei die n-Austrittsarbeitsmetallschicht (102D) Aluminium (Al) enthält; eine erste Austrittsarbeits-Abstimmschicht (102E) über der n-Austrittsarbeitsmetallschicht (102D), wobei die erste Austrittsarbeits-Abstimmschicht (102E) Aluminiumwolfram (AlW) enthält und eine Konzentration von Wolfram und Aluminium in der ersten Austrittsarbeits-Abstimmschicht (102E) höher ist als eine Konzentration von Wolfram und Aluminium in der n-Austrittsarbeitsmetallschicht (102D); und ein Füllmaterial (102G) über der ersten Austrittsarbeits-Abstimmschicht (102E).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die n-Austrittsarbeitsmetallschicht (102D) Titanaluminium (TiAl) enthält.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die n-Austrittsarbeitsmetallschicht (102D) eine Dicke von 1 nm bis 3,5 nm aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die erste Austrittsarbeits-Abstimmschicht (102E) eine Dicke von 2 nm bis 2,5 nm aufweist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Gateelektrode (102) ferner eine p-Austrittsarbeitsmetallschicht (102B, 102C) zwischen der Gatedielektrikumsschicht (100) und der n-Austrittsarbeitsmetallschicht (102E) aufweist, und wobei die p-Austrittsarbeitsmetallschicht (102B, 102C) Titannitrid (TiN) enthält.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die p-Austrittsarbeitsmetallschicht (102B, 102C) eine Dicke von 0,5 nm bis 4 nm aufweist.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, wobei die p-Austrittsarbeitsmetallschicht (102B, 102C) ferner Lanthan (La) enthält.
  8. Verfahren, umfassend: Ausbilden eines Kanalbereichs (68) über einem Halbleitersubstrat (50); Abscheiden einer Gatedielektrikumsschicht (100) über dem Kanalbereich (68); Abscheiden einer n-Austrittsarbeitsmetallschicht (102D) über der Gatedielektrikumsschicht (100), wobei die n-Austrittsarbeitsmetallschicht (102D) Aluminium (Al) enthält; und Aussetzen der n-Austrittsarbeitsmetallschicht (102D) einem Austrittsarbeits-Abstimmgas, wobei das Austrittsarbeits-Abstimmgas ein Übergangsmetallchlorid enthält, wobei eine erste Austrittsarbeits-Abstimmschicht (102E) über der n-Austrittsarbeitsmetallschicht (102D) abgeschieden wird, und wobei Aluminium aus der n-Austrittsarbeitsmetallschicht (102D) an das Übergangsmetall des Austrittsarbeits-Abstimmgases in der ersten Austrittsarbeits-Abstimmschicht (102E) bindet und so die Menge des Aluminiums in der n-Austrittsarbeitsmetallschicht (102D) verringert.
  9. Verfahren nach Anspruch 8, wobei das Übergangsmetallchlorid Wolframchlorid (WCl5) enthält.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Übergangsmetallchlorid Hafniumchlorid (HfCl4) enthält.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei ein Atomgewichtsanteil von Aluminium in der n-Austrittsarbeitsmetallschicht (102D) 5 % bis 20 % beträgt, nachdem die n-Austrittsarbeitsmetallschicht (102D) dem Austrittsarbeits-Abstimmgas ausgesetzt wurde.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei ein Verhältnis einer Strömungsrate des Übergangsmetallchlorids zu einer Strömungsrate eines Trägergases in dem Austrittsarbeits-Abstimmgas 2 bis 20 beträgt.
  13. Verfahren nach einem der Ansprüche 8 bis 12, ferner umfassend: Abscheiden einer p-Austrittsarbeitsmetallschicht (102B) über der Gatedielektrikumsschicht (100); und Dotieren der p-Austrittsarbeitsmetallschicht (102B, 102C), wobei die n-Austrittsarbeitsmetallschicht (102D) nach dem Dotieren der p-Austrittsarbeitsmetallschicht (102B, 102C) über der p-Austrittsarbeitsmetallschicht (102B, 102C) abgeschieden wird.
  14. Verfahren nach Anspruch 13, wobei die p-Austrittsarbeitsmetallschicht (102B, 102C) mit Lanthan (La) dotiert wird.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230072014A (ko) 2021-11-17 2023-05-24 엘지디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365414A1 (en) 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structures and Methods of Forming the Same
US20190109202A1 (en) 2017-06-09 2019-04-11 United Microelectronics Corp. Method for manufacturing gate stack structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
TWI556429B (zh) 2014-07-10 2016-11-01 台灣積體電路製造股份有限公司 積體電路裝置與其形成方法
US9806070B2 (en) * 2015-01-16 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device
CN106409830B (zh) * 2015-07-27 2020-05-05 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US9947540B2 (en) 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9972694B2 (en) 2015-10-20 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition methods and structures thereof
US10867998B1 (en) 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10497571B2 (en) 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365414A1 (en) 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structures and Methods of Forming the Same
US20190109202A1 (en) 2017-06-09 2019-04-11 United Microelectronics Corp. Method for manufacturing gate stack structure

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