DE102021105877A1 - Verfahren zum stromlosen plattieren für metal-gate-füllung - Google Patents

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Hsin-Yi Lee
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In den Ausführungsformen wird eine metallische Gate-Elektrode in einer Gate-Öffnung durch einen elektrochemischen Prozess in einem Gate-Ersetzungsprozess einer Nanofolie-FinFET-Vorrichtung abgeschieden. Beschleunigern und Inhibitoren können verwendet werden, um eine Abscheidung von Füllmaterial der Metall-Gate-Elektrode von unten nach oben zu erreichen.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 63/081.397 , eingereicht am 22. September 2020, deren Inhalte hiermit durch Bezugnahme in ihrer Gesamtheit hierin aufgenommen gelten.
  • HINTERGRUND
  • Halbleitervorrichtungen (-bauelemente) werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie zum Beispiel PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithografie zur Ausbildung von Schaltungskomponenten und Elementen darauf gefertigt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die minimalen Merkmalsgrößen jedoch verringert werden, treten zusätzliche Probleme auf, die gelöst werden sollten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
  • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für einen nanostrukturierten Feldeffekttransistor (Nano-FET) gemäß einigen Ausführungsformen.
  • 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 15C, 16A, 16B, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 23A, 23B, 23C, 23D, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 27D, 28A, 28B, 29A, 29B, 29C, 30A, 30B, 30C, 31A, 31B und 31C sind Draufsichten und Querschnittsansichten von Zwischenstufen bei dem Herstellen von Nano-FETs gemäß einigen Ausführungsformen.
  • 20 veranschaulicht ein elektrochemisches Bad gemäß einigen Ausführungsformen.
  • 21A, 21B, 21C und 21D veranschaulichen verschiedene Querschnittsansichten von Zwischenstufen eines stromlosen Plattierungsprozesses gemäß einigen Ausführungsformen.
  • 32A, 32B und 32C sind Querschnittsansichten eines Nano-FET gemäß einigen Ausführungsformen.
  • 33 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für einen Fin-Feldeffekttransistor (FinFETs) gemäß manchen Ausführungsformen.
  • 34A bis 34E sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von FinFET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Nano-FET-Bauelemente verwenden eine Vielzahl von Nanostrukturen als Gate-Kanalbereiche. Bei der Fertigung der Nano-FETs kann ein Gate-Ersetzungsprozess verwendet werden, um ein Dummy-Gate, das als temporäre Struktur dient, durch ein Ersatz-Gate zu ersetzen. Das Ersatz-Gate kann zum Beispiel ein Metall-Gate sein und kann mehrere Schichten umfassen, einschließlich einer Austrittsarbeit einstellenden Schicht, wie im Folgenden ausführlicher erörtert. Die Dummy-Gates werden entfernt, indem eine Vertiefung an einer Stelle gebildet wird, an der sich die Dummy-Gates befanden, wodurch die nanostrukturierten Kanalbereiche des Nano-FET freigelegt werden. Nachdem die Kanalbereiche des Nano-FET freigelegt sind, werden verschiedene Schichten des Ersatz-Gates in den Vertiefungen abgeschieden. Nach dem Abscheiden der verschiedenen Schichten des Ersatz-Gates in der Vertiefung wird die verbleibende Vertiefung mit einer Gate-Elektroden-Füllung gefüllt, wodurch die Ersatz-Gate-Abscheidung abgeschlossen wird. Die Prozesse von Ausführungsformen verwenden keine Kombination von ALD/CVD-Prozessen, um das Gate-Elektroden-Füllmaterial abzuscheiden, sondern verwenden stattdessen eine Technik der stromlosen Plattierung (auch als elektrochemische Plattierung bezeichnet). Die Vertiefung kann ein großes Seitenverhältnis aufweisen und herkömmliche Abscheidungstechniken können Hohlräume oder Spalten in der Vertiefung hinterlassen, wobei die Abscheidungstechnik den Zugang zu dem darunterliegenden Bereich abklemmt. Diese Hohlräume oder Spalten können den vorgesehenen Betrieb des anschließend gebildeten Gates stark unterdrücken. Prozesse einer Ausführungsform verwenden die elektrochemische Plattierungstechnik sowie Beschleunigern und Inhibitoren, um eine Abscheidung der Gate-Elektroden-Füllung von unten nach oben zu erreichen. Das heißt, die Vertiefung wird hauptsächlich von unten nach oben gefüllt, anstatt alle Oberflächen auf einmal zu füllen.
  • Ausführungsformen werden nachstehend in einem spezifischen Kontext, nämlich einem Die, der Nano-FETs umfasst, beschrieben. Verschiedene Ausführungsformen können jedoch auf Dies angewandt werden, die anstelle der oder in Kombination mit den Nano-FETs andere Typen von Transistoren umfassen (z. B. Fin-Feldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen).
  • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für Nano-FETs (z. B. Nanodraht-FETs, Nanofolien-FETs (NSFETs) oder dergleichen) gemäß einigen Ausführungsformen. Die Nano-FETs umfassen Nanostrukturen 55(z. B. Nanofolien, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 55 als Kanalbereiche der Nano-FETs dienen. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon umfassen. Isolationsbereiche 68 sind zwischen benachbarten Finnen 66 angeordnet, die überstehen und zwischen benachbarten Isolationsbereichen 68 hervorstehen können. Obwohl die Isolationsbereiche 68 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“, wie er hierin verwendet wird, auf das Halbleitersubstrat alleine oder eine Kombination aus dem Halbleitersubstrat und den Isolationsbereichen beziehen. Zusätzlich können/kann, obwohl der Bodenabschnitt der Finnen 66 als ein einzelnes zusammenhängendes Material mit dem Substrat 50 veranschaulicht ist, der Bodenabschnitt der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder eine Vielzahl von Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolierbereichen 68 erstreckt.
  • Gate-Dielektrikum-Schichten 110 befinden sich über oberen Flächen der Finnen 66 und entlang von oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 55. Gate-Elektroden 112 befinden sich über den Gate-Dielektrikum-Schichten 110. Epitaktische Source-/Drain-Bereiche 92 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 110 und der Gate-Elektroden 112 angeordnet.
  • 1 veranschaulicht ferner Referenzschnittebenen, die in nachfolgenden Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 98 und in einer Richtung, die beispielsweise senkrecht zu der Richtung des Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 eines Nano-FET ist. Der Querschnitt B-B' verläuft senkrecht zu dem Querschnitt A-A' und parallel zu einer Längsachse einer Finne 66 des Nano-FET und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaktischen Source-/Drain-Bereichen 92 des Nano-FET. Der Querschnitt C-C' verläuft parallel zu dem Querschnitt A-A' und erstreckt sich durch die epitaktischen Source-/Drain-Bereiche der Nano-FETs. Der Querschnitt D-D' ist ein horizontaler Querschnitt parallel zu dem Substrat 50 zwischen den Nanostrukturen 55. Der Querschnitt E-E' verläuft parallel zu dem Querschnitt D-D' und durch die Nanostrukturen 55. Der Klarheit halber nehmen nachfolgende Figuren auf diese Referenzschnittebenen Bezug.
  • Einige hierin erörterte Ausführungsformen werden im Zusammenhang mit Nano-FETs erörtert, die unter Verwendung eines Gate-Last-Prozesses (Gate-zuletzt-Prozesses) gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess (Gate-zuerst-Prozess) verwendet werden. Darüber hinaus berücksichtigen einige Ausführungsformen Aspekte, die in planaren Bauelementen wie planaren FETs verwendet werden, oder Aspekte, die in Fin-Feldeffekttransistoren (FinFETs) verwendet werden.
  • 2 bis 32C sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von Nano-FETs gemäß einigen Ausführungsformen. Die 2 bis 5, 6A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A veranschaulichen den in 1 veranschaulichten Referenzquerschnitt A-A'. Die 6B, 7B, 8B, 9B, 10B, 11B, 11C, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B veranschaulichen den in 1 veranschaulichten Referenzquerschnitt B-B'. Die 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 29C, 30C, 31C und 32C veranschaulichen den in 1 veranschaulichten Referenzquerschnitt C-C'. Die 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 29C, 30C, 31C und 32C veranschaulichen den in 1 veranschaulichten Referenzquerschnitt C-C'. Die 17C, 18C, 19C, 23C, 24C, 25C, 26C und 27C veranschaulichen den in 1 veranschaulichten Referenzquerschnitt D-D'. Die 17D, 18D, 19D, 23D, 24D, 25D, 26D und 27D veranschaulichen den in 1 veranschaulichten Referenzquerschnitt E-E'. 21 veranschaulicht ein stromloses Plattierungsbad und 22A, 22B, 22C und 22D veranschaulichen einen stromlosen Plattierungsprozess zum Füllen einer Öffnung.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie ein Volumenhalbleiter, ein Halbleiter-auf-Isolator- (SOI- bzw. Semiconductor on Insulator-) Substrat oder dergleichen, das dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide- bzw. BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon umfassen.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann verwendet werden, um n-Bauelemente, wie NMOS-Transistoren, z. B. n-Nano-FETs, zu bilden, und der p-Bereich 50P kann verwendet werden, um p-Bauelemente, wie PMOS-Transistoren, z. B. p-Nano-FETs, zu bilden. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch den Teiler 20 veranschaulicht), und eine beliebige Anzahl von Bauelementmerkmalen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • Weiterhin wird in 2 ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet. Der mehrschichtige Stapel 64 umfasst abwechselnde Schichten von ersten Halbleiterschichten 51A-C (die gemeinsam als erste Halbleiterschichten 51 bezeichnet werden) und zweiten Halbleiterschichten 53A-C (die gemeinsam als zweite Halbleiterschichten 53 bezeichnet werden). Zu Veranschaulichungszwecken und wie nachstehend ausführlicher erörtert wird, werden die zweiten Halbleiterschichten 53 entfernt und werden die ersten Halbleiterschichten 51 strukturiert, um Kanalbereiche von Nano-FETs in dem p-Bereich 50P zu bilden. Außerdem werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalbereiche von Nano-FETs in den n-Bereichen 50N zu bilden. In einigen Ausführungsformen können jedoch die ersten Halbleiterschichten 51 entfernt werden und können die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N zu bilden und die zweiten Halbleiterschichten 53 können entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalbereich von Nano-FETs in den p-Bereichen 50P zu bilden.
  • In wieder anderen Ausführungsformen können die ersten Halbleiterschichten 51 entfernt werden und können die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs in sowohl dem n-Bereich 50N als auch dem p-Bereich 50P zu bilden. In anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und können die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FET in sowohl dem n-Bereich 50N als auch dem p-Bereich 50P zu bilden. In solchen Ausführungsformen können die Kanalbereiche in sowohl dem n-Bereich 50N als auch dem p-Bereich 50P dieselbe Materialzusammensetzung aufweisen (z. B. Silizium oder ein anderes Halbleitermaterial) und gleichzeitig gebildet werden. 32A, 32B und 32C veranschaulichen eine Struktur, die sich aus solchen Ausführungsformen ergibt, bei der die Kanalbereiche in sowohl dem p-Bereich 50P als auch dem n-Bereich 50N jeweils z. B. Silizium umfassen.
  • Zu Veranschaulichungszwecken ist der mehrschichtige Stapel 64 so veranschaulicht, dass er drei Schichten jeder der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 umfasst. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 umfassen. Jede der Schichten des mehrschichtigen Stapels 64 kann unter Verwendung eines Prozesses wie beispielsweise chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Gasphasenepitaxie (VPE), Molekularstrahl-Epitaxie (MBE) oder dergleichen epitaktisch aufgewachsen sind. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial, das für p-Nano-FETs geeignet ist, wie Siliziumgermanium oder dergleichen, gebildet sein, und können die zweiten Halbleiterschichten 53 aus einem zweiten Halbleitermaterial, das für n-Nano-FETs geeignet ist, wie Silizium, Silizium-Kohlenstoff, Siliziumgermanium, Germanium oder dergleichen gebildet sein. Zu Veranschaulichungszwecken ist der mehrschichtige Stapel 64 mit einer untersten Halbleiterschicht veranschaulicht, die für p-Nano-FETs geeignet ist. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 so gebildet werden, dass die unterste Schicht eine Halbleiterschicht ist, die für n-Nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität zueinander aufweisen. Auf diese Weise können die ersten Halbleiterschichten 51 aus dem ersten Halbleitermaterial entfernt werden, ohne dass die zweiten Halbleiterschichten 53 aus dem zweiten Halbleitermaterial in dem n-Bereich 50N wesentlich entfernt werden, was es den zweiten Halbleiterschichten 53 ermöglicht, strukturiert zu werden, um Kanalbereiche von n-Nano-FETs zu bilden. In ähnlicher Weise können die zweiten Halbleiterschichten 53 aus dem zweiten Halbleitermaterial entfernt werden, ohne dass die ersten Halbleiterschichten 51 aus dem ersten Halbleitermaterial in dem p-Bereich 50P wesentlich entfernt werden, was es den zweiten Halbleiterschichten 51 ermöglicht, strukturiert zu werden, um Kanalbereiche von p-Nano-FETs zu bilden.
  • Nun unter Bezugnahme auf 3 werden Finnen 66 in dem Substrat 50 gebildet und Nanostrukturen 55 werden in dem mehrschichtigen Stapel 64 gemäß einigen Ausführungsformen gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem mehrschichtigen Stapel 64 bzw. dem Substrat 50 durch Ätzen von Gräben in dem mehrschichtigen Stapel 64 und dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiges annehmbares Ätzprozess sein, wie reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE - Neutral Beam Etch) oder dergleichen oder Kombinationen davon. Das Ätzen kann anisotrop sein. Das Bilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann ferner erste Nanostrukturen 52A-C (gemeinsam als erste Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A-C (gemeinsam als zweite Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können ferner gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch jedes geeignete Verfahren strukturiert werden. Die Finnen 66 und die Nanostrukturen 55 können beispielsweise unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen 66 zu strukturieren.
  • Zu Veranschaulichungszwecken veranschaulicht 3 die Finnen 66 in den n-Bereichen 50N und den p-Bereichen 50P mit im Wesentlichen gleichen Breiten. In einigen Ausführungsformen kann die Breite der Finnen 66 im n-Bereich 50N größer oder kleiner als die Breite der Finnen 66 im p-Bereich 50P sein. Obwohl jede der Finnen 66 und Nanostrukturen 55 so veranschaulicht ist, dass sie eine einheitliche Breite aufweist, können die Finnen 66 und/oder Nanostrukturen 55 ferner in anderen Ausführungsformen verjüngte Seitenwände aufweisen, sodass eine Breite jeder der Finnen 66 und/oder Nanostrukturen 55 in der Richtung zum Substrat 50 hin kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine unterschiedliche Breite aufweisen und eine trapezförmige Form aufweisen.
  • In 4 sind flache Grabenisolationsbereiche (STI-Bereiche) 68 benachbart zu den Finnen 66 gebildet. Die STI-Bereiche 68 können durch Abscheiden eines isolierenden Materials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 sowie zwischen benachbarten Finnen 66 gebildet werden. Das Isolationsmaterial kann ein Oxid sein, wie Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon, und kann durch eine CVD mit Plasma mit hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Nachdem das Isoliermaterial gebildet ist, kann ein Temperprozess durchgeführt werden. In einer Ausführungsform wird das Isoliermaterial derart gebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 55 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht veranschaulicht ist, können jedoch in einigen Ausführungsformen mehrere Schichten verwendet werden. Beispielsweise kann in einigen Ausführungsformen zuerst eine Auskleidung (nicht separat veranschaulicht) entlang einer Fläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie die vorstehend erörterten, über der Auskleidung gebildet werden.
  • Dann wird ein Entfernungsprozess auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 derart frei, dass die oberen Flächen der Nanostrukturen 55 und des Isolationsmaterials eben sind, nachdem der Planarisierungsprozess beendet ist.
  • Das Isoliermaterial wird dann vertieft, um die STI-Bereiche 68 zu bilden. Das Isoliermaterial wird derart vertieft, dass die oberen Abschnitte der Finnen 66 in den n-Bereichen 50N und den p-Bereichen 50P zwischen benachbarten STI-Bereichen 68 hervortreten. Ferner können die oberen Flächen der STI-Bereiche 68 eine flache Fläche wie veranschaulicht, eine konvexe Fläche, eine konkave Fläche (wie durch Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 68 können durch eine zweckmäßige Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 68 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie eines, der gegenüber dem Material des Isoliermaterials selektiv ist (der z. B. das Material des Isoliermaterials mit einer schnelleren Rate ätzt als das Material der Finnen 66 und der Nanostrukturen 55). Es kann beispielsweise eine Oxidentfernung verwendet werden, die zum Beispiel verdünnte Fluorwasserstoffsäure (dHF) verwendet.
  • Der mit Bezug auf 2 bis 4 beschriebene Prozess stellt lediglich ein Beispiel dafür dar, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaktischen Aufwachsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch aufgewachsen sind, und die dielektrische Schicht kann derart vertieft werden, dass die epitaktischen Strukturen aus der dielektrischen Schicht hervorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaktischen Strukturen können die oben erörterten abwechselnden Halbleitermaterialien, wie die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien, umfassen. In einigen Ausführungsformen, in denen epitaktische Strukturen epitaktisch aufgewachsen sind, können die epitaktisch aufgewachsenen Materialien während dem Aufwachsen in situ dotiert werden, wodurch vorherige und/oder nachfolgende Implantationen vermieden werden können, obwohl In-situ- und Implantationsdotierungen zusammen verwendet werden können.
  • Zusätzlich werden nur zu Veranschaulichungszwecken die ersten Halbleiterschichten 51 (und die resultierenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die resultierenden zweiten Nanostrukturen 54) hierin als die gleichen Materialien umfassend in dem p-Bereich 50P und dem n-Bereich 50N, veranschaulicht und erörtert. Dementsprechend können in einigen Ausführungsformen eine oder beide der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aus unterschiedlichen Materialien oder in einer unterschiedlichen Reihenfolge in dem p-Bereich 50P und dem n-Bereich 50N gebildet werden.
  • Ferner können in 4 angemessene Wannen (nicht separat veranschaulicht) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantierungsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat veranschaulicht) erzielt werden. Beispielsweise kann ein Fotolack über den Finnen 66 und den STI-Bereichen 68 in dem n-Bereich 50N und dem p-Bereich 50P gebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Fremdstoffimplantation in dem p-Bereich 50P durchgeführt und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass n-Fremdstoffe in den n-Bereich 50N implantiert werden. Die n-Fremdstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich mit einer Konzentration implantiert sind, die von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 reicht. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach oder vor der Implantation des p-Bereichs 50P werden ein Fotolack oder andere Masken (nicht separat veranschaulicht) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 in dem p-Bereich 50P und dem n-Bereich 50N gebildet. Der Fotolack wird strukturiert, um den n-Bereich 50N freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Fremdstoffimplantation in dem n-Bereich 50N durchgeführt werden und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass p-Fremdstoffe in den p-Bereich 50P implantiert werden. Die p-Fremdstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich mit einer Konzentration implantiert sind, die von etwa 1013 Atomen/cm3 bis etwa 1014 Atomen/cm3 reicht. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperschritt durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Fremdstoffe zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaktischer Finnen während des Aufwachsens in situ dotiert werden, wodurch die Implantationen vermieden werden können, In-situ- und Implantationsdotierung können jedoch auch zusammen verwendet werden.
  • In 5 wird eine dielektrische Dummy-Schicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die dielektrische Dummy-Schicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß einer annehmbaren Technik abgeschieden werden oder thermisch aufgewachsen sind. Eine Dummy-Gate-Schicht 72 wird über der dielektrischen Dummy-Schicht 70 gebildet, und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Dummy-Gate-Schicht 72 kann über der dielektrischen Dummy-Schicht 70 abgeschieden und dann planarisiert werden, wie durch eine CMP. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus einem leitfähigen oder einem nicht leitfähigen Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 72 kann durch physische Gasphasenabscheidung (PVD), CVD, Abscheidung durch Kathodenzerstäubung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien mit einer hohen Ätzselektivität gegenüber dem Ätzen der Isolierbereiche hergestellt sein. Die Maskenschicht 74 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über den n-Bereich 50N und den p-Bereich 50P gebildet. Es sei angemerkt, dass die dielektrische Dummy-Schicht 70 lediglich aus Gründen der Veranschaulichung so gezeigt ist, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 70 so abgeschieden werden, dass die dielektrische Dummy-Schicht 70 die STI-Bereiche 68 so bedeckt, dass sich die dielektrische Dummy-Schicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Bereichen 68 erstreckt.
  • 6A bis 18C veranschaulichen verschiedene zusätzliche Schritte beim Herstellen von Ausführungsform-Vorrichtungen. Die 6A, 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13A, 13C, 14A, 15A und 18C veranschaulichen Merkmale entweder in den n-Bereichen 50N oder den p-Bereichen 50P. In 6A und 6B kann die Maskenschicht 74 (siehe 5) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Dann kann die Struktur der Masken 78 auf die Dummy-Gate-Schicht 72 und die dielektrische Dummy-Schicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken jeweilige Kanalbereiche der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um die einzelnen Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 66 verläuft.
  • In 7A und 7B wird eine erste Abstandshalterschicht 80 und eine zweite erste Abstandshalterschicht 82 über den in 6A bzw. 6B veranschaulichten Strukturen abgeschieden. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 werden anschließend strukturiert, um als Abstandshalter zum Bilden selbstjustierender Source-/Drain-Bereiche zu dienen. In 7A und 7B werden die erste Abstandshalterschicht 80 auf oberen Flächen der STI-Bereiche 68; oberen Flächen und Seitenwänden der Finnen 66, Nanostrukturen 55 und der Masken 78; und Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 gebildet werden. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen unter Verwendung von Techniken wie thermische Oxidation oder Abscheidung durch CVD, ALD oder dergleichen gebildet werden. Die zweite Abstandshalterschicht 82 kann aus einem Material gebildet sein, das eine von dem Material der ersten Abstandshalterschicht 80 unterschiedliche Ätzrate aufweist, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Abstandshalterschicht 80 gebildet ist und vor dem Bilden der zweiten Abstandshalterschicht 82 können Implantationen für schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht explizit veranschaulicht) durchgeführt werden. In den Ausführungsformen mit unterschiedlichen Bauelementtypen kann, ähnlich wie bei den vorstehend mit Bezug auf 4 erörterten Implantationen, eine Maske, wie ein Fotolack, über dem n-Bereich 50N, gebildet werden, wobei der p-Bereich 50P freiliegt, und Fremdstoffe angemessenen Typs (z. B. p-Fremdstoffe) können in die freiliegenden Finnen 66 und Nanostrukturen 55 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann, während der n-Bereich 50N freigelegt ist, eine Maske, wie ein Fotolack, über dem p-Bereich 50P gebildet werden, und Fremdstoffe geeigneten Typs (z. B. n-Typ) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Fremdstoffe können beliebige der zuvor erörterten n-Fremdstoffe sein, und die p-Fremdstoffe können beliebige der zuvor erörterten p-Fremdstoffe sein. Die schwach dotierten Source-/Drain-Bereiche können eine Konzentration von Fremdstoffen in einem Bereich von etwa 1 × 1015 Atome/cm3 bis etwa 1 × 1019 Atome/cm3 aufweisen. Ein Temperschritt kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Fremdstoffe zu aktivieren.
  • In 8A und 8B werden die erste Abstandshalterschicht 80 und die zweite erste Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 zu bilden. Wie unten noch ausführlicher erörtert wird, dienen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 dazu, die anschließend gebildeten Source-/Drain-Bereiche selbstjustierend sein zu lassen und die Seitenwände der Finnen 66 und/oder Nanostruktur 55 während der nachfolgenden Verarbeitung zu schützen. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie eines isotropen Ätzprozesses (z. B. eines Nassätzprozesses), eines anisotropen Ätzprozesses (z. B. eines Trockenätzprozesses) oder dergleichen. In einigen Ausführungsformen weist das Material der zweiten Abstandshalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandshalterschicht 80 auf, so dass die erste Abstandshalterschicht 80 als eine Ätzstoppschicht beim Strukturieren der zweiten Abstandshalterschicht 82 dienen kann, und so dass die zweite Abstandshalterschicht 82 als eine Maske beim Strukturieren der ersten Abstandshalterschicht 80 dienen kann. Beispielsweise kann ein anisotroper Ätzprozess verwendet werden, um die zweite Abstandshalterschicht 82 zu ätzen, wobei die erste Abstandshalterschicht 80 als Ätzstoppschicht dient, wobei die verbleibenden Abschnitte der zweiten Abstandshalterschicht 82 die zweiten Abstandshalterschichten 83 bilden, wie in 8A veranschaulicht ist. Danach dienen die zweiten Abstandshalter 83 als Maske, während die freigelegten Teile der ersten Abstandshalterschicht 80 geätzt werden und dadurch die ersten Abstandshalter 81 bilden, wie in 8A veranschaulicht ist.
  • Wie in 8A veranschaulicht, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 auf Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8B veranschaulicht ist, kann in einigen Ausführungsformen die zweite Abstandshalterschicht 82 von über der ersten Abstandshalterschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 entfernt werden und die ersten Abstandshalter 81 sind auf Seitenwänden der Masken 78, der Dummy-Gates 76 und der dielektrischen Dummy-Schichten 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 verbleiben.
  • Es sei angemerkt, dass die vorstehende Offenbarung einen Prozess zum Bilden von Abstandshaltern und LDD-Bereichen allgemein beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, es können unterschiedliche Reihenfolgen der Schritte verwendet werden, (z. B. können die ersten Abstandshalter 81 vor dem Abscheiden der zweiten Abstandshalterschicht 82 strukturiert werden), es können zusätzliche Abstandshalter gebildet und entfernt werden, und/oder dergleichen. Außerdem können die Bauelemente vom n-Typ und p-Typ unter Verwendung unterschiedlicher Strukturen und Schritte gebildet werden.
  • In 9A bis 9B werden erste Vertiefungen 86 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gemäß einigen Ausführungsformen gebildet. Anschließend werden epitaktische Source-/Drain-Bereiche in den ersten Vertiefungen 86 gebildet. Die ersten Vertiefungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9A veranschaulicht ist, können obere Flächen der STI-Bereiche 58 mit unteren Flächen der ersten Vertiefungen 86 bündig sein. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass die unteren Flächen der ersten Vertiefungen 86 unter den oberen Flächen der STI-Bereiche 68 angeordnet sind oder dergleichen. Die ersten Vertiefungen 86 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während des Ätzprozesses zum Bilden der ersten Vertiefungen 86. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Vertiefungen 86 zu stoppen, nachdem die ersten Vertiefungen 86 eine gewünschte Tiefe erreichen.
  • In 10A und 10B werden Abschnitte der Seitenwände der Schichten des mehrschichtigen Stapels 64, die aus den ersten Halbleitermaterialien (z. B den ersten Nanostrukturen 52) gebildet sind, die durch die ersten Vertiefungen 86 freigelegt sind, geätzt, um Seitenwandvertiefungen 88 in dem n-Bereich 50N zu bilden, und die Abschnitte der Seitenwände der Schichten des mehrschichtigen Stapels 64, die aus den zweiten Halbleitermaterialien (beispielsweise den zweiten Nanostrukturen 54) gebildet sind, die durch die ersten Vertiefungen 86 freigelegt sind, werden geätzt, um Seitenwandvertiefungen 88 in dem n-Bereich 50N zu bilden. Obwohl die Seitenwände der ersten Nanostrukturen 52 und der zweiten Nanostrukturen 54 in Seitenwandvertiefungen 88 in 10B als gerade veranschaulicht sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse geätzt werden, wie Nassätzen oder dergleichen. Die p-Bereiche 50P können unter Verwendung einer Maske (nicht gezeigt) geschützt werden, während die ersten Nanostrukturen 52 unter Verwendung eines Ätzmittels geätzt werden, das selektiv gegenüber den ersten Halbleitermaterialien ist, so dass die zweiten Nanostrukturen 54 und das Substrat 50 im Vergleich zu den ersten Nanostrukturen 52 in dem n-Bereich 50N relativ ungeätzt bleiben. Gleichermaßen können die n-Bereiche 50N unter Verwendung einer Maske (nicht gezeigt) geschützt werden, während die zweiten Nanostrukturen 54 unter Verwendung eines Ätzmittels geätzt werden, das selektiv gegenüber den ersten Halbleitermaterialien ist, so dass die ersten Nanostrukturen 52 und das Substrat 50 im Vergleich zu den zweiten Nanostrukturen 54 in dem p-Bereich 50P relativ ungeätzt bleiben. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z. B. SiGe umfassen und die zweiten Nanostrukturen 54 z. B. Si oder SiC umfassen, können die Seitenwände der ersten Nanostrukturen 52 in dem n-Bereich 50N unter Verwendung eines Trockenätzprozesses geätzt werden, das Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet, und die Seitenwände der zweiten Nanostrukturen 54 in dem p-Bereich 50P können unter Verwendung eines Nass- oder Trockenätzprozesses geätzt werden, das Fluorwasserstoff, ein anderes Ätzmittel auf Fluorbasis oder dergleichen verwendet.
  • In 11A-11C werden erste innere Abstandshalter 90 in den Seitenwandvertiefungen 88 gebildet. Die ersten inneren Abstandshalter 90 können durch Abscheiden einer inneren Abstandshalterschicht (nicht separat veranschaulicht) über den in 10A und 10B veranschaulichten Strukturen gebildet werden. Die ersten inneren Abstandshalter 90 dienen als Isolationsmerkmale zwischen anschließend gebildeten Source-/Drain-Bereichen und einer Gatestruktur. Wie nachfolgend ausführlicher erörtert wird, werden Source-/Drain-Bereiche in den ersten Vertiefungen 86 gebildet, während die ersten Nanostrukturen 52 im n-Bereich 50N und die zweiten Nanostrukturen 54 im p-Bereich 50P durch entsprechende Gatestrukturen ersetzt werden.
  • Die innere Abstandshalterschicht kann durch einen konformen Abscheidungsprozess, wie CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandshalterschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid umfassen, obwohl ein beliebiges geeignetes Material verwendet werden kann, wie Materialien mit niedriger Dielektrizitätskonstante (mit niedrigem k-Wert), das einen k-Wert von weniger als etwa 3,5 aufweist. Die innere Abstandshalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandshalter 90 zu bilden. Obwohl die äußeren Seitenwände der ersten inneren Abstandshalter 90 so veranschaulicht sind, dass sie mit den Seitenwänden der zweiten Nanostrukturen 54 in dem n-Bereich 50N und den Seitenwänden der ersten Nanostrukturen 52 in dem p-Bereich 50P bündig sind, können sich die äußeren Seitenwände der ersten inneren Abstandshalter 90 jeweils über die Seitenwände der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 hinaus erstrecken bzw. davon vertieft sein.
  • Obwohl die äußeren Seitenwände der ersten inneren Abstandshalter 90 in 11B zudem als gerade veranschaulicht sind, können die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav oder konvex sein. Als ein Beispiel veranschaulicht 11C eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 konkav sind, die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav sind und die ersten inneren Abstandshalter von den Seitenwänden der zweiten Nanostrukturen 54 in dem p-Bereich 50P vertieft sind. Ebenfalls veranschaulicht sind Ausführungsformen, in denen die Seitenwände der zweiten Nanostrukturen 54 konkav sind, die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav sind und die ersten inneren Abstandshalter von den Seitenwänden der ersten Nanostrukturen 52 in den p-Bereich 50P vertieft sind. Die innere Abstandshalterschicht kann durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung anschließend gebildeter Source-/Drain-Bereiche (wie der epitaktischen Source-/Drain-Bereiche 92, die nachfolgend mit Bezug auf die 12A bis 12C erörtert werden) durch nachfolgende Ätzprozesse, wie Ätzprozesse, die verwendet werden, um Gatestrukturen zu bilden, zu verhindern.
  • In 12A bis 12C sind epitaktische Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 gebildet. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Bereiche 92 eine Spannung auf die zweiten Nanostrukturen 54 in dem n-Bereich 50N und auf die ersten Nanostrukturen 52 in dem p-Bereich 50P ausüben, wodurch die Leistungsfähigkeit verbessert wird. Wie in 12B veranschaulicht ist, werden die epitaktischen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 gebildet, so dass jedes Dummy-Gate 76 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaktischen Source-/Drain-Bereiche 92 von den Dummy-Gates 72 zu trennen, und die ersten inneren Abstandshalter 90 werden verwendet, um die epitaktischen Source-/Drain-Bereiche 92 von den Nanostrukturen 55 um einen geeigneten seitlichen Abstand zu trennen, sodass die epitaktischen Source-/Drain-Bereiche 92 nicht mit Gates der resultierenden Nano-FETs, die anschließend gebildet werden, kurzgeschlossen werden.
  • Die epitaktischen Source-/Drain-Bereiche 92 in dem n-Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des p-Bereichs 50P, z. B. des PMOS-Bereichs, gebildet werden. Dann sind die epitaktischen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 in dem n-Bereich 50N epitaktisch aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 92 können jedes annehmbare Material umfassen, das für n-Nano-FETs geeignet ist. Wenn beispielsweise die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source-/Drain-Bereiche 92 Materialien umfassen, die eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Drain-Bereiche 92 können Flächen aufweisen, die von jeweiligen oberen Flächen der Nanostrukturen 55 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Bereiche 92 in dem p-Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des n-Bereichs 50N, z. B. des NMOS-Bereichs, gebildet werden. Dann sind die epitaktischen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 in dem p-Bereich 50P epitaktisch aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 92 können jedes annehmbare Material umfassen, das für p-Nano-FETs geeignet ist. Wenn beispielsweise die ersten Nanostrukturen 52 Siliziumgermanium sind, können die epitaktischen Source-/Drain-Bereiche 92 Materialien umfassen, die eine Druckbeanspruchung auf die ersten Nanostrukturen 52 ausübt, wie Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source-/Drain-Bereiche 92 können Flächen aufweisen, die von jeweiligen Flächen des mehrschichtigen Stapels 64 (siehe 2) erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um Source-/Drain-Bereiche zu bilden, ähnlich dem zuvor erörterten Prozess zum Bilden schwach dotierter Source-/Drain-Bereiche, gefolgt von einem Temperschritt. Die Source-/Drain-Bereiche können eine Fremdstoffskonzentration zwischen etwa 1 × 1019 Atome/cm3 und etwa 1 × 1021 Atomen/cm3 aufweisen. Die n- und/oder p-Fremdstoffe für Source-/Drain-Bereiche können beliebige der zuvor erörterten Fremdstoffe sein. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Bereiche 92 während des Aufwachsens in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source-/Drain-Bereiche 92 in dem n-Bereich 50N und dem p-Bereich 50P verwendet werden, weisen obere Flächen der epitaktischen Source-/Drain-Bereiche 92 Facetten auf, die sich seitlich nach außen über die Seitenwände der Nanostrukturen 55 hinweg erstrecken. In einigen Ausführungsformen führen diese Facetten dazu, dass benachbarte epitaktische Source-/Drain-Bereiche 92 desselben Nano-FET zusammenwachsen, wie durch 12A veranschaulicht. In anderen Ausführungsformen bleiben benachbarte epitaktische Source-/Drain-Bereiche 92 getrennt, nachdem der Epitaxieprozess beendet ist, wie durch 12C veranschaulicht. In den in 12A und 12C veranschaulichten Ausführungsformen können die ersten Abstandshalter 81 auf einer oberen Fläche der STI-Bereiche 68 gebildet werden und dadurch das epitaktische Aufwachsen unterbinden. In einigen anderen Ausführungsformen können die ersten Abstandshalter 81 Teile der Seitenwände der Nanostrukturen 55 bedecken, was des Weiteren das epitaktische Aufwachsen blockiert. In einigen anderen Ausführungsformen kann die Abstandshalterätzung, die zur Bildung der ersten Abstandshalter 81 verwendet wird, angepasst werden, um das Abstandshaltermaterial zu entfernen, um zu ermöglichen, dass sich der epitaktisch aufgewachsene Bereich bis zur Fläche des STI-Bereichs 58 erstreckt.
  • Die epitaktischen Source-/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Beispielsweise können die epitaktischen Source-/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Eine beliebige Anzahl von Halbleitermaterialschichten kann für die epitaktischen Source-/Drain-Bereiche 92 verwendet werden. Jede der ersten, zweiten und dritten Halbleitermaterialschichten 92A, 92B und 92C können aus einem anderen Halbleitermaterial gebildet und mit einer anderen Dotierstoffkonzentration dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierstoffkonzentration aufweisen, die geringer ist als die zweite Halbleitermaterialschicht 92B und größer ist als die dritte Halbleitermaterialschicht 92C. In Ausführungsformen, in denen die epitaktischen Source-/Drain-Bereiche 92 drei Schichten aus Halbleitermaterial umfassen, kann die erste Schicht 92A aus Halbleitermaterial abgeschieden werden, die zweite Schicht 92B aus Halbleitermaterial kann über der ersten Schicht 92A aus Halbleitermaterial abgeschieden werden und die dritte Schicht 92C aus Halbleitermaterial kann über der zweiten Schicht 92B aus Halbleitermaterial abgeschieden werden.
  • 12D veranschaulicht eine Ausführungsform, in der die Seitenwände der ersten Nanostrukturen 52 in dem n-Bereich 50N und die Seitenwände der zweiten Nanostrukturen 54 in dem p-Bereich 50P konkav sind, äußere Seitenwände der ersten inneren Abstandshalter 90 konkav sind und die ersten inneren Abstandshalter 90 von den Seitenwänden der zweiten Nanostrukturen 54 bzw. der ersten Nanostrukturen 52 vertieft sind. Wie in 12D veranschaulicht, können die epitaktischen Source-/Drain-Bereiche 92 in Kontakt mit den ersten inneren Abstandshaltern 90 gebildet werden und sich durch die Seitenwände der zweiten Nanostrukturen 54 im n-Bereich 50N und durch die Seitenwände der ersten Nanostrukturen 52 im p-Bereich 50P erstrecken.
  • In 13A-13C wird ein erstes Zwischenschichtdielektrikum (ILD - Interlayer Dielectric) 96 über der in 6A, 12B bzw. 12A veranschaulichten Struktur abgeschieden (die Prozesse aus 7A-12D verändern den in 6A veranschaulichten Querschnitt nicht). Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie durch CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 94 zwischen dem ersten ILD 96 und den epitaktischen Source-/Drain-Bereichen 92, den Maskenschichten 74 und den ersten Abstandshaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine andere Ätzrate aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 14A bis 14C kann ein Planarisierungsprozess wie ein CMP-Prozess durchgeführt werden, um zu bewirken, dass die obere Fläche des ersten ILD 96 mit den oberen Flächen der Dummy-Gates 76 oder der Masken 78 bündig ist. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandshalter 81 entlang von Seitenwänden der Masken 78 entfernen. Nach dem Planarisierungsprozess liegen oberen Flächen der Dummy-Gates 76, der ersten Abstandshalter 81 und des ersten ILD 96 innerhalb von Prozessvariationen auf einer Ebene. Dementsprechend werden die oberen Flächen der Dummy-Gate-Schichten 72 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 78 erhalten bleiben, wobei in diesem Fall der Planarisierungsprozess bewirkt, dass die obere Fläche des ersten ILD 96 mit der oberen Fläche der Masken 78 und der ersten Abstandshalter 81 bündig ist.
  • In 15A und 15B werden die Dummy-Gate-Schichten 72 und die Maskenschichten 74, falls vorhanden, in einem oder mehreren Ätzschritten derart entfernt, dass zweite Vertiefungen 98 gebildet werden. Es können auch Teile der dielektrischen Dummy-Schichten 60 in den zweiten Vertiefungen 98 entfernt werden. In einigen Ausführungsformen werden die Dummy-Gate-Schichten 72 und die dielektrischen Dummy-Schichten 60 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines reaktiven Gases (reaktiver Gase) umfassen, der die Dummy-Gate-Schichten 72 mit einer schnelleren Rate selektiv ätzt als das erste ILD 96 oder die ersten Abstandshalter 81. Jede zweite Vertiefung 98 legt Abschnitte der Nanostrukturen 55 frei und/oder bedeckt diese, die als Kanalbereiche in anschließend fertiggestellten Nano-FETs dienen. Abschnitte der Nanostrukturen 55, die als die Kanalbereiche dienen, sind zwischen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche 92 angeordnet. Während der Entfernung können die dielektrischen Dummy-Schichten 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gate-Schichten 72 geätzt werden. Dann können die dielektrischen Dummy-Schichten 60 nach der Entfernung der Dummy-Gate-Schichten 72 entfernt werden.
  • In 16A und 16B werden die ersten Nanostrukturen 52 in dem n-Bereich 50N und die zweiten Nanostrukturen 54 in dem p-Bereich 50P entfernt, wobei sich die zweiten Vertiefungen 98 erstrecken. Die ersten Nanostrukturen 52 können entfernt werden, indem eine Maske (nicht gezeigt) über dem p-Bereich 50P gebildet wird und ein isotroper Ätzprozess, wie Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln durchgeführt wird, die selektiv für die Materialien der ersten Nanostrukturen 52 sind, während die zweiten Nanostrukturen 54, das Substrat 50, die STI-Bereiche 58 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 52 z. B. SiGe umfassen und die zweiten Nanostrukturen 54A-54C z. B. Si oder SiC, Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen umfassen, können verwendet werden, um die ersten Nanostrukturen 52 in dem n-Bereich 50N zu entfernen.
  • Die zweiten Nanostrukturen 54 in dem p-Bereich 50P können entfernt werden, indem eine Maske (nicht gezeigt) über dem n-Bereich 50N gebildet wird und ein isotroper Ätzprozess, wie Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln durchgeführt wird, die selektiv für die Materialien der zweiten Nanostrukturen 54 sind, während die ersten Nanostrukturen 52, das Substrat 50, die STI-Bereiche 58 im Vergleich zu den zweiten Nanostrukturen 54 relativ ungeätzt bleiben. In Ausführungsformen, in denen die zweiten Nanostrukturen 54 z. B. SiGe umfassen und die ersten Nanostrukturen 52 z. B. Si oder SiC, Wasserstofffluorid, ein anderes Ätzmittel auf Fluorbasis oder dergleichen umfassen, können verwendet werden, um die zweiten Nanostrukturen 54 in dem p-Bereich 50P zu entfernen.
  • In anderen Ausführungsformen können die Kanalbereiche in dem n-Bereich 50N und dem p-Bereich 50P gleichzeitig gebildet werden, beispielsweise durch Entfernen der ersten Nanostrukturen 52 in dem n-Bereich 50N sowie dem p-Bereich 50P oder durch Entfernen der zweiten Nanostrukturen 54 in dem n-Bereich 50N sowie dem p-Bereich 50P. In solchen Ausführungsformen können die Kanalbereiche von n-Nano-FETs und p-Nano-FETs dieselbe Materialzusammensetzung aufweisen wie Silizium, Silizium-Germanium oder dergleichen. 32A, 32B und 32C veranschaulichen eine Struktur, die sich aus solchen Ausführungsformen ergibt, in der die Kanalbereiche in sowohl dem p-Bereich 50P als auch dem n-Bereich 50N von den zweiten Nanostrukturen 54 bereitgestellt werden und beispielsweise Silizium umfassen.
  • In 17A, 17B, 17C und 17D bis 27A, 27B, 27C und 27D ist ein Gate-Ausbildungsprozess veranschaulicht, wie nachfolgend beschrieben. 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 23A, 23B, 23C, 23D, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D, 26A, 26B, 26C, 26D, 27A, 27B, 27C und 27D veranschaulichen jeweils Zwischenansichten des Gate-Bildungsprozesses. 17A, 18A, 19A, 23A, 24A und 26A veranschaulichen vergrößerte Ansichten des gepunkteten Rahmens in dem n-Bereich 50N von 16A. 25A und 27A veranschaulichen vergrößerte Ansichten des gepunkteten Rahmens in dem p-Bereich 50P von 16A. 17B, 18B, 19B, 23B, 24B und 26B veranschaulichen vergrößerte Ansichten des gepunkteten Rahmens in dem n-Bereich 50N von 16B. 25B und 27B veranschaulichen vergrößerte Ansichten des gepunkteten Rahmens in dem p-Bereich 50P von 16B. 17C, 18C, 19C, 23C, 24C und 26C veranschaulichen horizontale Querschnittsansichten zwischen den zweiten Nanostrukturen 54B und 54A entlang der Linie D-D' von 1. 17D, 18D, 19D, 23D, 24D und 26D veranschaulichen horizontale Querschnittsansichten durch die zweite Nanostruktur 54B entlang der Linie E-E' von 1. 25C und 27C veranschaulichen horizontale Querschnittsansichten durch die Nanostruktur 52B entlang der Linie D-D' von 1. 25D und 27D veranschaulichen horizontale Querschnittsansichten zwischen den Nanostrukturen 52B und 52A entlang der Linie E-E' von 1. 21 veranschaulicht ein stromloses Plattierungsbad und 22A, 22B, 22C und 22D veranschaulichen einen stromlosen Plattierungsprozess zum Füllen einer Öffnung.
  • Unter Bezugnahme auf 17A, 17B, 17C und 17D beginnt ein Prozess zum Bilden von Ersatz-Gates, das Gate-Dielektrikum-Schichten 110, Austrittsarbeitsschichten 106 und ein Gate-Elektroden-Füllmaterial 112 umfasst, durch Abscheiden einer Reihe von Schichten in den zweiten Vertiefungen 98 nach Entfernen der ersten Nanostrukturen 52 von dem n-Bereich 50N und/oder der zweiten Nanostrukturen 54 von dem p-Bereich 50P. In einer Ausführungsform kann die Reihe von Schichten für die Gate-Dielektrikum-Schichten 110 eine Grenzflächenschicht 102 und eine dielektrische Schicht 104 umfassen. Eine Reihe von Schichten für die Austrittsarbeitsschichten 106 kann einen Stapel aus einer oder mehreren Schichten aus Austrittsarbeitsmetallen und beliebigen dazwischenliegenden Schichten, die zwischen den Austrittsarbeitsmetallen abgeschieden werden, umfassen. Eine Gate-Elektroden-Füllung 112 kann dann in die verbleibende zweite Vertiefung 98 ausfüllen. Die Gate-Elektrode kann als die Austrittsarbeitsschichten 106 und die Gate-Elektroden-Füllung 112 umfassend angesehen werden. In den n-Bereichen 50N können die Gate-Dielektrikum-Schichten 110 konform auf oberen Flächen und Seitenwänden des Substrats 50 und auf oberen Flächen, Seitenwänden und unteren Flächen der zweiten Nanostrukturen 54 gebildet werden, und in dem p-Bereich 50P können die Gate-Dielektrikum-Schichten 110 konform auf oberen Flächen und Seitenwänden des Substrats 50 und auf oberen Flächen, Seitenwänden und unteren Flächen der ersten Nanostrukturen 52 gebildet werden. Die Gate-Dielektrikum-Schichten 110 können auch auf den oberen Flächen des ersten ILD 96, der CESL 94, der ersten Abstandshalter 81 und der STI-Bereiche 58 abgeschieden werden.
  • Die Grenzflächenschicht 102 kann in einigen Ausführungsformen ein Material wie Siliziumdioxid sein, das durch einen Prozess wie In-situ-Dampferzeugung (ISSG) gebildet wird, wenngleich auch andere Prozesse verwendet werden können. In anderen Ausführungsformen kann die Grenzflächenschicht 102 ein dielektrisches Material mit hohem k-Wert umfassen, und in diesen Ausführungsformen kann die Grenzflächenschicht 102 einen k-Wert von mehr als etwa 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon umfassen wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, das konform in der zweiten Vertiefung 98 bis zu einer Dicke von etwa 5 A bis etwa 20 A abgeschieden wird, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann. Die Grenzflächenschicht 102 kann unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden werden, wie durch Molekularstrahlabscheidung (MBD), ALD, PECVD usw. oder Kombinationen davon. Jedoch kann jedes geeignete Material, jeder geeignete Ausbildungsprozess oder jede geeignete Dicke für die Grenzflächenschicht 102 verwendet werden.
  • Bezugnehmend auf 18A, 18B, 18C und 18D kann, sobald die Grenzflächenschicht 102 gebildet ist, die dielektrische Schicht 104 über der Grenzflächenschicht 102 gebildet werden. In einer Ausführungsform ist das Material der dielektrischen Schicht 104 ein dielektrisches Material mit hohem k-Wert und kann ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon umfassen wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, das konform in der zweiten Vertiefung 98 auf der Grenzflächenschicht 102 bis zu einer Dicke von etwa 5 A bis etwa 100 A abgeschieden wird, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann. Die Grenzflächenschicht 102 kann unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden werden, wie durch MBD, ALD, PECVD usw. oder Kombinationen davon. Jedoch kann jedes geeignete Material, jeder geeignete Ausbildungsprozess oder jede geeignete Dicke für die dielektrische Schicht 104 verwendet werden. Die Struktur der Gate-Dielektrikum-Schichten 110 kann in dem n-Bereich 50N und dem p-Bereich 50P gleich oder verschieden sein.
  • Bezugnehmend auf 19A, 19B, 19C und 19D können die Austrittsarbeitsschichten 106 in der zweiten Vertiefung 98 über der dielektrischen Schicht 104 gebildet werden. Die Austrittsarbeitsschichten 106 können eine beliebige Anzahl von Auskleidungsschichten und eine beliebige Anzahl von der Austrittsarbeit einstellenden Schichten umfassen. Zum Beispiel können die Austrittsarbeitsschichten 106 in einigen Ausführungsformen eine Sperrschicht umfassen, die auf den Gate-Dielektrikum-Schichten 110 abgeschieden wird. In solchen Ausführungsformen kann die Sperrschicht aus einem metallischen Material wie TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Metalloxinitriden, Metallalumineskaten, Zirconiumsilikaten, Zirconiumaluminaten, Kombinationen dieser oder dergleichen gebildet werden. Die Sperrschicht kann mit einer Dicke von etwa 5 Ǻ bis etwa 100 Ǻ abgeschieden werden, wobei Abscheidungsprozesse wie MBD, ALD, PECVD usw. oder Kombinationen derselben verwendet werden, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann.
  • Die Austrittsarbeitsschichten 106 können auch die Austrittsarbeit einstellenden Schichten umfassen, wie eine Austrittsarbeit einstellende Schicht aus p-Metall, die, falls sie verwendet wird, über der Sperrschicht und über den Gate-Dielektrikum-Schichten 110 abgeschieden werden kann. In einigen Ausführungsformen kann das Material der Austrittsarbeit einstellenden Schicht aus p-Metall ein wolframbasiertes Metall wie Wolfram, Wolframnitrid (WNx), Wolframcarbidnitrid (WCxNy), Wolframoxid (WOx), Kombinationen derselben oder dergleichen umfassen. In einer anderen Ausführungsform kann die Austrittsarbeit einstellende Schicht aus p-Metall ein auf Molybdän basierendes Metall sein, wie Molybdän, Molybdännitrid (MoNx), Kombinationen davon oder dergleichen. In noch einer anderen Ausführungsform kann die Austrittsarbeit einstellende Schicht aus p-Metall ein Material wie Titannitrid (TiN) sein. In noch einer anderen Ausführungsform kann die Austrittsarbeit einstellende Schicht aus p-Metall ein Material wie Gold, Platin, Palladium, Kombinationen davon oder dergleichen sein. Es kann jedoch jedes geeignete Material verwendet werden. Weiterhin kann die Austrittsarbeit einstellende Schicht aus p-Metall mit einer Dicke von etwa 5 Ǻ bis etwa 100 Ǻ unter Verwendung eines Abscheidungsprozesses wie MBD, ALD, PECVD oder dergleichen abgeschieden werden, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann.
  • Die Austrittsarbeitsschichten 106 können beispielsweise auch eine Austrittsarbeit einstellende Schicht aus n-Metall umfassen, die, falls sie verwendet wird, über der Sperrschicht und über den Gate-Dielektrikum-Schichten 110 abgeschieden werden kann. In einigen Ausführungsformen kann die Austrittsarbeit einstellende Schicht aus n-Metall aus Materialien wie Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr oder anderen für die Austrittsarbeit aus n-Metall geeigneten Materialien oder Kombinationen davon bestehen. Weiterhin kann die Austrittsarbeit einstellende Schicht aus n-Metall mit einer Dicke von etwa 10 Ǻ bis etwa 40 Ǻ unter Verwendung eines Abscheidungsprozesses wie MBD, ALD, PECVD oder dergleichen abgeschieden werden, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann.
  • Ausführungsformen können mehrere Austrittsarbeit einstellende Schichten verwenden, die eine oder mehrere Austrittsarbeit einstellende Schichten aus p-Metall und/oder eine oder mehrere Austrittsarbeit einstellende Schichten aus n-Metall umfassen, die wie vorstehend beschrieben in beliebiger Reihenfolge abgeschieden werden können. In einigen Ausführungsformen können die Austrittsarbeitsschichten 106 zwischen den zweiten Nanostrukturen 54 miteinander zusammenwachsen, wie in 19A, 19B und 19C veranschaulicht. In anderen Ausführungsformen kann die Austrittsarbeitsschicht 106 signifikant um jede der zweiten Nanostrukturen 54 gewunden bleiben, wie in 26A, 26B und 26C veranschaulicht ist, die nachstehend erörtert werden.
  • In 20A, 20B, 20C und 20D wird eine Klebstoffschicht 108 über den Austrittsarbeitsschichten 106 abgeschieden. Die Klebstoffschicht 108 kann gebildet werden, um die Haftung der darüberliegenden Gate-Elektroden-Füllung 112 mit den unteren Austrittsarbeitsschichten 106 zu unterstützen und um eine Keimbildungsschicht für die Bildung der Gate-Elektroden-Füllung 112 bereitzustellen. In einer Ausführungsform kann die Klebstoffschicht 108 ein Material wie Titannitrid oder ein Material ähnlich der Austrittsarbeit einstellenden Schicht aus n-Metall (wie vorstehend beschrieben) sein und kann mit einem ähnlichen Prozess wie MBE, ALD oder PECVD mit einer Dicke von etwa 10 Ǻ bis etwa 50 Ǻ gebildet werden, obwohl ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden kann. Jedoch kann ein beliebiges geeignetes Material und ein beliebiger geeigneter Prozess verwendet werden.
  • 21 und 22A, 22B, 22C und 22D veranschaulichen ein stromloses (oder elektrochemisches) Plattierungsbad und einen stromlosen Plattierungsprozess zum Füllen einer Öffnung, z. B. des restlichen Teils der zweiten Vertiefungen 98 nach Abscheidung der Klebstoffschicht 108. Der Prozess wird hier detailliert erörtert und dann auf die zweiten Vertiefungen 98 angewendet, wie in 23A, 23B, 23C und 23D veranschaulicht.
  • 21 veranschaulicht ein elektrochemisches Bad 140. Das elektrochemische Bad 140 umfasst eine wässrige Plattierungslösung 138, die Metallionen 134 eines Ausgangsmaterials enthält, und ein chemisches Reduktionsmittel 136 als Katalysator zur Reduzierung der Metallionen 134. Die Abscheidung des Metalls kann durch die folgende Gleichung dargestellt werden: M+ + R → M + Oxidnebenprodukt, wobei M+ die Metallionen 134 des abzuscheidenden Quellenmetalls darstellt und R das Reduktionsmittel 136 (Elektronenquelle) ist. Additive werden dem elektrochemischen Bad 140, die Beschleunigern 132 und Inhibitoren 130 umfassen, zugegeben. Die Beschleunigern 132 sind kleine Moleküle mit einer schnelleren Diffusion zum Boden der zu füllenden Öffnungen und fördern eine Abscheidung von unten nach oben. Die Inhibitoren 130 sind große Moleküle, die sich an den Seitenwänden der zu füllenden Öffnung ansammeln, wodurch die Plattierungsabscheidungsrate verlangsamt wird.
  • 22A bis 22D zeigen einen beispielhaften Plattierungsprozess, der eine Öffnung 153 in einem umgebenden Material 150 unter Anwendung eines von unten nach oben gerichteten Füllungsprozesses füllt. Ein von unten nach oben gerichteter Füllungsprozess lagert Material in viel dickeren Schichten an dem Boden einer Öffnung oder Vertiefung ab als an den Seitenwänden der Öffnung oder Vertiefung, anstatt Material an den freiliegenden Oberflächen in konformen Schichten abzuscheiden. Für Öffnungen mit hohem Seitenverhältnis (d. h. Öffnungen, die eine Höhe aufweisen, die viel größer ist als eine Breite) hilft eine Abscheidung von unten nach oben anstatt einer herkömmlichen Abscheidung, Hohlräume, die sich innerhalb der Abscheidung bilden, zu verringern oder zu beseitigen. Dieser Abscheidungseffekt kann durch Abscheiden von Material und dann Ausführen eines Rückätzens unter Verwendung eines fluorhaltigen Ätzmittels erreicht werden, wobei das Material an der Oberseite der Öffnung mit einer größeren Rate entfernt wird als das Material an der Unterseite der Öffnung. In dem nachstehend beschriebenen Prozess werden jedoch Beschleunigern und Inhibitoren in dem elektrochemischen Bad verwendet, um eine Abscheidung von unten nach oben zu erreichen, ohne dass ein Rückätzprozess durchgeführt werden muss. In 22A bis 22D kann das umgebende Material 150 ein isolierendes Material umfassen, und die Öffnungen 153 können mit einer beliebigen Anzahl von Auskleidungsschichten ausgekleidet sein, wie mit einer Sperrschicht und einer Haftschicht oder Klebstoffschicht, die in diesem Beispiel als Teil des umgebenden Materials 150 angesehen werden. Die Öffnung 153 kann zum Beispiel der zweiten Vertiefung 98 entsprechen (siehe z. B. 20A, 20B, 20C und 20D).
  • In 22A wird die Öffnung in ein elektrochemisches Bad eingetaucht, wie das elektrochemische Bad 140. Die Beschleunigern 132 breiten sich leichter zu dem Boden der Öffnung 153 aus, und die Inhibitoren 130 sammeln sich stärker auf Seitenwänden der Öffnung 153 an, obwohl einige Beschleunigern 132 auch auf den Seitenwänden vorhanden sein können. Beispielsweise kann ein Verhältnis von Beschleunigern 132 zu Inhibitoren 130 am Boden der Öffnung 153 zwischen 10:1 und 100:1 liegen. Ein Verhältnis von Inhibitoren 130 zu Beschleunigern 132 auf den Seitenwänden der Öffnung (an einem Mittelpunkt zwischen der Oberseite der Öffnung 153 und der Unterseite der Öffnung 153) kann zwischen 10:1 und 50:1 liegen.
  • In einigen Ausführungsformen kann die Plattierungslösung 138 Bis(3-sulfopropyl)disulfid (SPS) als Beschleunigern 132 und Polyethylenglykol (PEG) als Inhibitoren 130 verwenden, obwohl andere Beschleunigern und Inhibitoren verwendet werden können. In einem Beispiel kann die SPS-Konzentration zwischen etwa 0,0001 Gewichtsprozent und etwa 0,001 Gewichtsprozent betragen und die PEG-Konzentration kann zwischen etwa 0,0001 Gewichtsprozent und etwa 0,001 Gewichtsprozent betragen. In einigen Ausführungsformen kann das Verhältnis von Beschleunigern 132 zu Inhibitoren 130 zwischen 10:1 und 1:10 liegen, wie zwischen 5:1 und 1:5 oder zwischen 2:1 und 1:2. Das Plattieren kann bei einer Temperatur von etwa 10 °C bis etwa 50 °C mit der Plattierungslösung durchgeführt werden. Die Dauer des elektrochemischen Plattierens kann zwischen etwa 10 Minuten und etwa 4 Stunden liegen. Durch Verwendung der geeigneten Beschleunigern 132 und Inhibitoren 130 mit geeigneten Konzentrationen können sich die Beschleunigern 132 am Boden der Öffnung 153 (siehe 22A bis 22C) ansammeln, während die Seitenwände der Öffnung 135 durch die Inhibitoren 130 dominiert werden. Dementsprechend tritt am Boden der Öffnungen 135 eine stärkere Plattierung auf, während die Plattierung auf den Seitenwänden der Öffnung 135 unterdrückt wird.
  • Das für die Metall-Füllung 155 verwendete Metall kann ein Metallion (z. B. das Metallion 134) oder ein Metallsalz eines leitfähigen Materials sein, wie Al, Cu, W, Ti, Ta, Mn, Zr, Co, Ni, Kombinationen davon oder dergleichen, und es kann mit anderen Materialien kombiniert werden, um eine Abscheidung von Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen davon oder dergleichen zu bewirken. Das Reduktionsmittel 136, das zur Reaktion mit dem Metall verwendet wird, um die Metall-Füllung 155 zu bilden, kann z. B. NH3, H2, SiH4 usw. oder Kombinationen davon umfassen.
  • In 22B reagieren die Metallionen (z. B. Metallionen 134) mit dem Reduktionsmittel (z. B. Reduktionsmittel 136), um dadurch eine Metall-Füllung 155 in der Öffnung 153 zu bilden. Aufgrund der Inhibitoren 130 auf den Seitenwänden der Öffnung 153 und der Beschleunigern 132 auf dem Boden der Öffnung 153 und an den Ecken, wo der Boden der Öffnung 153 die Seitenwände der Öffnung 153 schneidet, ist die Abscheidungsrate der Metall-Füllung 155 am Boden der Öffnung 153 größer als an den Seiten der Öffnung 153. In einigen Ausführungsformen kann die Abscheidungsrate an der Unterseite der Öffnung 153 5 bis 50 Mal größer sein als die Abscheidungsrate an den Seitenwänden der Öffnung 153. Die Metall-Füllung 155 umfasst ein Metall, das gebildet wird, wenn Metallionen oder Salze mit dem Reduktionsmittel 136 reagieren. Die Metall-Füllung 155 kann auch einige der oxidierten Nebenprodukte aus der Reaktion, nicht umgesetzte Metallionen 134, nicht umgesetztes Reduktionsmittel 136, die Beschleunigern 132 und/oder die Inhibitoren 130 umfassen, die in die Metallabscheidung eingebettet und darin verteilt werden können. Die oxidierten Nebenprodukte können zum Beispiel ein Metalloxid der Metallionen 134, eine Oxidation von einem oder mehreren Elementen des Reduktionsmittels 136, eine Oxidation von einem oder mehreren Elementen der Beschleunigern 132 und/oder eine Oxidation von einem oder mehreren Elementen der Inhibitoren 130 umfassen. Da jedoch ein Rückätzprozess nicht verwendet wird, um die Metall-Füllung 155 zu bilden, kann die Metall-Füllung 155 nicht fluorhaltig sein.
  • In 22C setzt sich die Abscheidung der Metall-Füllung 155 von unten nach oben fort, sodass die Unterseite der Öffnung 153 schneller gefüllt wird als die Seitenwände der Öffnung 153.
  • In 22D ist die Abscheidung der Metall-Füllung 155 abgeschlossen und eine hohlraumfreie Metall-Füllung 155 von unten nach oben wird in der Öffnung in dem umgebenden Material 150 gebildet. Anschließende Prozesse können das Planarisieren der Metall-Füllung 155 umfassen, um überschüssiges Material zu entfernen, das über dem umgebenden Material 150 abgeschieden sind.
  • 23A, 23B, 23C und 23D veranschaulichen Ansichten zur Bildung einer Gate-Elektroden-Füllung 112 an einem Zwischenpunkt eines stromlosen Plattierungsprozesses zum Füllen eines verbleibenden Abschnitts der zweiten Vertiefungen 98. Wie in 23A, 23B, 23C und 23D (insbesondere 23A) angegeben, wird die Gate-Elektroden-Füllung 112 mittels eines von unten nach oben führenden stromlosen Plattierungsprozesses bereitgestellt, wie vorstehend unter Bezugnahme auf 21, 22A, 22B, 22C und 22D erläutert, wobei ein Inhibitor- und ein Beschleunigungsadditiv verwendet werden. Dieser Prozess stellt eine nahtlose Gate-Elektroden-Füllung 112 bereit.
  • Die verschiedenen Schichten der Austrittsarbeitsschicht 106 können zu Schwierigkeiten beim Füllen der zweiten Vertiefungen 98 unter Verwendung anderer Prozesse führen, wie zum Beispiel eines ALD/CVD-Prozesses, ohne zu einer Bildung von Hohlräumen oder Spalten um die unregelmäßige Form der Austrittsarbeitsschichten 106 zu führen. Ferner kann nach der Abscheidung der Austrittsarbeitsschichten 106 das Seitenverhältnis der Gesamthöhe zu der Breite der zweiten Vertiefungen 98 in 23B zwischen etwa 5:1 und 20:1, z. B. 10:1 und 20:1, liegen. Das hohe Seitenverhältnis kann es schwierig machen, die Gate-Elektroden-Füllung 112 mit einer ausreichend gleichförmigen Rate unter Verwendung eines anderen Prozesses wie eines ALD/CVD-Prozesses abzuscheiden, so dass der Boden der zweiten Vertiefungen 98 vor dem Abklemmen mit der Gate-Elektroden-Füllung 112 gefüllt wird, wobei ein Hohlraum zurückbleibt. Das hohe Seitenverhältnis wird tendenziell dazu führen, dass die Abscheidungsrate am Boden der zweiten Vertiefungen 98 geringer ist als zur Oberseite der zweiten Vertiefungen 98 hin. Die Verwendung der Gate-Elektroden-Füllung 112 von unten nach oben stellt jedoch vorteilhaft eine viel größere Abscheidungsrate am Boden der zweiten Vertiefungen 98 bereit, sodass die zweiten Vertiefungen 98 mit der Gate-Elektroden-Füllung 112 ohne Hohlräume oder mit einer verringerten Anzahl von Hohlräumen gefüllt werden kann.
  • Ein weiterer Vorteil, der durch die Verwendung des stromlosen Plattierungsprozesses, der vorstehend mit Bezug auf 21, 22A, 22B, 22C und 22D beschrieben ist, erzielt wird, umfasst die Fähigkeit, eine größere Flexibilität beim Bilden der Austrittsarbeitsschicht 106 zu haben. Da die Gate-Elektroden-Füllung 112 von unten nach oben gebildet wird, kann der verbleibende Teil der zweiten Vertiefungen 98 um die Austrittsarbeitsschichten 106 herum sehr klein sein, und dennoch wird eine hohlraumfreie Füllung für die Gate-Elektroden-Füllung 112 erhalten. Zum Beispiel kann eine verbleibende Breite der zweiten Vertiefungen 98 um die Austrittsarbeitsschichten 106, die die zweiten Nanostrukturen 54 umgeben, abhängig von dem Design der Austrittsarbeitsschichten 106 zwischen etwa 5 Å und etwa 30 Å liegen. Da der verwendete stromlose Plattierungsprozess solche kleinen Öffnungen mit einem hohen Seitenverhältnis füllen kann, ist das Design der Austrittsarbeitsschicht 106 sehr flexibel, um eine Austrittsarbeitseinstellung zu schaffen, um verschiedene Schwellspannungen für die Gatefunktion zu erreichen.
  • 24A, 24B, 24C und 24D veranschaulichen Ansichten zur Bildung einer Gate-Elektroden-Füllung 112 nach Verwendung des stromlosen Plattierungsprozesses zum Füllen eines verbleibenden Abschnitts der zweiten Vertiefungen 98.
  • 25A, 25B, 25C und 25D veranschaulichen Ansichten der Gate-Dielektrikum-Schichten 110, der Austrittsarbeitsschichten 106, der Klebstoffschicht 108 und der Gate-Elektroden-Füllung 112 in dem p-Bereich 50P. Diese werden in den zweiten Vertiefungen 98 und über der und um die ersten Nanostrukturen 52 in dem p-Bereich 50P (siehe 16A und 16B) unter Verwendung ähnlicher Prozesse wie denjenigen, die oben in Bezug auf 17A, 17B, 17C, 17D bis 24A, 24B, 24C und 24D, die in dem n-Bereich 50N verwendet wurden, diskutiert wurden, abgeschieden.
  • In einigen Ausführungsformen kann die Bildung der Gate-Dielektrikum-Schicht 110 in dem n-Bereich 50N und dem p-Bereich 50P gleichzeitig erfolgen, so dass die Gate-Dielektrikum-Schicht 110 in jedem Bereich aus den gleichen Materialien gebildet wird; die Bildung der Austrittsarbeitsschichten 106 kann gleichzeitig erfolgen, so dass die Austrittsarbeitsschichten 106 aus den gleichen Materialien gebildet werden; die Bildung der Klebstoffschicht 108 kann gleichzeitig erfolgen, so dass die Klebstoffschicht 108 aus den gleichen Materialien gebildet wird; und die Bildung der Gate-Elektroden-Füllung 112 kann gleichzeitig erfolgen, so dass die Gate-Elektroden-Füllung 112 in jedem Bereich aus den gleichen Materialien gebildet wird. In anderen Ausführungsformen können die Gate-Dielektrikum-Schichten 110 in jedem Bereich durch verschiedene Prozesse gebildet werden, so dass die Gate-Dielektrikum-Schichten 110 aus verschiedenen Materialien bestehen und/oder einer unterschiedlichen Anzahl von Schichten aufweisen können; die Austrittsarbeitsschichten 106 in jedem Bereich können durch verschiedene Prozesse gebildet werden, so dass die Austrittsarbeitsschichten 106 aus anderen Materialien bestehen können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können; die Klebstoffschichten 108 in jedem Bereich können durch verschiedene Prozesse gebildet werden, so dass die Klebstoffschichten 108 aus verschiedenen Materialien bestehen können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können; und/oder die Gate-Elektroden-Füllung 112 in jedem der Bereiche kann durch verschiedene Prozesse gebildet werden, so dass die Gate-Elektroden-Füllung 112 aus verschiedenen Materialien bestehen kann und/oder eine unterschiedliche Anzahl von Schichten aufweisen kann. Wenn unterschiedliche Prozesse verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um angemessene Bereiche zu maskieren bzw. freizulegen. Jede Kombination von Schichten, die die Austrittsarbeitsschichten 106 und die Gate-Elektroden-Füllung 112 bilden, kann in dem n-Bereich 50N zwischen benachbarten zweiten Nanostrukturen 54 und zwischen den zweiten Nanostrukturen 54A und dem Substrat 50 abgeschieden werden und kann in dem p-Bereich 50P zwischen benachbarten ersten Nanostrukturen 52 abgeschieden werden.
  • 26A, 26B, 26C und 26D veranschaulichen Ansichten der Gate-Dielektrikum-Schichten 110, der Austrittsarbeitsschichten 106, der Klebstoffschicht 108 und der Gate-Elektroden-Füllung 112 in dem n-Bereich 50N. Jedoch wachsen in der in 26A, 26B, 26C und 26D veranschaulichten Ausführungsform die Austrittsarbeitsschichten 106 nicht zwischen den zweiten Nanostrukturen 54 zusammen (z. B. zwischen der zweiten Nanostruktur 54A und der zweiten Nanostruktur 54B). Somit umfassen die zweiten Vertiefungen 98 eine kleine Lücke zwischen der Klebstoffschicht 108 von einer der zweiten Nanostrukturen 54 und der anderen der zweiten Nanostrukturen 54. Der Abstand D1 zwischen den zwei benachbarten Klebstoffschichten 108 kann 2 Å bis etwa 20 Å betragen. Da die Gate-Elektroden-Füllung 112 unter Verwendung des oben mit Bezug auf 21, 22A, 22B, 22C und 22D beschriebenen stromlosen Plattierungsprozesses gebildet wird, kann die Lücke zwischen diesen benachbarten Klebstoffschichten 108 gefüllt werden, ohne dass dazwischen ein Hohlraum entsteht. Da die Beschleunigern 132 beispielsweise kleiner und dichter als die Inhibitoren 130 sind, werden die Beschleunigern 132 leichter in die Lücke zwischen den benachbarten Klebstoffschichten 108 um die zweiten Nanostrukturen 54 herum eindringen als die Inhibitoren 130 und bewirken dadurch, dass die Gate-Elektroden-Füllung 112 die Lücke vollständig füllt.
  • 27A, 27B, 27C und 27D veranschaulichen Ansichten der Gate-Dielektrikum-Schichten 110, der Austrittsarbeitsschichten 106, der Klebstoffschicht 108 und der Gate-Elektroden-Füllung 112 in dem p-Bereich 50P. Jedoch wachsen in der in 27A, 27B, 27C und 27D veranschaulichten Ausführungsform die Austrittsarbeitsschichten 106 nicht zwischen den ersten Nanostrukturen 52 zusammen (z. B. zwischen der erste Nanostruktur 52A und der ersten Nanostruktur 52B) ähnlich wie in 26A, 26B, 26C und 26D veranschaulicht und unter Bezug auf die zweiten Nanostrukturen 54. Somit umfassen die zweiten Vertiefungen 98 eine kleine Lücke zwischen der Klebstoffschicht 108 von einer der ersten Nanostrukturen 52 und der anderen der ersten Nanostrukturen 52. Der Abstand D1 zwischen den zwei benachbarten Klebstoffschichten 108 kann 2 Å bis etwa 20 Å betragen. Da die Gate-Elektroden-Füllung 112 unter Verwendung des oben mit Bezug auf 21, 22A, 22B, 22C und 22D beschriebenen stromlosen Plattierungsprozesses gebildet wird, kann die Lücke zwischen diesen benachbarten Klebstoffschichten 108 gefüllt werden, ohne dass dazwischen ein Hohlraum entsteht. Da die Beschleunigern 132 beispielsweise kleiner und dichter als die Inhibitoren 130 sind, werden die Beschleunigern 132 leichter in die Lücke zwischen den benachbarten Klebstoffschichten 108 um die ersten Nanostrukturen 52 herum eindringen als die Inhibitoren 130 und bewirken dadurch, dass die Gate-Elektroden-Füllung 112 die Lücke vollständig füllt.
  • 28A und 28B veranschaulichen in Ansichten, die den in 16A und 16B veranschaulichten ähnlich sind, den n-Bereich 50N und den p-Bereich 50P, nachdem die Gate-Dielektrikum-Schichten 110, die Austrittsarbeitsschichten 106 und die Gate-Elektroden-Füllung 112 abgeschieden wurden. Es sei darauf hingewiesen, dass Einzelheiten bezüglich der Grenzflächenschichten 102, der dielektrischen Schicht 104, der Austrittsarbeitsschichten 106 und der Klebstoffschicht 108 in den übrigen Figuren der Einfachheit halber weggelassen worden sind. Stattdessen sind die Gate-Dielektrikum-Schichten 110 veranschaulicht und die Gate-Elektroden-Füllung 112 ist veranschaulicht, um die zuvor beschriebenen zusätzlichen Schichten darzustellen. Wie in 28A und 28B gezeigt ist, kann eine Abscheidung der Gate-Dielektrikum-Schichten 110, der Austrittsarbeitsschichten 106 und der Gate-Elektroden-Füllung 112 die zweiten Vertiefungen 98 überfüllen (siehe 16A und 16B).
  • In 29A, 29B und 29C kann nach dem Füllen der zweiten Vertiefungen 98 ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikum-Schichten 110 und des Materials der Gate-Elektroden 112 zu entfernen, deren überschüssigen Abschnitte über den oberen Flächen des ersten ILD 96 liegen. Die verbleibenden Abschnitte des Materials der Gate-Elektroden-Füllung 112 und der Gate-Dielektrikum-Schichten 110 bilden somit Ersatz-Gatestrukturen der resultierenden Nano-FETs. Die Gate-Elektroden-Füllung 112 und die Gate-Dielektrikum-Schichten 110 können gemeinsam als „Gatestrukturen“ bezeichnet werden.
  • Die Gatestruktur (die die Gate-Dielektrikum-Schichten 110, die Austrittsarbeitsschichten 106 und die entsprechende darüberliegende Gate-Elektroden-Füllung 112 umfasst) wird vertieft, sodass eine Vertiefung direkt über der Gatestruktur und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 81 gebildet wird. In die Vertiefung füllt eine Gate-Maske 114 aus, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfasst, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie die nachstehend unter Bezug auf 32A und 32B erörterten Gate-Kontakte 124) durchdringen die Gate-Maske 114, um die obere Fläche der vertieften Gate-Elektrode 112 zu kontaktieren.
  • Wie weiter in 29A bis 29C veranschaulicht, wird ein zweites ILD 116 über dem ersten ILD 96 und der Gate-Maske 114 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 116 ein fließfähiger Film, der durch das FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 116 aus einem dielektrischen Material gebildet, wie PSG, BSG, BPSG, USG oder dergleichen, und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD und PECVD.
  • In 30A bis 30C werden das zweite ILD 116, das erste ILD 96, die CESL 94 und die Gate-Masken 114 geätzt, um dritte Vertiefungen 118 zu bilden, die Oberflächen der epitaktischen Source-/Drain-Bereiche 92 und/oder der Gatestruktur freilegen. Die dritten Vertiefungen 118 können durch Ätzen unter Verwendung eines anisotropen Ätzprozesses wie RIE, NBE oder dergleichen, gebildet werden. In einigen Ausführungsformen kann ein erstes Ätzverfahren verwendet werden, um die dritten Vertiefungen 118 durch das zweite ILD 116 und das erste ILD 96 zu ätzen; ein zweites Ätzverfahren kann verwendet werden, um durch die Gate-Masken 114 zu ätzen; ein dritter Ätzprozess kann dann verwendet werden, um durch die CESL 94 zu ätzen. Eine Maske, wie ein Fotolack, wird über dem zweiten ILD 116 gebildet und strukturiert, um Abschnitte des zweiten ILD 116 zu maskieren, damit sie durch den ersten und den zweiten Ätzprozess nicht beeinträchtigt werden. In einigen Ausführungsformen kann der Ätzprozess übergeätzt werden, so dass sich die dritten Vertiefungen 118 in die epitaktischen Source-/Drain-Bereiche 92 und/oder die Gatestruktur erstrecken und ein Boden der dritten Vertiefungen 118 mit den epitaktischen Source-/Drain-Bereichen 92 und/oder der Gatestruktur bündig sein können (z. B. auf dem gleichen Niveau oder den gleichen Abstand vom Substrat aufweisen) oder tiefer (z. B. näher am Substrat) liegen können. Obwohl 30B die dritten Vertiefungen 118 als die epitaktischen Source-/Drain-Bereiche 92 und die Gatestruktur im selben Querschnitt freiliegend veranschaulicht, können in verschiedenen Ausführungsformen die epitaktischen Source-/Drain-Bereiche 92 und die Gatestruktur in verschiedenen Querschnitten freiliegend sein, um dadurch das Risiko zu reduzieren, dass anschließend gebildete Kontakte kurzgeschlossen werden. Nach dem Bilden der dritten Vertiefungen 118 werden Silizidbereiche 120 über den epitaktischen Source-/Drain-Bereiche 92 gebildet. In einigen Ausführungsformen werden die Silizidbereiche 120 gebildet, indem zuerst ein Metall (nicht gezeigt) über freiliegenden Abschnitten der epitaktischen Source-/Drain-Bereiche 92 abgeschieden wird, das mit dem Halbleitermaterial (z. B. Silizium, Silizium-Germanium, Germanium) unterhalb der epitaktischen Source-/Drain-Bereiche 92 reagieren kann, um Silizide oder Germanidbereiche wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere feuerfeste Metalle, Seltenerdmetalle oder Legierungen derselben zu bilden, und dann ein thermischer Temperprozess durchgeführt wird, um die Silizidbereiche 120 zu bilden. Danach werden die nicht reagierten Anteile des abgeschiedenen Metalls entfernt, z. B. durch einen Ätzprozess. Obwohl die Silizidbereiche 120 als Silizidbereiche bezeichnet werden, kann es sich bei den Silizidbereichen 120 auch um Germanidbereiche oder Silizium-Germanidbereiche (z. B. Bereiche, die sowohl Silizid als auch Germanid umfassen) handeln. In einer Ausführungsform umfasst der Silizidbereich 120 TiSi und weist eine Dicke in einem Bereich von etwa 2 nm bis etwa 10 nm auf.
  • Als nächstes werden in 31A-31C Kontakte 122 und 124 (die auch als Kontaktstecker bezeichnet werden können) in den dritten Vertiefungen 118 gebildet. Die Kontakte 122 und 124 können jeweils eine oder mehrere Schichten wie Sperrschichten, Diffusionsschichten und Füllmaterialien umfassen. Beispielsweise umfassen in manchen Ausführungsbeispielen die Kontakte 122 und 124 jeweils eine Sperrschicht und ein leitfähiges Material und sind elektrisch gekoppelt mit dem darunterliegenden leitfähigen Merkmal (beispielsweise der Gate-Elektroden-Füllung 112 der Gatestruktur und/oder des Silizidbereichs 120 in der veranschaulichten Ausführungsform). Die Gatekontakte 124 sind elektrisch mit der Gate-Elektroden-Füllung 112 gekoppelt und können als Gate-Kontakte bezeichnet werden, und die Kontakte 122 sind elektrisch mit den Silizidbereichen 120 gekoppelt und können als Source-/Drain-Kontakte bezeichnet werden. Die Sperrschicht der Kontakte 122/124 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material der Kontakte 122/124 kann Kupfer, Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche des zweiten ILD 116 zu entfernen.
  • 32A-32C veranschaulichen Querschnittsansichten einer Vorrichtung gemäß einigen alternativen Ausführungsformen. 32A veranschaulicht einen in 1 veranschaulichten Referenzquerschnitt A-A'. 32B veranschaulicht einen in 1 veranschaulichten Referenzquerschnitt B-B'. 32C veranschaulicht einen in 1 veranschaulichten Referenzquerschnitt C-C'. In 32A bis C bezeichnen gleiche Bezugszeichen gleiche Elemente, die durch die gleichen Prozesse wie die Struktur von 31A bis C gebildet wurden, wobei jedoch in 32A-C die Kanalregionen in dem n-Bereich 50N und dem p-Bereich 50P aus dem gleichen Material bestehen. Beispielsweise stellen die zweiten Nanostrukturen 54, die Silizium umfassen, Kanalbereiche für p-Nano-FETs in dem p-Bereich 50P und für n-Nano-FETs in dem n-Bereich 50N bereit. Beispielsweise kann die Struktur von 32A-C durch gleichzeitiges Entfernen der ersten Nanostrukturen 52 sowohl aus dem p-Bereich 50P als auch dem n-Bereich 50N; Abscheiden der Gate-Dielektrikum-Schichten 110 und der Gate-Elektroden 112P (z. B. der Austrittsarbeitsschichten 106 und der Gate-Elektroden-Füllung 112, die für einen p-NSFET geeignet sind) um die zweiten Nanostrukturen 54 in dem p-Bereich 50P; und Abscheiden der Gate-Dielektrikum-Schichten 110 und der Gate-Elektroden 112N (z. B. der Austrittsarbeitsschichten 106 und der Gate-Elektroden-Füllung 112, die für einen n-NSFET geeignet sind) um die zweiten Nanostrukturen 54 in dem n-Bereich 50N gebildet werden. In solchen Ausführungsformen können sich Materialien der epitaktischen Source-/Drain-Bereiche 92 im n-Bereich 50N vom p-Bereich 50P unterscheiden, wie oben erläutert.
  • 33 und 34A-34E veranschaulichen verschiedene Ansichten eines Gate-Ersetzungsprozesses eines FinFET-Bauelements gemäß einigen Ausführungsformen. 33 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für einen FinFET gemäß einigen Ausführungsformen. Der FinFET umfasst eine Finne 252 auf einem Substrat 250 (z. B. einem Halbleitersubstrat).Isolationsbereiche 256 sind in dem Substrat 250 angeordnet, und die Finne 252 steht über und zwischen benachbarten Isolationsbereichen 256 hervor. Obwohl die Isolationsbereiche 256 als vom Substrat 250 getrennt beschrieben/veranschaulicht sind, kann der Begriff „Substrat“, wie er vorliegend verwendet wird, jedoch in Bezug auf das Halbleitersubstrat allein oder auf eine Kombination des Halbleitersubstrats und der Isolationsbereiche verwendet werden. Obwohl die Finne 252 als ein einziges, mit dem Substrat 250 durchgängiges Material veranschaulicht ist, können die Finne 252 und/oder Substrat 250 zusätzlich ein einziges Material oder eine Vielzahl von Materialien umfassen. In diesem Zusammenhang bezieht sich die Finne 252 auf den Abschnitt, der sich zwischen den benachbarten Isolationsbereichen 256 erstreckt.
  • Eine Gate-Dielektrikum-Schicht 292 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 252, und eine Gate-Elektrode 294 befindet sich über der Gate-Dielektrikum-Schicht 292. Source-/Drain-Bereiche 282 sind bezüglich der Gate-Dielektrikum-Schicht 292 und der Gate-Elektrode 294 auf gegenüberliegenden Seiten der Finne 252 angeordnet. Der Querschnitt G-G verläuft entlang einer Längsachse der Finne 252 und in der Richtung eines Stromflusses beispielsweise zwischen den Source-/Drain-Bereichen 282 des FinFET.
  • 34A bis 34E veranschaulichen einen Gate-Ersetzungsprozess für ein FinFET-Bauelement. Die Ansichten in 34A bis 34E sind durch den Querschnitt G-G in 33 dargestellt. Diese Ansichten können auf einen n-Bereich, der ähnlich dem oben beschriebenen n-Bereich 50N, oder einem p-Bereich, der ähnlich dem oben beschriebenen p-Bereich 50P ist, angewendet werden. Die Gate-Ersetzung kann in beiden Bereichen gleichzeitig oder durch unterschiedliche Prozesse unter Verwendung verschiedener Masken, wie den oben erwähnten erfolgen.
  • In 34A werden Dummy-Gates in einem Ätzschritt entfernt, sodass Vertiefungen 290 zwischen den Gate-Versiegelungs-Abstandshaltern 280 und den Gate-Abstandshaltern 286 gebildet werden. In einigen Ausführungsformen werden die Dummy-Gates durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung reaktiver Gase umfassen, die die Dummy-Gates selektiv ätzen, so dass Bereiche, die die erste ILD (nicht gezeigt) oder die Gate-Abstandshalter 286 umgeben, kaum oder nicht geätzt werden. Jede der Vertiefungen 290 legt den Kanalbereich 258 einer jeweiligen Finne 252 frei und/oder bedeckt ihn. Jeder Kanalbereich 258 ist zwischen einem Paar von benachbarten epitaktischen Source-/Drain-Bereichen 282 angeordnet. Während der Entfernung kann eine dielektrische Dummy-Schicht als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates geätzt werden. Dann kann, nachdem das Dummy-Gate entfernt ist, die dielektrische Dummy-Schicht optional entfernt werden.
  • Als nächstes werden Gate-Dielektrikum-Schichten 292 und verschiedene Schichten 294A und 294B von Gate-Elektroden 294 (siehe 34D) für Ersatz-Gates gebildet. Gate-Dielektrikum-Schichten 292 umfassen eine oder mehrere Schichten, die in den Vertiefungen 290 abgeschieden werden, beispielsweise auf den oberen Flächen und den Seitenwänden der Finnen 252 und auf den Seitenwänden der Gate-Versiegelungs-Abstandshalter 280/Gate-Abstandshalters 286. Die Gate-Dielektrikum-Schichten 292 können auch auf der oberen Fläche eines ersten ILD gebildet werden, das die Gate-Abstandshalter 286 umgibt. In einigen Ausführungsformen umfassen die Gate-Dielektrikum-Schichten 292 eine oder mehrere dielektrische Schichten, wie eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. In einigen Ausführungsformen umfassen die Gate-Dielektrikum-Schichten 292 zum Beispiel eine Grenzflächenschicht aus Siliziumoxid, das durch thermische oder chemische Oxidation gebildet wird, und ein darüberliegendes dielektrisches Material mit hohem k-Wert, wie ein Metalloxid oder Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die Gate-Dielektrikum-Schichten 292 können eine dielektrische Schicht mit einem k-Wert von mehr als etwa 7,0 aufweisen. Die Bildungsprozesse der Gate-Dielektrikum-Schichten 292 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In Ausführungsformen, in denen Abschnitte des Dummy-Gate-Dielektrikums in den Vertiefungen 290 verbleiben, können die Gate-Dielektrikum-Schichten 292 ein Material des Dummy-Gate-Dielektrikums (z. B. SiO2) umfassen.
  • Die Auskleidungsschichten 294A und die Austrittsarbeit einstellenden Schichten 294B der Gate-Elektroden 294 werden jeweils über den Gate-Dielektrikum-Schichten 292 abgeschieden und füllen zusammen mit dem Füllmaterial 294C die restlichen Abschnitte der Vertiefungen 290 aus. Die Gate-Elektroden 294 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten daraus umfassen. Beispielsweise kann die Gate-Elektrode 294 eine beliebige Anzahl an Auskleidungsschichten 294A, eine beliebige Anzahl von der Austrittsarbeit einstellenden Schichten 294B und ein Füllmaterial 294C umfassen, wie in 34D veranschaulicht.
  • Nachdem die Auskleidungsschichten 294A und die Austrittsarbeit einstellenden Schichten 294B abgeschieden sind, wird ein Füllmaterial 294C unter Verwendung eines stromlosen Plattierungsprozesses (d. h. eines elektrochemischen Plattierungsprozesses) gebildet, wobei zum Beispiel die Materialien und Prozesse verwendet werden, wie vorstehend unter Bezugnahme auf 21, 22A, 22B, 22C und 22D beschrieben. In 34A werden die Vertiefungen 290 in eine Plattierungslösung eingetaucht, in der Beschleunigern 132 und Inhibitoren 130 so dispergiert sind, dass die Konzentration der Beschleunigern 132 am Boden der Vertiefungen 290 größer ist als an den Seitenwänden der Vertiefungen 290. Ebenso sind die Inhibitoren 130 so dispergiert, dass die Konzentration der Inhibitoren 130 an den Seitenwänden der Vertiefungen 290 größer als die Konzentration am Boden der Vertiefungen 290 ist.
  • In 34B beginnt das Füllmaterial 294C, die Vertiefungen 290 zu füllen. Da die Konzentration der Beschleunigern 132 am Boden der Vertiefungen 290 größer ist, wird das Füllmaterial 294C so abgeschieden, dass der Boden der Vertiefungen 290 schneller mit dem Füllmaterial 294C gefüllt wird als die Seiten der Vertiefungen 290, sodass eine lückenlose und hohlraumfreie Füllung gebildet werden kann.
  • In 34C füllt der elektrochemische Plattierungsprozess weiterhin die Vertiefungen 290 von unten nach oben. In 34D füllt der elektrochemische Plattierungsprozess weiterhin die Vertiefungen 290 von unten nach oben, bis das Füllmaterial 294C die Vertiefungen 290 überfüllt.
  • In 34D kann nach dem Füllen der Vertiefungen 290 ein Planarisierungsprozess, wie eine CMP, durchgeführt werden, um überschüssige Abschnitte der Gate-Dielektrikum-Schichten 292 und des Materials der Gate-Elektroden 294 zu entfernen, deren überschüssige Abschnitte über der oberen Fläche des ILD liegen, das die Gate-Abstandshalter 286 umgibt. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 294 und der Gate-Dielektrikum-Schichten 292 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 294 und die Gate-Dielektrikum-Schichten 292 können gemeinsam als „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang von Seitenwänden eines Kanalbereichs 258 der Finnen 252 erstrecken.
  • Die Ausführungsformen verwenden vorteilhafterweise einen Gate-Ersetzungsprozess für einen Nano-FET oder FinFET, der eine stromlose Plattierungstechnik verwendet, um eine Füllung von unten nach oben zu erreichen. Die Verwendung der Technologie zum stromlosen Plattieren stellt eine Möglichkeit zum Füllen des Ersatz-Gates bereit, während Hohlräume verringert und Zwischenraume zum Füllen der Gate-Elektroden des Nano-FET beseitigt wird. Beschleunigern und Inhibitoren können der Plattierungslösung zugesetzt werden, um eine Seitenwandabscheidung des Gate-Elektroden-Materials zu hemmen, während die Abscheidung am Boden des Gate-Elektroden-Materials erleichtert wird, wodurch die Fähigkeit bereitgestellt wird, ein Elektroden-Material in kleinen Öffnungen und um die Nanostrukturen, die die Kanäle der Nano-FETs bilden, abzuscheiden.
  • Eine Ausführungsform ist ein Verfahren, das das Ätzen eines Dummy-Gates eines Transistors, um das Dummy-Gate zu entfernen und eine erste Öffnung zu bilden, umfasst. Das Verfahren umfasst ferner das Ätzen, um die ersten Nanostrukturen zu entfernen und die erste Öffnung zu verlängern, wodurch die zweiten Nanostrukturen des Transistors freigelegt werden. Das Verfahren umfasst auch das Abscheiden einer ersten dielektrischen Schicht in der ersten Öffnung, wobei die erste dielektrische Schicht die zweiten Nanostrukturen umgibt. Das Verfahren umfasst auch das Abscheiden einer ersten Austrittsarbeitsschicht in der ersten Öffnung, wobei die erste Austrittsarbeitsschicht die zweiten Nanostrukturen und die erste dielektrische Schicht umgibt. Das Verfahren umfasst auch ein Abscheiden einer Klebstoffschicht in der ersten Öffnung, wobei die Klebstoffschicht die zweiten Nanostrukturen umgibt. Das Verfahren umfasst auch ein Eintauchen der ersten Öffnung in eine elektrochemische Plattierungslösung, um ein Metall in die erste Öffnung zu plattieren, wobei das Metall die erste Öffnung füllt. In einer Ausführungsform umfasst die elektrochemische Plattierungslösung Metallionen oder Metallsalze, ein Reduktionsmittel, Inhibitoren und Beschleunigern. In einer Ausführungsform sind die Beschleunigern während des Plattierens von Metall dichter an dem Boden der ersten Öffnung als an den Seitenwänden der ersten Öffnung verteilt, und die Inhibitoren sind während des Plattierens von Metall dichter an den Seitenwänden der ersten Öffnung als an dem Boden der ersten Öffnung verteilt. In einer Ausführungsform kann das Verfahren ein Planarisieren des Metallfüllmaterials, der Klebstoffschicht, des ersten Austrittsarbeitsmetalls und der ersten dielektrischen Schicht umfassen, so dass obere Flächen des Metallfüllmaterials, der Klebstoffschicht, des ersten Austrittsarbeitsmetalls und der ersten dielektrischen Schicht miteinander bündig sind. In einer Ausführungsform kann das Verfahren vor dem Abscheiden der ersten dielektrischen Schicht in der ersten Öffnung das Abscheiden einer Grenzflächenschicht in der ersten Öffnung umfassen, wobei die Grenzflächenschicht die zweiten Nanostrukturen umgibt. In einer Ausführungsform umfasst das Plattieren von Metall das Abscheiden des Metalls unter Verwendung eines von unten nach oben führenden Prozesses. In einer Ausführungsform umfasst das Plattieren des Metalls das vertikale Füllen eines Raums, der zwischen den zweiten Nanostrukturen angeordnet ist. In einer Ausführungsform wachst die erste Austrittsarbeitsschicht, die eine erste der zweiten Nanostrukturen umgibt, mit der ersten Austrittsarbeitsschicht zusammen, die eine zweite der zweiten Nanostrukturen umgibt.
  • Eine andere Ausführungsform ist ein Verfahren, das das Aufwachsen eines epitaktischen Source-/Drain-Bereichs in der Vertiefung einer Finne auf beiden Seiten eines Gates umfasst. Das Verfahren umfasst auch das Durchführen eines Ersatz-Gate-Prozesses, der das Entfernen einer Dummy-Gatestruktur zwischen zwei Gate-Abstandshaltern des Gates umfasst, um eine Öffnung zwischen den zwei Gate-Abstandshaltern zu bilden. Das Verfahren umfasst auch das Abscheiden einer ersten Gate-Dielektrikum-Schicht in der Öffnung, wobei die erste Gate-Dielektrikum-Schicht einen Kanalbereich eines Gates bedeckt. Das Verfahren beinhaltet ferner das Abscheiden einer Austrittsarbeitsschicht in der Öffnung, wobei die Austrittsarbeitsschicht die erste Gate-Dielektrikum-Schicht bedeckt. Das Verfahren umfasst auch das Plattieren einer leitfähigen Füllung in der Öffnung durch einen stromlosen Plattierungsprozess, der die leitfähige Füllung am Boden der Öffnung mit einer Plattierungsrate plattiert, die 10 bis 25 Mal größer als an den Seiten der Öffnung ist. In einer Ausführungsform kann das Plattieren das Eintauchen der Öffnung in eine Plattierungslösung, die Metallionen und ein Reduktionsmittel umfasst, umfassen. In einer Ausführungsform kann die Plattierungslösung Beschleunigern und Inhibitoren umfassen, wobei das Verhältnis von Beschleunigern zu Inhibitoren am Boden der Öffnung zwischen 10:1 und 100:1 liegt. In einer Ausführungsform liegt das Gesamtgewichtsverhältnis von Beschleunigern zu Inhibitoren in der Elektroplattierungslösung zwischen 1:5 und 5:1. In einer Ausführungsform kann das Verfahren ein Planarisieren des Gates umfassen, um obere Flächen der ersten Gate-Dielektrikum-Schicht, der Austrittsarbeitsschicht und der leitfähigen Füllung bündig miteinander zu machen. In einer Ausführungsform füllt die Austrittsarbeitsschicht einen Raum zwischen den zwei Nanostrukturen des Kanalbereichs.
  • Eine andere Ausführungsform ist ein Verfahren, das das Bilden einer ersten Nano-Feldeffekttransistor (Nano-FET)-Gatestruktur umfasst, wobei das Bilden folgendes umfasst: das Bilden mehrerer nanostrukturierter Kanalbereiche, das Abscheiden einer Gate-Dielektrikum-Schicht, die die mehreren nanostrukturierten Kanalbereiche umgibt, das Abscheiden einer Gate-Austrittsarbeitsschicht, die die Gate-Dielektrikum-Schicht umgibt, und das Abscheiden einer Gate-Füllung, die die Gate-Austrittsarbeitsschicht und das Gate umgibt, umfasst, wobei das Abscheiden der Gate-Füllung das Bereitstellen einer Plattierungsflüssigkeit in einer Öffnung, die der Gate-Füllung entspricht, das Bereitstellen von Beschleunigern und Inhibitoren in der Plattierungsflüssigkeit und das Reduzieren eines Metalls von der Plattierungsflüssigkeit, um ein Metall auf dem Boden der Öffnung abzuscheiden, umfasst. Das Verfahren umfasst auch das Bilden eines ersten und eines zweiten epitaktischen Source-/Drain-Bereichs, die auf jeder Seite der ersten Nano-FET-Gatestruktur angeordnet sind, wobei sich die mehreren nanostrukturierten Kanalbereiche von dem ersten Source-/Drain-Bereich zu dem zweiten Source-/Drain-Bereich erstrecken. In einer Ausführungsform umfasst die Gate-Füllung ein Oxidieren des Inhibitors oder ein Oxidieren des Beschleunigers, und die Gate-Füllung ist frei von Fluor. In einer Ausführungsform umfasst die Gate-Füllung ein Oxid des ersten Metalls oder ein Nebenprodukt eines Reduktionsmittels. In einer Ausführungsform umfasst das Metall Wolfram, Kobalt oder Nickel. In einer Ausführungsform liegt das Verhältnis von Höhe zu Breite der Gate-Füllung im Querschnitt durch den ersten und den zweiten epitaktischen Source-/Drain-Bereich zwischen 10:1 und 20:1. In einer Ausführungsform umfasst die Gate-Austrittsarbeitsschicht eine Austrittsarbeit einstellende Schicht aus p-Metallen.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/081397 [0001]

Claims (20)

  1. Verfahren, umfassend: Ätzen eines Dummy-Gates eines Transistors zum Entfernen des Dummy-Gates und Bilden einer ersten Öffnung; Ätzen zum Entfernen erster Nanostrukturen und Ausdehnen der ersten Öffnung, um dadurch die zweiten Nanostrukturen des Transistors freizulegen; Abscheiden einer ersten dielektrischen Schicht in der ersten Öffnung, wobei die erste dielektrische Schicht die zweiten Nanostrukturen umgibt; Abscheiden einer ersten Austrittsarbeitsschicht in der ersten Öffnung, wobei die erste Austrittsarbeitsschicht die zweiten Nanostrukturen und die erste dielektrische Schicht umgibt; Abscheiden einer Klebstoffschicht in der ersten Öffnung, wobei die Klebstoffschicht die zweiten Nanostrukturen umgibt; und Eintauchen der ersten Öffnung in eine elektrochemische Plattierungslösung, um Metall in die erste Öffnung zu plattieren, wobei das Metall die erste Öffnung füllt.
  2. Verfahren nach Anspruch 1, wobei die elektrochemische Plattierungslösung Metallionen oder Metallsalze, ein Reduktionsmittel, Inhibitoren und Beschleunigern umfasst.
  3. Verfahren nach Anspruch 2, wobei die Beschleunigern während des Plattierens von Metall dichter an dem Boden der ersten Öffnung als an den Seitenwänden der ersten Öffnung verteilt sind, und die Inhibitoren während des Plattierens von Metall dichter an den Seitenwänden der ersten Öffnung als an dem Boden der ersten Öffnung verteilt sind.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Planarisieren der Metall-Füllung, der Klebstoffschicht, des ersten Austrittsarbeitsmetalls und der ersten dielektrischen Schicht, so dass obere Flächen der Metall-Füllung, der Klebstoffschicht, des ersten Austrittsarbeitsmetalls und der ersten dielektrischen Schicht miteinander bündig sind.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden einer Grenzflächenschicht in der ersten Öffnung vor dem Abscheiden der ersten dielektrischen Schicht in der ersten Öffnung, wobei die Grenzflächenschicht die zweiten Nanostrukturen umgibt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Plattieren von Metall umfasst: Abscheiden des Metalls unter Verwendung eines von unten nach oben führenden Prozesses.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Plattieren von Metall umfasst: vertikales Füllen eines Raums, der zwischen den zweiten Nanostrukturen angeordnet ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Austrittsarbeitsschicht, die eine erste der zweiten Nanostrukturen umgibt, mit der ersten Austrittsarbeitsschicht, die eine zweite der zweiten Nanostrukturen umgibt, zusammenwachst.
  9. Verfahren, umfassend: Aufwachsen epitaktischer Source-/Drain-Bereiche in einer Vertiefung der Finne auf jeder Seite einer Gate-Elektrode; Durchführen eines Ersatz-Gate-Verfahrens, umfassend: Entfernen einer Dummy-Gate-Struktur zwischen zwei Gate-Abstandshaltern des Gates zum Bilden einer Öffnung zwischen den zwei Gate-Abstandshaltern; Abscheiden einer ersten Gate-Dielektrikum-Schicht in der Öffnung, wobei die erste Gate-Dielektrikum-Schicht einen Kanalbereich des Gates bedeckt; Abscheiden einer Austrittsarbeitsschicht in der Öffnung, wobei die Austrittsarbeitsschicht die erste Gate-Dielektrikum-Schicht bedeckt; und Plattieren einer leitfähigen Füllung in der Öffnung durch einen stromlosen Plattierungsprozess, wobei der stromlose Plattierungsprozess die leitfähige Füllung an einem Boden der Öffnung mit einer Plattierungsrate plattiert, die 10 bis 25 Mal größer als an den Seiten der Öffnung ist.
  10. Verfahren nach Anspruch 9, wobei das Plattieren umfasst: Eintauchen der Öffnungen in eine Plattierungslösung, wobei die Plattierungslösung ein Metallion und ein Reduktionsmittel umfasst.
  11. Verfahren nach Anspruch 10, wobei die Plattierungslösung ferner Beschleunigern und Inhibitoren umfasst, wobei das Verhältnis von Beschleunigern zu Inhibitoren am Boden der Öffnung zwischen 10:1 und 100:1 liegt.
  12. Verfahren nach Anspruch 11, wobei das Gesamtgewichtsverhältnis von Beschleunigern und Inhibitoren in der Plattierungslösung zwischen 1:5 und 5:1 liegt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, ferner umfassend: Planarisieren des Gates, um obere Flächen der ersten Gate-Dielektrikum-Schicht, der Austrittsarbeitsschicht und der leitfähigen Füllung bündig miteinander zu machen.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei die Austrittsarbeitsschicht einen Raum zwischen zwei Nanostrukturen des Kanalbereichs füllt.
  15. Verfahren, umfassend: Bilden einer ersten Nano-Feldeffekttransistor (Nano-FET)-Gatestruktur, wobei das Bilden folgendes umfasst: Bilden mehrerer nanostrukturierter Kanalbereiche, Abscheiden einer Gate-Dielektrikum-Schicht, die die mehreren nanostrukturierten Kanalbereiche umgibt, Abscheiden einer Gate-Austrittsarbeitsschicht, die die Gate-Dielektrikum-Schicht umgibt, und Abscheiden einer Gate-Füllung, die die Gate-Austrittsarbeitsschicht und das Gate umgibt, wobei das Abscheiden der Gate-Füllung umfasst: Bereitstellen einer Plattierungslösung in einer Öffnung, die der Gate-Füllung entspricht, Bereitstellen von Beschleunigern und Inhibitoren in der Plattierungslösung und Reduzieren eines Metalls von der Plattierungsflüssigkeit, um ein Metall auf dem Boden der Öffnung abzuscheiden; und Bilden eines ersten epitaktischen Source-/Drain-Bereichs und eines zweiten epitaktischen Source-/Drain-Bereichs, die auf jeder Seite der ersten Nano-FET-Gatestruktur angeordnet sind, wobei sich die mehreren Kanalbereiche der Nanostruktur von dem ersten Source-/Drain-Bereich zu dem zweiten Source-/Drain-Bereich erstrecken.
  16. Verfahren nach Anspruch 15, wobei die Gate-Füllung eine Oxidation des Inhibitors oder des Beschleunigers umfasst und wobei die Gate-Füllung frei von Fluor ist.
  17. Verfahren nach Anspruch 15, wobei die Gate-Füllung ein Oxid des ersten Metalls oder ein Nebenprodukt eines Reduktionsmittels umfasst.
  18. Verfahren nach einem der vorstehenden Ansprüche 15 bis 17, wobei das Metall Wolfram, Kobalt oder Nickel umfasst.
  19. Verfahren nach einem der vorstehenden Ansprüche 15 bis 18, wobei das Verhältnis von Höhe zu Breite der Gate-Füllung im Querschnitt durch den ersten und den zweiten epitaktischen Source-/Drain-Bereich zwischen 10:1 und 20:1 liegt.
  20. Verfahren nach einem der vorstehenden Ansprüche 15 bis 19, wobei die Gate-Austrittsarbeitsschicht eine Austrittsarbeit einstellende Schicht aus p-Metall umfasst.
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