CN113380798A - 半导体器件和方法 - Google Patents

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李欣怡
洪正隆
张文
徐志安
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Abstract

本公开涉及半导体器件和方法。公开了用于调整半导体器件中的栅极电极的有效功函数的方法以及由该方法形成的半导体器件。在实施例中，一种半导体器件，包括：沟道区域，在半导体衬底之上；栅极电介质层，在沟道区域之上；以及栅极电极，在栅极电介质层之上，该栅极电极包括：第一功函数金属层，在栅极电介质层之上，该第一功函数金属层包括铝(Al)；第一功函数调整层，在第一功函数金属层之上，该第一功函数调整层包括铝钨(AlW)；以及填充材料，在第一功函数调整层之上。

Description

半导体器件和方法
技术领域
本公开涉及半导体器件和方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：依次在半导体衬底之上沉积材料的绝缘层或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：沟道区域，在半导体衬底之上；栅极电介质层，在所述沟道区域之上；以及栅极电极，在所述栅极电介质层之上，所述栅极电极包括：第一功函数金属层，在所述栅极电介质层之上，所述第一功函数金属层包括铝Al；第一功函数调整层，在所述第一功函数金属层之上，所述第一功函数调整层包括铝钨AlW；以及填充材料，在所述第一功函数调整层之上。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底之上形成沟道区域；在所述沟道区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积n型功函数金属层；以及将所述n型功函数金属层暴露于功函数调整气体，所述功函数调整气体包括过渡金属氯化物，其中，第一功函数调整层被沉积在所述n型功函数金属层之上。
根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，从半导体衬底延伸；界面层，在所述鳍之上；第一电介质层，在所述界面层之上；p型功函数金属层，在所述第一电介质层之上，所述p型功函数金属层包括掺杂的过渡金属氮化物材料；以及填充材料，在所述p型功函数金属层之上。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的包括鳍式场效应晶体管(FinFET)的半导体器件的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A和图21B是根据一些实施例的制造半导体器件的中间阶段的横截面视图。
图15C和图17C示出了根据一些实施例的示例栅极堆叠中的电介质层和功函数层的能量色散谱(EDS，energy dispersive spectroscopy)图。
图17D示出了根据一些实施例的n型功函数金属层的X射线光电子谱(XPS，X-rayphotoelectron spectroscopy)图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各个实施例提供了调整半导体器件中的栅极电极的功函数值的方法以及通过所述方法形成的半导体器件。可以通过对包括在半导体器件的栅极电极中的功函数金属层执行各种工艺来调整功函数值。例如，在一些实施例中，可以通过在p型功函数金属层中注入掺杂剂来调整功函数值。掺杂剂可以包括镧、铝、镁等。在一些实施例中，可以通过将n型功函数金属层暴露于调整气体来调整功函数值。调整气体可以是过渡金属氯化物，例如氯化钨、氯化钽、氯化铪、氯化钛等。将n型功函数金属层暴露于调整气体可以在n型功函数金属层之上沉积调整层，可以改变n型功函数金属层的组成，并且可以在n型功函数金属层之上沉积薄层，从而形成可能更适合于p型晶体管的功函数层。使n型功函数金属层变薄可以增加用于填充栅极电极的工艺窗口，这为后续沉积的层提供了更大的灵活性。通过调整半导体器件的功函数值，可以制造具有较低阈值电压(Vt)、较高速度和更好性能的半导体器件。
图1示出了根据一些实施例的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍55。浅沟槽隔离(STI)区域58设置在衬底50中，并且鳍55从相邻的STI区域58上方和之间突出。尽管STI区域58被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可以用于指代仅半导体衬底或包括STI区域的半导体衬底。另外，尽管鳍55被示为与衬底50的单个连续材料，但鳍55和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍55是指在相邻的STI区域58之间延伸的部分。
栅极电介质层100沿着鳍55的侧壁并位于鳍55的顶表面之上，并且栅极电极102位于栅极电介质层100之上。外延源极/漏极区域92设置在鳍55、栅极电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极102的纵轴，并且在例如与FinFET的外延源极/漏极区域92之间的电流流动方向垂直的方向上。横截面B-B’垂直于横截面A-A’，并且沿着鳍55的纵轴并在例如FinFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C’平行于横截面A-A’，并延伸穿过FinFET的外延源极/漏极区域92。为了清楚起见，后续附图参考这些参考横截面。
本文所讨论的一些实施例是在使用后栅极工艺(gate-last process)形成的鳍式场效应晶体管(FinFET)的上下文中讨论的。在一些实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面器件(例如，平面场效应晶体管)、纳米结构(例如，纳米片、纳米线、环绕栅极等)场效应晶体管(NSFET)等中使用的方面。
图2至图21B是根据一些实施例的制造FinFET的中间阶段的横截面视图。图2至图5示出了图1所示的参考横截面A-A’。图6A、图11A、图12A、图13A、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图20A和图21A沿着图1所示的参考横截面A-A’示出。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图19B、图20B和图21B沿着图1所示的类似横截面B-B’示出。图7A、图8A、图9A、图10A和图10C沿着图1所示的参考横截面C-C’示出。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可用于形成n型器件，例如，NMOS晶体管，如n型FinFET。区域50P可用于形成p型器件，例如，PMOS晶体管，如p型FinFET。区域50N可以与区域50P实体分开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，在衬底50中形成鳍55。鳍55是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍55。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任意适当的方法对鳍55进行图案化。例如，可以使用一个或多个光刻工艺来对鳍55进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍55进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍55上。
在图4中，与鳍55相邻地形成浅沟槽隔离(STI)区域58。可以通过在衬底50之上并且相邻的鳍55之间形成绝缘材料(未单独示出)来形成STI区域58。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以将沉积的材料转换为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在一些实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍55。绝缘材料可以包括单层或可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后，对绝缘材料施加去除工艺以去除鳍55之上的过量的绝缘材料。在一些实施例中，可以采用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺可以使绝缘材料和鳍55平坦化。平坦化工艺暴露鳍55，使得鳍55和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹陷以形成如图4所示的STI区域58。绝缘材料被凹陷为使得鳍55和衬底50的上部部分从相邻的STI区域58之间突出。此外，STI区域58的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域58的顶表面可以通过适当的蚀刻而形成为平坦的、凸出的、和/或凹入的。STI区域58可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍55和衬底50的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸(dHF)酸的氧化物去除。
参考图2至图4所描述的工艺仅仅是如何形成鳍55的一个示例。在一些实施例中，鳍55可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍55。例如，图4中的鳍55可以被凹陷，并且可以在经凹陷的鳍55之上外延生长与鳍55不同的材料。在这类实施例中，鳍55包括经凹陷的材料以及设置在经凹陷的材料之上的外延生长材料。在一些实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍55。在同质外延或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以消除之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在一些实施例中，鳍55的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等来形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图4中，可以在鳍55和/或衬底50中形成适当的阱(未单独示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍55和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50P，例如，PMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50N中，例如，NMOS区域。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1×1018原子/cm3，例如，约1×1016原子/cm3和约1×1018原子/cm3之间。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的鳍55和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N，例如，NMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P中，例如，PMOS区域。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1×1018原子/cm3，例如，约1×1016原子/cm3和约1×1018原子/cm3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。
在图5中，在鳍55和衬底50上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60之上，并然后通过诸如CMP之类的工艺来平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域中已知且用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由相对于STI区域58的材料具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。应注意，仅出于说明目的，虚设电介质层60被示为仅覆盖鳍55和衬底50。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域58，延伸到虚设栅极层62和STI区域58之间。
图6A至图21B示出了实施例器件的制造中的各种附加步骤。图6B至图13B以及图19A至图21B示出了区域50N或区域50P的任一者中的特征。例如，图6B至图13B以及图19A至图21B所示的结构可以适用于区域50N和区域50P二者。在每个附图所附的文字中描述了区域50N和区域50P的结构上的差异(如果有的话)。
在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进行图案化，以形成掩模74。可以使用可接受的蚀刻技术来将掩模74的图案转移至虚设栅极层62，以形成虚设栅极72。在一些实施例中，掩模74的图案还可以转移到虚设电介质层60。虚设栅极72覆盖鳍55的相应沟道区域68。掩模74的图案可被用于将每个虚设栅极72与相邻的虚设栅极实体分离。虚设栅极72还可以具有与相应的鳍55的长度方向基本上垂直的长度方向。虚设电介质层60、虚设栅极72和掩模74可被统称为“虚设栅极堆叠”。
在图7A和图7B中，在图6A和图6B所示的结构之上形成第一间隔件层80和第二间隔件层82。在图7A和图7B中，第一间隔件层80形成在STI区域58的顶表面、鳍55和掩模74的顶表面和侧壁、以及虚设栅极72和虚设电介质层60的侧壁上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以通过热氧化形成、或通过CVD、ALD等沉积。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以通过CVD、ALD等沉积。第二间隔件层82可以由氧化硅、氮化硅、氮氧化硅等形成。
在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。可以使用适当的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如，各向异性蚀刻工艺(例如，干法蚀刻工艺)等。第一间隔件81和第二间隔件83可以设置在鳍55、虚设电介质层60、虚设栅极72和掩模74的侧壁上。由于用于蚀刻第一间隔件层80和第二间隔件层82的蚀刻工艺，以及鳍55和虚设栅极堆叠之间的不同高度，第一间隔件81和第二间隔件83临近鳍55和虚设栅极堆叠可以具有不同的高度。具体地，如图8A和图8B所示，在一些实施例中，第一间隔件81和第二间隔件83可以部分地向上延伸到鳍55和虚设栅极堆叠的侧壁。在一些实施例中，第一间隔件81和第二间隔件83可以延伸到虚设栅极堆叠的顶表面。
在形成第一间隔件81和第二间隔件83之后，可以执行用于轻微掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，而暴露区域50P，并且适当类型(例如，p型)的杂质可被注入到区域50P中的暴露的鳍55和衬底50中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，而暴露区域50N，并且适当类型(例如，n型)的杂质可被注入到区域50N中的暴露的鳍55和衬底50中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻微掺杂源极/漏极区域可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序(例如，可以在形成第二间隔件83之前形成第一间隔件81、可以形成和去除额外的间隔件等)。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，在鳍55和衬底50中形成第一凹槽86。如图9A所示，STI区域58的顶表面可以与衬底50的顶表面齐平。衬底50可被蚀刻为使得第一凹槽86的底表面设置在STI区域58的顶表面上方或下方。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻鳍55和衬底50来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模74掩蔽鳍55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来形成第一凹槽86。可以使用定时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。
在图10A至图10C中，在第一凹槽86中形成外延源极/漏极区域92，以在鳍55的沟道区域68上施加应力，从而提高性能。如图10B所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极72被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得FinFET的栅极短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50P(例如，PMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于n型FinFET的材料。例如，如果鳍55是硅，则外延源极/漏极区域92可以包括在鳍55上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从鳍55的相应表面凸起的表面，并且可以具有小平面(facet)。
区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50N(例如，NMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适用于p型NSFET的材料。例如，如果鳍55是硅，则外延源极/漏极区域92可以包括在鳍55上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从鳍55的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、鳍55、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外扩展超过鳍55的侧壁。在一些实施例中，这些小平面使得同一FinFET的相邻的外延源极/漏极区域92合并，如图10A所示。在一些实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分离，如图10C所示。在图10A和图10C所示的实施例中，第一间隔件81可以形成为覆盖鳍55的侧壁的在STI区域58之上延伸的部分，从而阻止外延生长。在一些实施例中，可以调节用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域58的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。针对外延源极/漏极区域92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成，和/或可以被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A的掺杂剂浓度可以小于第二半导体材料层92B但大于第三半导体材料层92C。在外延源极/漏极区域92包括三个半导体材料层的实施例中，第一半导体材料层92A可以被沉积，第二半导体材料层92B可以被沉积在第一半导体材料层92A之上，并且第三半导体材料层92C可以被沉积在第二半导体材料层92B之上。
在图11A和图11B中，第一层间电介质(ILD)96被分别沉积在图6A和图10B所示的结构之上(图7A-图10C的工艺不会改变图6A所示的横截面，其示出了虚设栅极72以及由虚设栅极72保护的多层堆叠)。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩模74和第一间隔件81之间。CESL 94可以包括具有与上覆的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图12A和图12B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及第一间隔件81的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔件81和第一ILD 96的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 96暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模74和第一间隔件81的顶表面齐平。
在图13A和图13B中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成第二凹槽98。虚设电介质层60在第二凹槽98中的部分也可以被去除。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并被第二凹槽98暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽98去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的第二凹槽98中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露相应的鳍55的沟道区域68和/或上覆于相应的鳍55的沟道区域68之上。每个沟道区域68被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60可以在蚀刻虚设栅极72时用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。
图14A至图18B示出了被用来形成用于替换栅极的栅极电介质层100和栅极电极102的各种步骤。栅极电极102和栅极电介质层100可以被统称为“栅极堆叠”。图14A至图18B示出了图13A的区域101的详细视图。图14A、图15A、图16A、图17A和图18A示出了区域50N中的特征，而图14B、图15B、图16B、图17B和图18B示出了区域50P中的特征。栅极电介质层100可以包括一个或多个子层，例如界面层100A和第一电介质层100B。栅极电极102还可以包括一个或多个子层，例如帽盖层102A、p型功函数金属层102B、第一调整层102C、n型功函数金属层102D、第二调整层102E、阻挡层102F和填充材料102G。
在图14A和图14B中，形成界面层100A、第一电介质层100B、帽盖层102A和p型功函数金属层102B。界面层100A可以被共形地形成或沉积在第二凹槽98中，例如在STI区域58的顶表面上以及在鳍55的顶表面和侧壁上。界面层100A可以包括电介质材料，例如氧化硅(SiO2)、氮氧化硅(SiON)等。界面层100A可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD等来形成。界面层100A的厚度可以为约
Figure BDA0002746880390000131
到约
Figure BDA0002746880390000132
Figure BDA0002746880390000133
可以使用共形工艺在界面层100A之上沉积第一电介质层100B。第一电介质层100B可以是高介电常数(高k)材料，例如，氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、氧化钛(TiO2)、氧化铪锆(HfZrO2)、氧化钽(Ta2O3)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、其组合或其多层等。第一电介质层100B可以通过ALD、CVD等形成。在一些实施例中，可以省略界面层100A，并且可以在鳍55上直接沉积第一电介质层100B。第一电介质层100B的厚度可以为约
Figure BDA0002746880390000141
到约
Figure BDA0002746880390000142
或约
Figure BDA0002746880390000143
到约
Figure BDA0002746880390000144
区域50N和区域50P中的界面层100A和第一电介质层100B的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在形成第一电介质层100B之后，在第一电介质层100B上形成帽盖层102A。帽盖层102A可以用作阻挡层，以防止后续沉积的含金属材料扩散到栅极电介质层100中。可以用于帽盖层102A的材料的合适示例包括TiN、TiSiN、其组合或其多层等。帽盖层102A可以通过ALD、CVD等形成。帽盖层102A的厚度可以为约
Figure BDA0002746880390000145
至约
Figure BDA0002746880390000146
或约
Figure BDA0002746880390000147
至约
Figure BDA0002746880390000148
帽盖层102A可以是可选的，并且在一些实施例中可以被省略。
然后，在帽盖层102A上形成p型功函数金属层102B。p型功函数金属层102B被形成以调整器件的功函数。p型功函数金属层102B可以是用于p型NSFET器件的p型功函数材料。p型功函数材料的合适示例包括诸如氮化钛(TiN)或氮化钽(TaN)之类的过渡金属氮化物、其他合适的p型功函数金属材料、其多层或其组合等。p型功函数金属层102B可以通过ALD、CVD等形成。p型功函数金属层102B的厚度可以为约
Figure BDA0002746880390000149
至约
Figure BDA00027468803900001410
Figure BDA00027468803900001411
或约
Figure BDA00027468803900001412
至约
Figure BDA00027468803900001413
在图15A和图15B中，区域50P中的p型功函数金属层102B被掺杂以形成第一调整层102C，并且p型功函数金属层102B被从区域50N蚀刻。在一些实施例中，在从区域50N蚀刻p型功函数金属层102B之前，区域50N和区域50P两者中的p型功函数金属层102B可以被掺杂。在一些实施例中，在从区域50N去除p型功函数金属层102B之后，区域50P中的p型功函数金属层102B可以被掺杂。在从区域50N去除p型功函数金属层102B之后对区域50P中的p型功函数金属层102B进行掺杂的实施例中，区域50N中的帽盖层102A和/或第一电介质层100B可以通过用于掺杂区域50P中的p型功函数金属层102B的工艺进行掺杂。掺杂剂可以被掺杂贯穿第一调整层102C的整个厚度。第一调整层102C中的掺杂剂的原子量百分比可以在约0.5％至约30％、或约10％至约20％的范围内。在一些实施例中，区域50P中的第一调整层102C可以被掺杂到约1×1017原子/cm3至约1×1019原子/cm3、或约1×1018原子/cm3至约1×1019原子/cm3的掺杂剂浓度。
用于p型功函数金属层102B的掺杂剂可以包括镧(La)、铝(Al)、镁(Mg)、其组合等。将镧、铝和镁中的任何一者注入到p型功函数金属层102B中增加了区域50P中的有效功函数，使平带电压(VFB)向p偏移，并且减小了完整器件中的阈值电压(Vt)。p型功函数金属层102B可以通过以下方式被掺杂：在p型功函数金属层102B之上形成含掺杂剂层(未单独示出)，然后执行驱入退火工艺以将掺杂剂从含掺杂剂层驱入至p型功函数金属层102B。含掺杂剂层可以通过ALD、CVD等形成。含掺杂剂层的厚度可以被形成为约
Figure BDA0002746880390000151
至约
Figure BDA0002746880390000152
或约
Figure BDA0002746880390000153
至约
Figure BDA0002746880390000154
含掺杂剂层可以由氧化镧(La2O3)、氧化铝(Al2O3)、氧化镁(MgO)等形成。可以在保持在约1Torr至约40Torr、或约15Torr至约25Torr的压力下和约200℃至约400℃、或约275℃至325℃的温度下的沉积室中，在p型功函数金属层102B之上沉积含掺杂剂层。
一个或多个前体气体可以在p型功函数金属层102B之上流动以形成含掺杂剂层。前体气体可以包括：载气，例如，氩气(Ar)等；以及工艺气体，例如，含镧气体(例如，镧双(三甲基甲硅烷基)酰胺(La(N(Si(CH3)3)2)3)、三(环戊二烯基)镧(III)(La(C5H5)3)等)、含铝气体(例如，三乙基铝((Al2(C2H5)3)等)、含镁气体(例如，双(乙基环戊二烯基)镁(Mg(C5H4C2H5)2)等)、含氧气体(例如，水(H2O)、氧气(O2)、臭氧(O3)等)、其组合等。例如，在含掺杂剂层包括La2O3的实施例中，前体气体可以包括镧双(三甲基甲硅烷基)酰胺和臭氧，其反应以在p型功函数金属层102B之上形成含掺杂剂层。前体气体可以以约500sccm至约4000sccm、或约2000sccm至约2500sccm的流速进行流动。可以通过一个或多个脉冲来沉积含掺杂剂层，每个脉冲可以后跟有吹扫。一个脉冲的沉积时间可以为约1毫秒至约10秒、或约3秒至约7秒。含掺杂剂层的厚度可以为约1.5nm至约4nm、或约1.5nm至约2.5nm。含掺杂剂层的厚度与p型功函数金属层102B的厚度的比率可以为约0.3至约1。
然后，执行驱入退火工艺以将掺杂剂从含掺杂剂层驱入至p型功函数金属层102B。退火工艺可以使用尖峰退火、快速热退火(RTA)、快速退火(flash anneal)等。退火工艺可以被执行在约0.2秒至约600秒、或约25秒至约35秒的范围内的持续时间。退火工艺可以在约350℃至约800℃、或约400℃至约500℃的温度下执行。退火工艺可以被执行最少的时间，以避免将掺杂剂驱入至第一电介质层100B或界面层100A。将掺杂剂驱入至第一电介质层100B和界面层100A之间的界面中可以降低区域50P中的有效功函数，增加平带电压和阈值电压。这样，使用避免将掺杂剂驱入至第一电介质层100B和界面层100A中的工艺时间，来将掺杂剂驱入至p型功函数金属层102B中。
然后，从区域50N蚀刻第一调整层102C。可以在区域50P中的第一调整层102C之上形成经图案化的掩模，例如经图案化的光致抗蚀剂。经图案化的光致抗蚀剂可以通过使用旋涂等在区域50P和区域50N中的第一调整层102C之上沉积光致抗蚀剂层来形成。然后可以通过将光致抗蚀剂层暴露于经图案化的能量源(例如，经图案化的光源)，并且显影光致抗蚀剂层以去除光致抗蚀剂层的曝光或未曝光部分来对光致抗蚀剂层进行图案化，从而形成经图案化的光致抗蚀剂。然后，使用合适的蚀刻工艺(例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等)从区域50N蚀刻第一调整层102C。然后可以去除经图案化的光致抗蚀剂。第一调整层102C可以是可选的，并且在一些实施例中可以被省略。在第一调整层102C被省略的实施例中，可以使用与用于蚀刻第一调整层102C的工艺相同或相似的工艺来蚀刻p型功函数金属层102B。
在区域50P中掺杂p型功函数金属层102B以形成第一调整层102C可以增加区域50P中的有效功函数，这降低了具有第一调整层102C的完整器件中的平带电压(VFB)和阈值电压(Vt)。这可以提高器件速度，并且改进完整器件中的器件性能。
图15C示出了根据一些实施例的区域50P中的第一电介质层100B和第一调整层102C的能量色散谱(EDS)图。y轴提供由EDS检测到的元素的相对丰度(relativeabundance)，而x轴提供元素在第一电介质层100B和第一调整层102C内的相对位置。在图15C所示的实施例中，帽盖层102A可以被省略，使得第一调整层102C直接形成在第一电介质层100B上。在图15C所示的实施例中，第一电介质层100B包括氧化铪，并且第一调整层102C包括掺杂镧的氮化钛。EDS图示出了氧(O)、铝(Al)、钛(Ti)、铪(Hf)、钽(Ta)和镧(La)的相应浓度。如该EDS图所示，贯穿整个第一调整层102C成功地掺杂了镧。
如图15C进一步示出的，第一电介质层100B中的铪的浓度可以从第一电介质层100B的底表面开始增加以在第一电介质层的厚度的约一半处达到最大值，并且然后开始减小，直到与第一调整层102C的界面。第一电介质层100B中的氧的浓度可以在第一电介质层100B的底表面附近达到最大值。第一电介质层100B中的氧的浓度可以从第一电介质层100B的底表面开始减小以在电介质层100B的厚度的约一半处达到局部最小值，然后开始增加以在电介质层100B的厚度的约四分之三处达到局部最大值，并且然后开始减小，直到与第一调整层102C的界面。第一电介质层100B中的铝的浓度可以从第一电介质层100B的底表面开始增加以在电介质层100B的厚度的约四分之三处达到最大值，并且然后开始减小，直到与第一调整层102C的界面。铝可以从n型功函数金属层102D扩散到第一电介质层100B中。第一电介质层100B可以包括相对低浓度的钛和镧，钛和镧的浓度从第一电介质层100B的底表面开始增加，直到与第一调整层102C的界面。钽、铪和钨的能量尖峰可能重叠，使得钨和铪的相对浓度可能被误表示为钽的相对浓度。这样，虽然图15C示出了第一电介质层100B中的钽的相对较高浓度，但是钽浓度实际上可能表示第一电介质层100B中的铪和钨的浓度，其可以相对较高。
图15C还示出了第一调整层102C中的钛和镧的浓度可以从与第一电介质层100B的界面开始增加以在第一调整层102C的厚度的约一半处达到最大值，然后开始减小，直到第一调整层102C的顶表面。虽然图15C未示出第一调整层102C中的氮的浓度，但是第一调整层包括相对较高浓度的氮。第一调整层102C中的氧和铝的浓度可以从与第一电介质层100B的界面附近的局部最小值开始增加以在第一调整层102C的厚度的约一半处达到局部最大值，并且然后开始减小，直到第一调整层102C的顶表面。第一调整层102C可以包括相对较低浓度的铪，铪的浓度从与第一电介质层100B的界面开始减小，直到接近零。虽然图15C示出了第一调整层102C中的钽的相对较高浓度，但是所示出的钽浓度可能表示第一调整层102C中的铪和钨的相对较高浓度。
在图16A和图16B中，在区域50N的帽盖层102A和区域50P的第一调整层102C上形成n型功函数金属层102D。形成n型功函数金属层102D以用于调整器件的功函数。n型功函数金属层102D可以是用于n型FinFET器件的n型功函数材料。n型功函数材料的合适示例包括TaAl、TaAlC、HfAl、TiAl、TiAlN、TiAlC、其他合适的n型功函数金属材料、其多层或其组合等。在n型功函数材料中包括铝可以降低n型功函数金属层102D的有效功函数，这对于在区域50N中形成的器件降低了阈值电压、提高了器件速度、并且改进了器件性能。n型功函数金属层102D可以通过ALD、CVD等形成。n型功函数金属层102D的厚度可以为约
Figure BDA0002746880390000181
到约
Figure BDA0002746880390000182
Figure BDA0002746880390000183
或约
Figure BDA0002746880390000184
到约
Figure BDA0002746880390000185
在图17A和图17B中，将n型功函数金属层102D暴露于功函数调整气体，以使n型功函数金属层102D变薄并且在n型功函数金属层102D上形成第二调整层102E。功函数调整气体可以包括第一调整气体和第二调整气体。第一调整气体可以是过渡金属氯化物等。例如，第一调整气体可以包括氯化钨(例如，WCl5)、氯化钽(例如，TaCl5)、氯化铪(例如，HfCl4)、氯化钛(例如，TiCl4)、其组合等。第二调整气体可以是载气，例如，氩(Ar)、氢(H2)等。可以以约100sccm至约1000sccm、或约450sccm至约550sccm的流速来供应第一调整气体。可以以约1000sccm至约7000sccm、或约2500sccm至约3500sccm的流速来供应第二调整气体。第一调整气体与第二调整气体的流速的比率可以为约2至约20、或约4至约8。可以在保持在约300℃至约500℃、或约350℃至约450℃的温度下和约0.5Torr至约50Torr、或约15Torr至约25Torr的压力下的沉积室中，以约5秒至约600秒、或约25秒到约35秒的范围内的持续时间来供应功函数调整气体。
暴露n型功函数金属层102D可以使n型功函数金属层102D变薄，降低n型功函数金属层102D中的元素(例如，铝(Al))的浓度，并且使得第二调整层102E沉积在n型功函数金属层102D之上。当n型功函数金属层102D暴露于功函数调整气体时，功函数调整气体与n型功函数金属层102D进行反应以形成第二调整层102E，该第二调整层102E可以包括来自n型功函数金属层102D的金属和来自功函数调整气体的金属的合金。在一些实施例中，第二调整层102E可以是来自功函数调整气体的过渡金属和来自n型功函数金属层102D的金属的合金。例如，在n型功函数金属层102D包括TiAl并且功函数调整气体包括WCl5的实施例中，WCl5气体可以与n型功函数金属层102D的铝进行反应，从而形成AlW。第二调整层102E的示例材料包括铝钨(AlW)、铝钽(AlTa)、铝铪(AlHf)、铝钛(AlTi)等。
在一些实施例中，诸如氯之类的元素可以被包括在第一调整气体中以蚀刻氧化物层，该氧化物层可以存在于n型功函数金属层102D中。例如，可以在n型功函数金属层102D的顶表面处形成包括氧化钛、氧化钽、氧化铪等的氧化物层，并且来自第一调整气体的氯可以蚀刻氧化物层。第一调整气体还包括过渡金属(例如，钨、钽、铪、钛等)，该过渡金属被键合到第一功函数金属层102D中包括的诸如铝之类的元素并且形成第二调整层102E。因此，第一功函数金属层102D中的铝的数量被减少，并且第二调整层102E中键合至过渡金属的铝被防止向帽盖层102A与第一电介质层100B之间的界面扩散。这允许调整有效功函数。
在暴露于功函数调整气体之前，n型功函数金属层102D可以具有约15％至约30％、或约20％至约25％的铝的原子量百分比。在暴露于功函数调整气体之后，n型功函数金属层102D可以具有约5％至约20％、或约10％至约15％的铝的原子量百分比。在将n型功函数金属层102D暴露于功函数调整气体之后，n型功函数金属层102D的厚度可以减小到约
Figure BDA0002746880390000201
至约
Figure BDA0002746880390000202
的范围、约
Figure BDA0002746880390000203
至约
Figure BDA0002746880390000204
的范围、或约
Figure BDA0002746880390000205
至约
Figure BDA0002746880390000206
的范围。第二调整层102E的厚度可以为约
Figure BDA0002746880390000207
至约
Figure BDA0002746880390000208
第二调整层102E中铝的原子量百分比可以为约5％至约35％、或约15％至约25％。第二调整层102E可以是可选的，并且在一些实施例中可以被省略。
降低n型功函数金属层102D的铝含量，使n型功函数金属层102D变薄，并且在n型功函数金属层102D之上形成第二调整层102E，可以增加区域50P中的有效功函数。这样，可以在区域50P中使用较薄的p型功函数金属层102B和/或第一调整层102C，来获得与未暴露于功函数调整气体的器件相同的阈值电压(Vt)。这为栅极电极102的后续层增加了间隙填充窗口和灵活性，同时提供了具有较低的阈值电压、提高的器件速度和改进的器件性能的器件。
上面所讨论的实施例包括用于形成第一调整层102C的掺杂工艺和用于使n型功函数金属层102D变薄并且形成第二调整层102E的功函数调整工艺。在一些实施例中，可以执行仅掺杂工艺或仅功函数调整工艺。
图17C示出了根据一些实施例的区域50N中的帽盖层102A、n型功函数金属层102D和第二调整层102E的能量色散谱(EDS)图。y轴提供由EDS检测到的元素的相对丰度，而x轴提供元素在帽盖层102A、n型功函数金属层102D和第二调整层102E内的相对位置。图17C所示的EDS图可以在区域50N中取得，使得n型功函数金属层102D直接形成在帽盖层102A上。在图17C所示的实施例中，帽盖层102A包括氮化钛，n型功函数金属层102D包括钛铝，并且第二调整层102E包括铝钨。EDS图示出了钨(W)、铝(Al)、钛(Ti)、氮(N)、氧(O)和硅(Si)的相应浓度。如该EDS图所示，在包括钛铝的n型功函数金属层102D之上成功地形成了包括铝钨的第二调整层102E。第二调整层102E可以具有最大浓度的铝和钨。来自功函数调整气体的钨可以穿透n型功函数金属层102D和帽盖层102A。
如图17C所示，帽盖层102A中的钛的浓度可以从与第一电介质层100B的界面开始增加以在帽盖层102A的厚度的约一半处达到最大值，并且然后开始减小，直到与n型功函数金属层102D的界面。帽盖层102A中的铝的浓度可以从与第一电介质层100B的界面开始增加以在帽盖层102A的厚度的约一半处达到局部最大值，并且然后开始减小，直到与n型功函数金属层102D的界面。帽盖层102A中的氧的浓度可以从与第一电介质层100B的界面开始增加以在帽盖层102A的厚度的约一半处达到最大值，并且然后开始减小，直到与n型功函数金属层102D的界面。帽盖层102A中的钨的浓度可以从与第一电介质层100B的界面开始增加以在帽盖层102A的厚度的约一半处达到局部最大值，并且然后开始减小，直到与n型功函数金属层102D的界面。帽盖层102A中的硅的浓度可以从与第一电介质层100B的界面开始增加以在帽盖层102A的厚度的约一半处达到局部最大值，并且然后开始减小，直到接近零。帽盖层102A中钨的存在可能降低EDS对氮的检测。这样，虽然图17C示出了帽盖层102A包括相对较低浓度的氮，但是包括在帽盖层102A中的氮的实际浓度可能更高。
在n型功函数金属层102D中，铝的浓度可以从与帽盖层102A的界面开始减小以在n型功函数金属层102D的厚度的约一半处达到局部最小值，并且然后开始增加，直到与第二调整层102E的界面。n型功函数金属层102D中的钛的浓度可以从与帽盖层102A的界面开始减小，直到与第二调整层102E的界面。n型功函数金属层102D中的钨的浓度可以从与帽盖层102A的界面开始减小以在n型功函数金属层102D的厚度的约一半处达到局部最小值，并且然后开始增加，直到与第二调整层102E的界面。n型功函数金属层102D中的氧的浓度可以从与帽盖层102A的界面开始减小，直到与第二调整层102E的界面。n型功函数金属层102D可以包括相对较低浓度的氮和硅。
在第二调整层102E中，钨和铝的浓度可以从与n型功函数金属层102D的界面开始增加以在第二调整层102E的厚度的约一半处达到最大值，然后开始减小，直到第二调整层102E的顶表面。第二调整层102E中的氧的浓度可以贯穿第二调整层102E的整个厚度保持相对恒定。第二调整层102E中的钛的浓度可以从与n型功函数金属层102D的界面开始减小，直到第二调整层102E的顶表面。第二调整层102E可以包括相对较低浓度的氮和硅。
图17D示出了根据一些实施例的针对不同功函数调整气体暴露时间的Al2p谱中的n型功函数金属层102D的X射线光电子谱(XPS)图。y轴提供由XPS检测到的电子的相对丰度，而x轴提供检测到的电子的结合能(binding energy)。在实施例201中，n型功函数金属层102D未暴露于功函数调整气体。在实施例203中，n型功函数金属层102D暴露于功函数调整气体达时间t1。在实施例205中，n型功函数金属层102D暴露于功函数调整气体达时间t2。时间t1可以为约15秒至约45秒、或约20秒至约40秒。时间t2可以是时间t1的约两倍。例如，时间t2可以为约45秒至约75秒、或约50秒至约70秒。
在图17D中，线207的位置指示n型功函数金属层102D中存在金属-铝键(例如，Ti-Al键等)时的结合能。在实施例201中，线207附近的凸起指示在n型功函数金属层102D中存在相对高百分比的金属-铝键。在实施例203和205中，在线207附近没有凸起，并且存在于n型功函数金属层102D中的金属-铝键的百分比在实施例203中小于实施例201，并且在实施例205中小于实施例203。这样，存在于n型功函数金属层102D中的金属-铝键的百分比随着对功函数调整气体的暴露时间的增加而减小。减少存在于n型功函数金属层102D中的金属-铝键的数量可以增加区域50P中的有效功函数。这样，可以在区域50P中使用较薄的p型功函数金属层102B和/或第一调整层102C，来获得与未暴露于功函数调整气体的器件相同的阈值电压(Vt)。这为栅极电极102的后续层增加了间隙填充窗口和灵活性，同时提供了具有较低的阈值电压、提高的器件速度和改进的器件性能的器件。
在图18A和图18B中，在第二调整层102E上形成阻挡层102F，并且在阻挡层102F上形成填充材料102G。可以用于阻挡层102F的材料的合适示例包括TiN、TiSiN、其组合或其多层等。阻挡层102F可以通过ALD、CVD等形成。阻挡层102F的厚度可以为约
Figure BDA0002746880390000231
至约
Figure BDA0002746880390000232
或约
Figure BDA0002746880390000233
至约
Figure BDA0002746880390000234
阻挡层102F可以是可选的，并且在一些实施例中可以被省略。
然后，在阻挡层102F上形成填充材料102G。填充材料102G可以包括金属，例如，钨(W)、铝(Al)、钴(Co)、钌(Ru)、其组合等。填充材料102G可以通过ALD、CVD等沉积。填充材料302G至少填充第二凹槽98的剩余部分，例如，第二凹槽98中未被栅极电介质层100和帽盖层102A、第一调整层102C、n型功函数金属层102D、第二调整层102E、和阻挡层102F填充的部分。虽然栅极电极102被描述为包括帽盖层102A、第一调整层102C、n型功函数金属层102D、第二调整层102E、阻挡层102F和填充材料102G，但是可以省略任意层，或可以提供附加层。
在图19A和图19B中，栅极电极102和栅极电介质层100被平坦化。例如，在形成填充材料102G之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极102和栅极电介质层100的多余部分，这些多余部分在第一ILD 96的顶表面之上。
在图20A和图20B中，在第一ILD 96之上沉积第二ILD 106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。在一些实施例中，在形成第二ILD 106之前，使栅极堆叠(包括栅极电介质层100和相应的上覆栅极电极102)凹陷，从而在栅极堆叠正上方并且第一间隔件81的相对部分之间形成凹槽。在凹槽中填充栅极掩模104，其包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)，然后进行平坦化工艺，以去除在第一ILD 96之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面关于图21A和图21B讨论的栅极接触件112)穿过栅极掩模104以接触经凹陷的栅极电极102的顶表面。
在图21A和图21B中，穿过第二ILD 106和第一ILD 96形成栅极接触件112和源极/漏极接触件114。穿过第一ILD 96和第二ILD 106形成用于源极/漏极接触件114的开口，并穿过第二ILD 106和栅极掩模104形成用于栅极接触件112的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件114和栅极接触件112。可以执行退火工艺以在外延源极/漏极区域92与源极/漏极接触件114之间的界面处形成硅化物。源极/漏极接触件114实体耦合和电耦合至外延源极/漏极区域92，并且栅极接触件112实体耦合和电耦合至栅极电极102。源极/漏极接触件114和栅极接触件112可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件114和栅极接触件112中的每一者可以形成在不同的横截面中，这可以避免接触件短路。
如前所述，根据上述方法形成的半导体器件(该半导体器件包括第一调整层102C、n型功函数金属层102D、和/或第二调整层102E)可以具有降低的阈值电压(Vt)、改进的器件性能等。具体地，包括上述第一调整层102C可以在区域50P中增加有效功函数并且降低阈值电压。包括上述的n型功函数金属层102D和第二调整层102E可以允许使用更薄的p型功函数金属层102B和/或第一调整层102C，增加了用于栅极电极102的后续层的间隙填充窗口，同时还增加了有效功函数并且降低了区域50P中的阈值电压。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、环绕栅极等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层堆叠进行图案化而形成的纳米结构代替。虚设栅极堆叠和源极/漏极区域以与上述实施例类似的方式形成。在去除虚设栅极堆叠之后，可以在沟道区域中部分或全部去除牺牲层。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。ILD以及到替换栅极结构和源极/漏极区域的接触件可以以与上述实施例类似的方式形成。纳米结构器件可以如美国专利申请公开序列号2016/0365414中所公开的那样形成，该美国专利申请通过引用以其整体并入本文。
根据实施例，一种半导体器件，包括：沟道区域，在半导体衬底之上；栅极电介质层，在沟道区域之上；以及栅极电极，在栅极电介质层之上，该栅极电极包括：第一功函数金属层，在栅极电介质层之上，该第一功函数金属层包括铝(Al)；第一功函数调整层，在第一功函数金属层之上，该第一功函数调整层包括铝钨(AlW)；填充材料，在第一功函数调整层之上。在实施例中，第一功函数金属层包括钛铝(TiAl)。在实施例中，第一功函数金属层的厚度为
Figure BDA0002746880390000251
到
Figure BDA0002746880390000252
在实施例中，第一功函数调整层的厚度为
Figure BDA0002746880390000253
至
Figure BDA0002746880390000254
在实施例中，栅极电极还包括第二功函数金属层，在栅极电介质层与第一功函数金属层之间，并且第二功函数金属层包括氮化钛(TiN)。在实施例中，第二功函数金属层的厚度为
Figure BDA0002746880390000255
至
Figure BDA0002746880390000256
在实施例中，第二功函数金属层还包括镧(La)。
根据另一实施例，一种方法，包括：在半导体衬底之上形成沟道区域；在沟道区域之上沉积栅极电介质层；在栅极电介质层之上沉积n型功函数金属层；将n型功函数金属层暴露于功函数调整气体，该功函数调整气体包括过渡金属氯化物，第一功函数调整层被沉积在n型功函数金属层之上。在实施例中，过渡金属氯化物包括氯化钨(WCl5)。在实施例中，过渡金属氯化物包括氯化铪(HfCl4)。在实施例中，在将n型功函数金属层暴露于功函数调整气体之后，n型功函数金属层中的铝的原子百分比为5％至20％。在实施例中，功函数调整气体中的过渡金属氯化物的流速与载气的流速的比率为2至20。在实施例中，方法还包括：在栅极电介质层之上沉积p型功函数金属层；以及掺杂p型功函数金属层，在掺杂p型功函数金属层之后，n型功函数金属层被沉积在p型功函数金属层之上。在实施例中，p型功函数金属层被掺杂有镧(La)。
根据另一实施例，一种半导体器件，包括：鳍，从半导体衬底延伸；界面层，在鳍之上；第一电介质层，在界面层之上；p型功函数金属层，在第一电介质层之上，该p型功函数金属层包括掺杂的过渡金属氮化物材料；以及填充材料，在p型功函数金属层之上。在实施例中，p型功函数金属层包括掺杂有镧的氮化钛。在实施例中，p型功函数金属层中的掺杂剂的原子量浓度为0.5％至30％。在实施例中，掺杂剂包括铝(Al)。在实施例中，掺杂剂包括镁(Mg)。在实施例中，p型功函数金属层的厚度为
Figure BDA0002746880390000261
到
Figure BDA0002746880390000262
并且掺杂剂延伸贯穿p型功函数金属层的整个厚度。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：沟道区域，在半导体衬底之上；栅极电介质层，在所述沟道区域之上；以及栅极电极，在所述栅极电介质层之上，所述栅极电极包括：第一功函数金属层，在所述栅极电介质层之上，所述第一功函数金属层包括铝Al；第一功函数调整层，在所述第一功函数金属层之上，所述第一功函数调整层包括铝钨AlW；以及填充材料，在所述第一功函数调整层之上。
示例2.根据示例1所述的半导体器件，其中，所述第一功函数金属层包括钛铝TiAl。
示例3.根据示例1所述的半导体器件，其中，所述第一功函数金属层的厚度为
Figure BDA0002746880390000263
至
Figure BDA0002746880390000264
示例4.根据示例3所述的半导体器件，其中，所述第一功函数调整层的厚度为
Figure BDA0002746880390000265
至
Figure BDA0002746880390000266
示例5.根据示例4所述的半导体器件，其中，所述栅极电极还包括第二功函数金属层，在所述栅极电介质层与所述第一功函数金属层之间，并且其中，所述第二功函数金属层包括氮化钛(TiN)。
示例6.根据示例5所述的半导体器件，其中，所述第二功函数金属层的厚度为
Figure BDA0002746880390000267
至
Figure BDA0002746880390000268
示例7.根据示例5所述的半导体器件，其中，所述第二功函数金属层还包括镧La。
示例8.一种制造半导体器件的方法，包括：在半导体衬底之上形成沟道区域；在所述沟道区域之上沉积栅极电介质层；在所述栅极电介质层之上沉积n型功函数金属层；以及将所述n型功函数金属层暴露于功函数调整气体，所述功函数调整气体包括过渡金属氯化物，其中，第一功函数调整层被沉积在所述n型功函数金属层之上。
示例9.根据示例8所述的方法，其中，所述过渡金属氯化物包括氯化钨WCl5。
示例10.根据示例8所述的方法，其中，所述过渡金属氯化物包括氯化铪HfCl4。
示例11.根据示例8所述的方法，其中，在将所述n型功函数金属层暴露于所述功函数调整气体之后，所述n型功函数金属层中的铝的原子量百分比为5％至20％。
示例12.根据示例8所述的方法，其中，所述功函数调整气体中的所述过渡金属氯化物的流速与载气的流速的比率为2至20。
示例13.根据示例8所述的方法，还包括：在所述栅极电介质层之上沉积p型功函数金属层；以及掺杂所述p型功函数金属层，其中，在掺杂所述p型功函数金属层之后，所述n型功函数金属层被沉积在所述p型功函数金属层之上。
示例14.根据示例13所述的方法，其中，所述p型功函数金属层被掺杂有镧La。
示例15.一种半导体器件，包括：鳍，从半导体衬底延伸；界面层，在所述鳍之上；第一电介质层，在所述界面层之上；p型功函数金属层，在所述第一电介质层之上，所述p型功函数金属层包括掺杂的过渡金属氮化物材料；以及填充材料，在所述p型功函数金属层之上。
示例16.根据示例15所述的半导体器件，其中，所述p型功函数金属层包括掺杂有镧的氮化钛。
示例17.根据示例15所述的半导体器件，其中，所述p型功函数金属层中的掺杂剂的原子量浓度为0.5％至30％。
示例18.根据示例17所述的半导体器件，其中，所述掺杂剂包括铝Al。
示例19.根据示例17所述的半导体器件，其中，所述掺杂剂包括镁Mg。
示例20.根据示例15所述的半导体器件，其中，所述p型功函数金属层的厚度为
Figure BDA0002746880390000281
至
Figure BDA0002746880390000282
并且其中，掺杂剂延伸贯穿所述p型功函数金属层的整个厚度。

Claims (10)

1.一种半导体器件，包括：
沟道区域，在半导体衬底之上；
栅极电介质层，在所述沟道区域之上；以及
栅极电极，在所述栅极电介质层之上，所述栅极电极包括：
第一功函数金属层，在所述栅极电介质层之上，所述第一功函数金属层包括铝Al；
第一功函数调整层，在所述第一功函数金属层之上，所述第一功函数调整层包括铝钨AlW；以及
填充材料，在所述第一功函数调整层之上。
2.根据权利要求1所述的半导体器件，其中，所述第一功函数金属层包括钛铝TiAl。
3.根据权利要求1所述的半导体器件，其中，所述第一功函数金属层的厚度为
Figure FDA0002746880380000011
至
Figure FDA0002746880380000012
4.根据权利要求3所述的半导体器件，其中，所述第一功函数调整层的厚度为
Figure FDA0002746880380000013
至
Figure FDA0002746880380000014
5.根据权利要求4所述的半导体器件，其中，所述栅极电极还包括第二功函数金属层，在所述栅极电介质层与所述第一功函数金属层之间，并且其中，所述第二功函数金属层包括氮化钛TiN。
6.根据权利要求5所述的半导体器件，其中，所述第二功函数金属层的厚度为
Figure FDA0002746880380000015
至
Figure FDA0002746880380000016
7.根据权利要求5所述的半导体器件，其中，所述第二功函数金属层还包括镧La。
8.一种制造半导体器件的方法，包括：
在半导体衬底之上形成沟道区域；
在所述沟道区域之上沉积栅极电介质层；
在所述栅极电介质层之上沉积n型功函数金属层；以及
将所述n型功函数金属层暴露于功函数调整气体，所述功函数调整气体包括过渡金属氯化物，其中，第一功函数调整层被沉积在所述n型功函数金属层之上。
9.根据权利要求8所述的方法，其中，所述过渡金属氯化物包括氯化钨WCl5。
10.一种半导体器件，包括：
鳍，从半导体衬底延伸；
界面层，在所述鳍之上；
第一电介质层，在所述界面层之上；
p型功函数金属层，在所述第一电介质层之上，所述p型功函数金属层包括掺杂的过渡金属氮化物材料；以及
填充材料，在所述p型功函数金属层之上。
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