CN115527945A - 半导体装置及制造半导体装置的方法 - Google Patents

半导体装置及制造半导体装置的方法 Download PDF

Info

Publication number
CN115527945A
CN115527945A CN202210690763.8A CN202210690763A CN115527945A CN 115527945 A CN115527945 A CN 115527945A CN 202210690763 A CN202210690763 A CN 202210690763A CN 115527945 A CN115527945 A CN 115527945A
Authority
CN
China
Prior art keywords
fin
layer
dummy
forming
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210690763.8A
Other languages
English (en)
Inventor
陈弘耀
梁品筑
宋学昌
郑培仁
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115527945A publication Critical patent/CN115527945A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置及制造半导体装置的方法，在一实施例中，一种方法包括：在基板上方的绝缘材料内形成第一鳍片及第二鳍片，第一鳍片及第二鳍片包括不同材料，绝缘材料插入第一鳍片与第二鳍片之间，第一鳍片具有第一宽度且第二鳍片具有第二宽度；在第一鳍片上方形成第一覆盖层；以及在第二鳍片上方形成第二覆盖层，第一覆盖层具有第一厚度，第二覆盖层具有与第一厚度不同的第二厚度。

Description

半导体装置及制造半导体装置的方法
技术领域
本揭示的实施方式是关于半导体装置及制造半导体装置的方法。
背景技术
半导体装置用于各种电子应用中，例如，个人计算机、手机、数字摄影机、及其他电子设备。半导体装置通常通过以下步骤制造：在半导体基板上方相继沉积绝缘或介电层、导电层、及半导体层的材料，并且使用微影技术图案化各种材料层以在其上形成电路部件及元件。
半导体工业通过持续减小最小特征尺寸来持续提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件整合到给定区域中。
发明内容
本揭示的一实施方式提供一种制造半导体装置的方法，包括在基板上方的绝缘材料内形成第一鳍片及第二鳍片，第一鳍片及第二鳍片包括不同材料，绝缘材料插入第一鳍片与第二鳍片之间，第一鳍片具有第一宽度且第二鳍片具有第二宽度；在第一鳍片上方形成第一覆盖层；以及在第二鳍片上方形成第二覆盖层，第一覆盖层具有第一厚度，第二覆盖层具有与第一厚度不同的第二厚度。
本揭示的一实施方式提供一种制造半导体装置的方法，包括在基板上方的介电材料内形成包括多个鳍片的结构，多个鳍片包括第一鳍片、第二鳍片、第一虚拟鳍片、及第二虚拟鳍片；在多个鳍片的每一者之间由介电材料形成多个隔离区域，第一鳍片及第一虚拟鳍片通过第一开口分离，第二鳍片及第二虚拟鳍片通过第二开口分离；扩展第一开口及扩展第二开口；执行第一开口及第二开口的第一减小，其中第一减小包括在第一鳍片上方形成第一覆盖层并且在第二鳍片上方形成第二覆盖层，其中第一覆盖层的厚度小于第二覆盖层的厚度；执行第一开口及第二开口的第二减小，其中第二减小包括在第一覆盖层上方形成第一介电层，在第一虚拟鳍片上方形成第一虚拟介电层，在第二覆盖层上方形成第二介电层，以及在第二虚拟鳍片上方形成第二虚拟介电层，其中第一覆盖层及第一介电层的组合厚度大于第一虚拟介电层的厚度；以及在第一鳍片及第二鳍片上方形成栅极结构。
本揭示的一实施方式提供一种半导体装置，包括邻近基板设置的第一鳍片及第二鳍片；插入第一鳍片与第二鳍片之间的第一隔离区域；邻近基板设置的第三鳍片及第四鳍片；插入第三鳍片与第四鳍片之间的第二隔离区域，第三鳍片及第四鳍片包括锗硅；邻近第一鳍片及第二鳍片设置的第一半导体层，第一半导体层为与第一鳍片及第二鳍片相同的组成，第一半导体层实体接触第一隔离区域；以及邻近第三鳍片及第四鳍片设置的第二半导体层，第二半导体层包括锗硅，第二半导体层实体接触第二隔离区域。
附图说明
当结合随附附图阅读时，自以下详细描述将最佳地理解本揭示的实施方式的态样。应注意，根据工业中的标准实践，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1图示根据一些实施例的三维视图的鳍式场效晶体管(FinFET)的实例；
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11A、图12、图13、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图16D、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、图22B、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、及图25C为根据一些实施例的在制造FinFET时的中间阶段的横截面图；
图11B为根据一些实施例示出关于制造FinFET时的中间阶段的现象的示意图。
【符号说明】
50:基板
50N:n型区域
50P:p型区域
51:分隔线
52:鳍片
52A:鳍片
52C:鳍片
52E:鳍片
54:绝缘材料
56:隔离区域
58:通道区域
60:虚拟介电层
64:遮罩层
72:虚拟栅极
74:遮罩
80:栅极密封间隔件
82:磊晶源极/漏极区域
86:栅极间隔件
87:接触蚀刻终止层
88:第一层间介电质
89:区域
90:凹陷
92:栅极介电层
94:栅极电极
94A:衬垫层
94B:功函数调谐层
94C:填充材料
96:栅极遮罩
108:第二层间介电质
110:栅极触点
112:源极/漏极触点
202:开口
204:鳍片
204B:鳍片
204D:鳍片
204E:鳍片
206:虚拟鳍片
206A:第一虚拟鳍片
206B:第二虚拟鳍片
206C:虚拟鳍片
206D:虚拟鳍片
206E:虚拟鳍片
212:覆盖层
212N:结节
214:覆盖层
216:中间层
A-A:横截面
B-B:横截面
C-C:横截面
E1:延伸
E2:延伸
E3:延伸
E4:延伸
E5:延伸
L1:厚度损失
L2:厚度损失
L3:厚度损失
S1:空间位移
S2:空间位移
S3:空间位移
S4:空间位移
S5:空间位移
S6:空间位移
S7:空间位移
S8:空间位移
S9:空间位移
S11:空间位移
S12:空间位移
S13:空间位移
S14:空间位移
S15:空间位移
S16:空间位移
S17:空间位移
S18:空间位移
S19:空间位移
S20:空间位移
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
T7:厚度
W1:宽度
W2:宽度
W3:宽度
W4:宽度
W5:宽度
W6:宽度
W7:宽度
W8:宽度
W9:宽度
W10:宽度
W11:宽度
W12:宽度
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施本揭示的实施方式的不同特征。下文描述部件及布置的具体实例以简化本揭示的实施方式。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不直接接触的实施例。此外，本揭示的实施方式可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的，且本身并不指示所论述的各个实施例及/或构造之间的关系。
另外，为了便于描述，本文可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”及类似术语之空间相对性术语来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了诸图所描绘的定向外，空间相对性术语意欲涵盖使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样相应地解读本文所使用的空间相对性描述词。
各个实施例提供了用于形成包含鳍式场效晶体管(FinFET)的晶粒(die)的方法。方法包括在半导体基板上方形成绝缘材料及蚀刻绝缘材料以在绝缘材料内形成半导体鳍片及介电鳍片。绝缘材料可随后经蚀刻以在半导体鳍片与介电鳍片之间形成隔离区域。为了改进对半导体鳍片的关键尺寸、形状，及大小的控制，并且防止或减少在后续的处理步骤期间半导体鳍片的材料的向外扩散，保护性半导体层可在半导体鳍片上方形成。例如，上文提及并且在下文详细描述的某些蚀刻可导致一种材料的第一半导体鳍片具有与不同材料的第二半导体鳍片不同的大小。可选择保护性半导体层并且在第一及第二半导体鳍片上方以变化的厚度形成，以便实现期望的相应关键尺寸。栅极结构可形成在第一及第二半导体鳍片上方以形成晶体管结构。然而，各个实施例可应用于包含替代或与FinFET结合地其他类型的晶体管(例如，纳米结构场效晶体管(纳米FET)、平面晶体管、或类似者)的晶粒。
图1图示根据一些实施例的三维视图的FinFET的实例。FinFET包含在基板50(例如，半导体基板)上的鳍片52。隔离区域56设置在基板50中，并且鳍片52在相邻隔离区域56之上且从相邻隔离区域56之间突出。尽管将隔离区域56描述/示出为与基板50隔离，如本文所使用，术语“基板”可用于仅代表半导体基板或包括隔离区域的半导体基板。此外，尽管将鳍片52示出为与基板50一样的单一连续的材料，但是鳍片52及/或基板50可包含单一材料或多种材料。在此文中，鳍片52代表在相邻隔离区域56之间延伸的部分。
栅极介电层92为沿着鳍片52的侧壁且在鳍片52的顶表面上方，并且栅极电极94在栅极介电层92上方。源极/漏极区域82在鳍片52相对于栅极介电层92及栅极电极94的相对侧面中设置。图1进一步图示在后续附图中使用的参考横截面。横截面A-A沿着栅极电极94的纵轴并且例如在与FinFET的源极/漏极区域82之间的电流流动方向垂直的方向上。横截面B-B与横截面A-A垂直并且沿着鳍片55的纵轴且例如在FinFET的源极/漏极区域82之间的电流流动方向上。横截面C-C与横截面A-A平行并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考此等参考横截面。
本文论述的一些实施例是在使用栅极在后(gate-last)工艺形成的FinFET的状况下讨论。在其他实施例中，可使用栅极在先(gate-first)工艺。此外，一些实施例预期在平面装置(诸如，平面FET)、纳米结构(例如，纳米片、纳米线、栅极全环绕、或类似者)场效晶体管(NSFET)、或类似者中使用的态样。
图2至图25C为根据一些实施例的在制造FinFET时的中间阶段的横截面图。图2至图11A及图12至图13图示在图1中示出的参考横截面A-A，但多个鳍片/FinFET除外。图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、及图25C为沿着图1中示出的参考横截面A-A示出，并且图14B、图15B、图16B、图17B、图18B、图19B、图20B、图20C、图21B、及图22B为沿着图1中示出的类似横截面B-B示出，但多个鳍片/FinFET除外。图16C及图16D为沿着图1中示出的参考横截面C-C示出，但多个鳍片/FinFET除外。
在图2中，提供了基板50。基板50可为半导体基板，诸如主体半导体、绝缘体上半导体(SOI)基板、或类似者，此半导体基板可为掺杂(例如，用p型或n型掺杂剂)或未掺杂的。基板50可为晶圆，诸如硅晶圆。通常，SOI基板是在绝缘体层上形成的一层半导体材料。绝缘体层可例如为埋入的氧化物(BOX)层、氧化硅层、或类似者。绝缘体层在基板(通常为硅或玻璃基板)上提供。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括锗硅、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或其组合。
基板50具有n型区域50N及p型区域50P。n型区域50N可用于形成n型装置，诸如NMOS晶体管，例如，n型FinFET。p型区域50P可以用于形成p型装置，诸如PMOS晶体管，例如，p型FinFET。n型区域50N可与p型区域50P实体分离(如由分隔线51示出)，并且任何数量的装置特征(例如，其他主动装置、掺杂区域、隔离结构等)可在n型区域50N与p型区域50P之间设置。
在图3中，鳍片52在基板50中形成。鳍片52为半导体条带。在一些实施例中，鳍片52可通过在基板50中蚀刻沟槽而在基板50中形成。例如，鳍片52可为硅鳍片52。蚀刻可为任何可接受的蚀刻工艺，诸如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、上述工艺的类似者、或其组合。蚀刻可为各向异性的。
鳍片可通过任何适宜方法图案化。例如，鳍片52可使用一或多个光微影工艺(包括双图案化或多图案化工艺)来图案化。通常，双图案化或多图案化工艺结合光微影及自对准工艺，从而允许产生具有例如与可另外使用单个、直接光微影工艺获得的节距相比较小的节距的图案。例如，在一个实施例中，牺牲层在基板上方形成并使用光微影工艺图案化。间隔件使用自对准工艺在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔件来图案化鳍片。在一些实施例中，遮罩(或其他层)可余留在鳍片52上。
在图4中，绝缘材料54在基板50上方并且在相邻鳍片52之间形成。绝缘材料54可为氧化物(诸如氧化硅)、氮化物、上述材料的类似者、或其组合，并且绝缘材料54可通过下列方式形成：高密度电浆化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，在远端电浆系统中沉积基于CVD的材料及后固化以将其转化为另一种材料，诸如氧化物)、上述方式的类似者、或其组合。可使用通过任何可接受工艺形成的其他绝缘材料。在所示出的实施例中，绝缘材料54为通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可执行退火工艺。在一实施例中，形成绝缘材料54使得过量绝缘材料54覆盖鳍片52。尽管将绝缘材料54示出为单一层，一些实施例可利用多个层。例如，在一些实施例中，衬垫(未图示)可首先沿着基板50及鳍片52的表面形成。其后，填充材料(诸如上文论述的彼等)可在衬垫上方形成。
在图5中，移除工艺应用于绝缘材料54以移除鳍片52上方的过量绝缘材料54。在一些实施例中，可利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、上述工艺的组合、或类似者。平坦化工艺暴露出鳍片52，使得在完成平坦化工艺之后，鳍片52与绝缘材料54的顶表面齐平。在其中遮罩余留在鳍片52上的实施例中，平坦化工艺可暴露出遮罩或移除遮罩，以使得在完成平坦化工艺之后，相应地遮罩或鳍片52与绝缘材料54的顶表面齐平。
在图6中，执行移除工艺以通过以下操作形成开口202：移除一些鳍片52的部分以开始在部分移除的鳍片52的剩余部分上方形成鳍片204的工艺(在之后的图中示出并且在下文进一步描述)。根据一些实施例，开口202可使用一或多个适宜的光微影遮罩(未具体示出)及蚀刻工艺在p型区域50P中形成。
在图7中，鳍片204通过在开口202中形成半导体材料来形成。例如，尽管可遮蔽n型区域50N(未具体示出)，半导体材料可通过在部分移除的鳍片52上方的开口202中磊晶(例如，异质磊晶)生长半导体材料来形成。在生长鳍片204之后，可执行平坦化工艺(例如，CMP)以使鳍片204与绝缘材料54齐平并且亦移除可能已在绝缘材料54上方形成的任何半导体材料。鳍片204可由与鳍片52不同的材料形成，诸如锗硅(SixGe1-x，其中x可以在0至1的范围中)、碳化硅、纯或实质上纯锗、III-V族化合物半导体、II-VI族化合物半导体、或类似者。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓、及类似者。
在图8中，虚拟鳍片206在邻近鳍片52及鳍片204并且在鳍片52与鳍片204之间的绝缘材料54中形成。在一些实施例中，虚拟鳍片206为介电鳍片，诸如混合鳍片，此等介电鳍片可包含介电材料，其在后续形成的源极/漏极区域(见下文)之间提供绝缘。虚拟鳍片206可通过在绝缘材料中形成开口来形成，例如，通过遮罩及图案化绝缘材料54。一或多种材料(诸如氮化硅、氧化硅、碳氮化硅、碳氧氮化硅、上述材料的组合、或类似者)可随后在开口中形成。结构可随后经平坦化(例如，CMP)以使虚拟鳍片206与绝缘材料54齐平。
在图9中，绝缘材料54经凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54经凹陷为使得在n型区域50N中及在p型区域50P中的鳍片52、鳍片204、及虚拟鳍片206的上部从相邻浅沟槽隔离区域56之间突出。另外，浅沟槽隔离区域56的顶表面可具有如所示出的平坦表面、凸起表面、凹入表面(诸如凹面)、或其组合。浅沟槽隔离区域56的顶表面可通过适当蚀刻形成为平坦、凸起、及/或凹入的。浅沟槽隔离区域56可使用可接受的蚀刻工艺凹陷，诸如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以与鳍片52、鳍片204、及虚拟鳍片206的材料相比较快的速率蚀刻绝缘材料54的材料)。例如，可使用氧化物移除，此氧化物移除使用例如稀释的氢氟(dHF)酸。
在形成浅沟槽隔离区域56之后，例如，鳍片52A可具有在约5nm与约30nm之间的宽度W1，并且鳍片204B可具有在约5nm与约30nm之间的宽度W2。虚拟鳍片206中的每一者可具有在约5nm与约500nm之间的宽度W3。此外，第一虚拟鳍片206A的侧壁及鳍片52A的侧壁可具有在约5nm与约50nm之间的空间位移S1(例如，在第一虚拟鳍片206A与鳍片52A之间的开口的横向距离)，并且第二虚拟鳍片206B的侧壁及鳍片204B的侧壁可具有在约5nm与约50nm之间的空间位移S2。然而，可利用任何适宜的尺寸。
在图10中，鳍片52及鳍片204可经修整为期望的形状及尺寸。虚拟鳍片206亦可经历修整。在修整之后，鳍片52及/或鳍片204可维持如所示出的实质上方形的形状。根据其他实施例，鳍片52及/或鳍片204可具有类似于用虚线示出的那些的轮廓，以使得侧壁为凹入的并且顶表面为凸起的。修整可使用任何适宜的湿式或干式蚀刻执行，此蚀刻可使用例如蚀刻剂各向同性或各向异性地执行，此蚀刻剂诸如缓冲的氟化氢(HF)、氟化铵(NH4F)、稀释的HF、氢氧化铵(NH4OH)、过氧化氢(H2O2)、臭氧-去离子水(O3-DI)、乙酸(CH3COOH)、上述各者的任何组合、或类似者。
鳍片52可经修整为使得侧壁及顶表面具有小于约0.2nm或在约0.2nm与约5nm之间的厚度损失L1。类似地，鳍片204可经修整为使得侧壁及顶表面具有小于约0.2nm或在约0.2nm与约5nm之间的厚度损失L2。此外，虚拟鳍片206可经修整为使得侧壁及顶表面具有小于约0.2nm或在约0.2nm与约10nm之间的厚度损失L3。因此，鳍片52A可具有在约5nm与约25nm之间的宽度W4，鳍片204B可具有在约5nm与约25nm之间的宽度W5，并且虚拟鳍片206中的每一者可具有在约5nm与约490nm之间的宽度W6。根据一些实施例，厚度损失L3可大于厚度损失L1，并且厚度损失L2可大于厚度损失L1及L3中的每一者。
在其中鳍片52及鳍片204的侧壁及顶表面分别包含凹入及凸起形状的实施例中，厚度损失L1及厚度损失L2可反映在侧壁的中间区域及顶表面的中间区域处或周围的移除量。根据一些实施例，来自鳍片204B的厚度损失L2可大于来自鳍片52A的厚度损失L1。
归因于厚度损失L1，在修整之后的鳍片52A的宽度W4可为在修整之前的鳍片52A的宽度W1的约85％与约99％之间。归因于厚度损失L2，在修整之后的鳍片204B的宽度W5可为在修整之前的鳍片204B的宽度W2的约85％与约99％之间。归因于厚度损失L3，在修整之后的虚拟鳍片206的每一者的宽度W6可为在修整之前的鳍片204B的宽度W3的约85％与约99％之间。根据一些实施例，与鳍片52A的宽度W4从宽度W1减小相比，鳍片204B的宽度W5可从宽度W2减小达较大量，并且与虚拟鳍片206的每一者的宽度W6从宽度W3减小相比，亦减小达较大量。
在修整之后，第一虚拟鳍片206A的侧壁及鳍片52A的侧壁可具有在约0.2nm与约7.5nm之间的增加的空间位移S3，并且第二虚拟鳍片206B的侧壁及鳍片204B的侧壁可具有在约0.2nm与约7.5nm之间的增加的空间位移S4。因此，空间位移S3可大于空间位移S1达约1％与约10％之间，并且空间位移S4可大于空间位移S2达约1％与约10％之间。根据一些实施例并且归因于鳍片204的较大厚度损失L2，与空间位移S3从空间位移S1增加相比，空间位移S4可从空间位移S2增加达较大量。
在图11A中，覆盖层212可形成，诸如磊晶生长在鳍片52及鳍片204上方。例如，覆盖层212可通过生长硅材料形成，此硅材料遵循下层鳍片52及/或鳍片204的晶体结构。覆盖层212可使用沉积工艺形成，诸如CVD、ALD、磊晶生长、分子束磊晶(MBE)、或任何适宜工艺。例如，CVD工艺可使用前驱物执行，此等前驱物包含单硅烷(SiH4)、二硅烷(Si2H6)、二氯硅烷(H2SiCl2)、或SixH2x+2，其中x在约1与约4之间。
在一些实施例中，覆盖层212使用上述前驱物之一形成。例如，包含单硅烷的前驱物本身可以约200标准立方厘米(standard cubic centimeter；sccm)与约6000sccm之间的速率流动。或者，包含二硅烷的前驱物本身可以约200sccm与约6000sccm之间的速率流动。前驱物可伴有载气，诸如H2或N2，载气可以约500sccm与约10000sccm之间的速率流动，并且沉积可在约0.1Torr与约5.0Torr之间的压力下执行。
覆盖层212可在约或大于350℃(诸如在约350℃与约750℃之间)的温度下沉积。例如，使用单硅烷或二硅烷作为前驱物，与在鳍片52(例如，包含硅)上方相比，接近或大于380℃的温度可在鳍片204(例如，包含锗硅)上方形成较大厚度的覆盖层212。此外，使用二硅烷作为前驱物，对于逐渐增加的大于350℃的温度，诸如接近或大于500℃的温度，可能发生较大程度的此种现象。
在其他沉积实施例中，覆盖层212亦可使用同时流动的两种或多种前驱物形成，而非仅使用一种前驱物。例如，第一前驱物(例如，单硅烷)可以约200sccm与约6000sccm之间的速率流动，并且第二前驱物(例如，二硅烷)可以约200sccm与约6000sccm之间的速率流动。类似地，如上文论述，前驱物可伴有载气，诸如H2或N2，载气可以约500sccm与约10000sccm之间的速率流动。在使用单硅烷及二硅烷作为前驱物的情况下，覆盖层212可在约350℃与约500℃的温度下并且在约0.1Torr与约5.0Torr之间的压力下沉积。
简单地参见图11B，此图示出了在具有虚拟介电层60(参见图12)的硅材料(例如，覆盖层212)可如何在硅材料(例如，鳍片52)上及在锗硅材料(例如，鳍片204)上形成之间的相对差异。图11B示出了使用包含二硅烷的前驱物在约380℃的温度下指定时间之后，直接在鳍片204上的覆盖层212(具有虚拟介电层60)可比直接在鳍片52上的覆盖层212(具有虚拟介电层60)厚约0.1nm与约0.3nm之间。此外，使用包含二硅烷的前驱物在约405℃的温度下指定时间之后，直接在鳍片204上的覆盖层212(具有虚拟介电层60)可比直接在鳍片52上的覆盖层212(具有虚拟介电层60)厚约0.6nm与约1.2nm之间。另外，使用包含单硅烷的前驱物在约470℃的温度下指定时间之后，直接在鳍片204(具有虚拟介电层60)上的覆盖层212可比直接在鳍片52上的覆盖层212(具有虚拟介电层60)厚约1.5与约2.1nm之间。
再次参见图11A，覆盖层212可形成在鳍片52的侧壁及顶表面上方，具有约0.5nm与约1.5nm之间的厚度T1。类似地，覆盖层212可形成在鳍片204的侧壁及顶表面上方，具有约0.5nm与约3nm之间的厚度T2。因此，鳍片52A及其对应侧壁上的覆盖层212可具有约6nm与约28nm之间的宽度W7，鳍片204B及其对应侧壁上的覆盖层212可具有约6nm与约31nm之间的宽度W8，并且由于结节212N在虚拟鳍片206而非覆盖层212上方形成为连续层，虚拟鳍片206的每一者可具有实质上与宽度W6相同的宽度W9。根据一些实施例，其中覆盖层212在鳍片204上方生长得与在鳍片52上方相比更快且更厚，鳍片204B上方的覆盖层212的厚度T2可大于鳍片52A上方的覆盖层212的厚度T1。
在其中鳍片204包含锗(例如，锗硅)的实施例中，在形成覆盖层212期间，一些锗可从鳍片204向外扩散并且扩散到覆盖层212中。因此，邻近鳍片204的覆盖层212的部分可包含从鳍片204处或靠近鳍片204的位置开始并且穿过覆盖层212的一部分、主体或整体延伸的锗的浓度梯度。处理温度影响向外扩散的程度，使得在较高处理温度的情况下可能存在较大向外扩散。在一些实施例中，在使用约350℃与约500℃之间的处理温度之后，在鳍片204附近的锗浓度可在约5原子％与约75原子％之间，并且在覆盖层212的厚度的中点处(例如，距对应鳍片204约1nm)的锗浓度可在约2原子％与约10原子％之间。在其他实施例中，在使用约500℃与约750℃之间的处理温度之后，在鳍片204附近的锗浓度可在约5原子％与约75原子％之间，并且在覆盖层212的厚度的中点处(例如，距对应鳍片204约1nm)的锗浓度可在约2原子％与约10原子％之间。
如图11A中进一步示出，覆盖层212的材料(诸如硅)亦可在虚拟鳍片206上方形成群集或结节212N(例如，非磊晶结节)。例如，除了使用特定的上文描述的处理条件之外，虚拟鳍片206可包含其上覆盖层212的硅材料生长得更慢(若有的话)的材料。此外，虚拟鳍片206可包含非晶材料(例如，不具有覆盖层212的材料遵循的晶体图案)。因此，在形成覆盖层212期间硅材料在虚拟鳍片206上方沉积的程度上，此种沉积的材料可采取不连续结节212N的形式，从而使虚拟鳍片206的大部分暴露表面保持暴露出。
归因于覆盖层212的厚度T1及T2，鳍片52A及覆盖层212的对应部分的宽度W7可大于经修整的鳍片52A的宽度W4约2％与约15％之间，并且鳍片204B及覆盖层212的对应部分的宽度W8可大于经修整的鳍片204B的宽度W5约2％与约20％之间。根据一些实施例，与宽度W7从鳍片52A的宽度W4增加相比，宽度W8可从鳍片204B的宽度W5增加达较大量。
在形成覆盖层212之后，第一虚拟鳍片206A的侧壁及鳍片52A的侧壁(及覆盖层212的其对应部分)可具有在约5nm与约30nm之间的空间位移S5，并且第二虚拟鳍片206B的侧壁及鳍片204B的侧壁(及覆盖层212的其对应部分)可具有在约5nm与约30nm之间的空间位移S6。因此，空间位移S5可在形成覆盖层212之前的空间位移S3的约85％与约98％之间，并且空间位移S6可在形成覆盖层212之前的空间位移S4的约80％与约98％之间。根据一些实施例中，与空间位移S5从空间位移S3增加相比，空间位移S6可从空间位移S4减小达较大量。
在一些实施例中，在鳍片52上方并且靠近浅沟槽隔离区域56的覆盖层212的部分可直接在浅沟槽隔离区域56上方延伸达约0.2nm与约1nm之间的延伸E1。此外，在鳍片204上方并且靠近浅沟槽隔离区域56的覆盖层212的部分可直接在浅沟槽隔离区域56上方延伸达约0.2nm与约1nm之间的延伸E2。或者，在鳍片52的一些或全部上方并且靠近浅沟槽隔离区域56的覆盖层212可直接在浅沟槽隔离区域56上方延伸，而在鳍片204上方并且靠近浅沟槽隔离区域56的覆盖层212可能不直接在浅沟槽隔离区域56上方延伸。反之亦然，关于鳍片52及鳍片204上方的覆盖层212可为相反的情况。
应当了解，在结合图9至图11B描述的各个步骤中，鳍片52及鳍片204(及其对应层)的形状及尺寸可如何改变。例如，根据一些实施例，鳍片52及鳍片204可在图9中形成为实质上相同大小，以使得宽度W1及宽度W2实质上相同。在图10的修整工艺之后，与鳍片52相比，鳍片204可经修整至较大程度，以使得宽度W4大于宽度W5。在图11A中与鳍片52相比在鳍片204上方形成较厚的覆盖层212之后，宽度W7及宽度W8可实质上相同。或者，覆盖层212可形成为使得对应于鳍片52的宽度(例如，宽度W7)保持大于对应于鳍片204的宽度(例如，宽度W8)，或反之亦然，其中宽度W8大于宽度W7。
根据其他实施例，鳍片52可形成为大于图9中的鳍片204，以使得宽度W1大于宽度W2。在图10的修整工艺之后，鳍片52的宽度W4可保持大于鳍片204的宽度W5。然而，在图11A中形成覆盖层212之后，鳍片52的宽度W7及鳍片204的宽度W8可实质上相同。或者，取决于所选的参数及形成覆盖层212的处理条件，宽度W7可保持大于(或变得小于)宽度W8。
注意到，此等前述实例意欲提供对操纵鳍片52及鳍片204的相对形状及尺寸的一些优点及方式的阐述，并且决不意欲限制本揭示的实施方式。关于相对形状及尺寸的许多额外动力学(dynamic)可通过使用本文描述的处理条件及参数实现。
覆盖层212在后续步骤期间保护鳍片52及鳍片204免受氧化。覆盖层212进一步提供防止鳍片52及鳍片204中的材料的向外扩散的的阻障，例如，从而在其中鳍片204包含锗硅的实施例中防止或减少锗的向外扩散。另外，如上文提及，空间位移S5及S6的大小分别从空间位移S3及S4减小的程度通过在鳍片52及鳍片204上方但不在虚拟鳍片206上方形成覆盖层212来控制或限制。维持较大的空间位移提高了在无空隙的情况下于鳍片(例如，鳍片52、鳍片204、及虚拟鳍片206)上方及之间后续形成其他层的有效性，如下文更详细描述。
另外在图11A中，适当井(未图示)可在鳍片52、鳍片204、及/或基板50中形成。在一些实施例中，P井可在n型区域50N中形成，并且N井可在p型区域50P中形成。在一些实施例中，P井或N井在n型区域50N及p型区域50P两者中形成。注意到，井可在形成覆盖层212之前形成，这意谓覆盖层212可能不包含下文描述的掺杂剂杂质。或者，井可在形成覆盖层212之后形成，这意谓覆盖层212将包含下文描述的掺杂剂杂质。
在具有不同井类型的实施例中，用于n型区域50N及p型区域50P的不同布植步骤可使用光阻剂及/或其他遮罩(未图示)实现。例如，光阻剂可在n型区域50N中的鳍片52及浅沟槽隔离区域56上方形成。光阻剂经图案化以暴露出基板50的p型区域50P。光阻剂可以通过使用旋涂技术形成，并且可以使用可接受的光微影技术图案化。一旦光阻剂经图案化，n型杂质布植在p型区域50P中执行，并且光阻剂可用作遮罩以实质上防止将n型杂质布植到n型区域50N中。n型杂质可为在区域中布植到等于或小于1018cm-3(诸如在约1016cm-3与约1018cm-3之间)的浓度的磷、砷、锑、或类似者。在布植之后，诸如通过可接受的灰化工艺移除光阻剂。
在布植p型区域50P之后，光阻剂在p型区域50P中的鳍片204及浅沟槽隔离区域56上方形成。光阻剂经图案化以暴露出基板50的n型区域50N。光阻剂可以通过使用旋涂技术形成并且可以使用可接受的光微影技术图案化。一旦图案化光阻剂，p型杂质布植可在n型区域50N中执行，并且光阻剂可用作遮罩以实质上防止将p型杂质布植到p型区域50P中。p型杂质可为在区域中布植到等于或小于1018cm-3(诸如在约1016cm-3与约1018cm-3之间)的浓度的硼、氟化硼、铟、或类似者。在布植之后，可诸如通过可接受的灰化工艺移除光阻剂。
在n型区域50N及p型区域50P的布植之后，可执行退火以修复布植损坏并且活化所布植的p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长的材料可在生长期间原位掺杂，如此可避免布植，尽管原位及布植掺杂可一起使用。
在图12中，虚拟介电层60在鳍片52上形成。虚拟介电层60可例如为氧化硅(SiOx)、氮化硅(SiNx)、氧化铪(HfOx)、上述各者的组合、或类似者，并且虚拟介电层60可根据可接受的技术沉积或热生长。虚拟介电层60可在鳍片52上方形成为具有约1nm与约5nm之间的厚度T3，在鳍片204上方形成为具有约1nm与约5nm之间的厚度T4，并且在虚拟鳍片206上方形成为具有在约1nm与约5nm之间的厚度T5。尽管未具体示出，虚拟介电层60可在浅沟槽隔离区域56的整体上方形成。
如所示出并且根据一些实施例，形成虚拟介电层60亦可氧化覆盖层212的部分以在鳍片52及鳍片204上方形成中间层216(用虚线示出)。覆盖层212的彼等部分(亦即，中间层216)可被认为是虚拟介电层60的部分。例如，当虚拟介电层60沉积为在外部或新沉积的部分中具有SiOx的组成时，中间层216可具有SiOy的组成，其中y小于x。在一些实施例中，中间层216包含在虚线处或靠近虚线的位置与在剩余覆盖层212处或靠近剩余覆盖层212的位置之间的梯度组成。注意到，中间层216在后续图中不单独示出。
此外，由于覆盖层212的部分转化为变成虚拟介电层60的部分，在鳍片52上方的覆盖层214的未氧化部分可减小到约0nm与约1nm之间的厚度T6，并且在鳍片204上方的覆盖层214的未氧化部分可减小到约0nm与约2.5nm之间的厚度T7。或者，覆盖层212/214的全部或实质上全部可在形成虚拟介电层60期间保持未氧化。另外或根据未具体示出的其他实施例，覆盖层212的整体可在形成虚拟介电层60期间氧化，并且由此可转化为变成虚拟介电层60的部分。在其中厚度T2大于厚度T1的一些实施例中，鳍片52的覆盖层212的厚度T1的整体可转化，而鳍片204上方的覆盖层212的厚度T2的仅一部分可转化。因此，剩余的覆盖层214可插入虚拟介电层60与鳍片204之间，而虚拟介电层60直接接触鳍片52。
尽管出于清楚的目的未具体示出，应当注意，在形成虚拟介电层60之后，结节212N可余留在虚拟鳍片206上。类似地，如关于覆盖层212论述，此等结节可转化(例如，氧化)为与中间层216的材料组成相同或类似的材料组成。所得结节可具有与虚拟介电层60的主体不同的组成。无论部分转化还是完全转化，结节212N可经由后续处理余留在虚拟介电层60内。
由于形成虚拟介电层60，鳍片52A及其对应侧壁上的虚拟介电层60(及覆盖层214，若有的话)可具有约6nm与约30nm之间的宽度W10，鳍片204B及其对应侧壁上的虚拟介电层60(及覆盖层214，若有的话)可具有约6nm与约30nm之间的宽度W11，并且虚拟鳍片206及其对应侧壁上的虚拟介电层60中的每一者可具有约6nm与约500nm之间的宽度W12。根据一些实施例，虚拟介电层60的厚度T4及鳍片204B上方的覆盖层214的厚度T7的总和可大于虚拟介电层60的厚度T3及鳍片52A上方的覆盖层214的厚度T6的总和。此外，厚度T3及厚度T6的总和可大于在虚拟鳍片206上方的厚度T5。
在一些实施例中，鳍片52A以及虚拟介电层60及覆盖层214的对应部分的宽度W10可大于宽度W7约1％与约30％之间，并且鳍片204B以及虚拟介电层60及覆盖层214的对应部分的宽度W11可大于宽度W8约1％与约30％之间。根据一些实施例，与宽度W10从鳍片52A的宽度W5增加相比，宽度W11可从宽度W8增加达较大量。
在形成虚拟介电层60之后，第一虚拟鳍片206A(及虚拟介电层60的其对应部分)的侧壁及鳍片52A(以及覆盖层214及虚拟介电层60的其对应部分)的侧壁可具有在约5nm与约50nm之间的空间位移S7，并且第二虚拟鳍片206B(及虚拟介电层60的其对应部分)的侧壁及鳍片204B(以及覆盖层214及虚拟介电层60的其对应部分)的侧壁可具有在约5nm与约50nm之间的空间位移S8。因此，空间位移S7可在形成虚拟介电层60之前的空间位移S5的约60％与约95％之间，并且空间位移S8可在形成虚拟介电层60之前的空间位移S6的约60％与约95％之间。根据一些实施例，与空间位移S7从空间位移S5减小相比，空间位移S8可从空间位移S6减小达较大量。
在一些实施例中，在鳍片52上方并且靠近浅沟槽隔离区域56的虚拟介电层60的一部分可直接在浅沟槽隔离区域56上方延伸达约1nm与约5nm之间的延伸E3。此外，在鳍片204上方并且靠近浅沟槽隔离区域56的虚拟介电层60的一部分可直接在浅沟槽隔离区域56上方延伸达约1nm与约5nm之间的延伸E4。另外，在虚拟鳍片206上方并且靠近浅沟槽隔离区域56的虚拟介电层60的一部分可直接在浅沟槽隔离区域56上方延伸达约1nm与约5nm之间的延伸E5。或者，在鳍片52的一些或全部上方并且靠近浅沟槽隔离区域56的虚拟介电层60可直接在浅沟槽隔离区域56上方延伸，而在鳍片204上方并且靠近浅沟槽隔离区域56的虚拟介电层60不直接在浅沟槽隔离区域56上方延伸。反之亦然，关于鳍片52及鳍片204上方的虚拟介电层60可为相反的情况。
在图13中，虚拟栅极层62在虚拟介电层60上方形成，并且遮罩层64在虚拟栅极层62上方形成。如上文提及，归因于在形成覆盖层212期间维持相邻鳍片之间的较大空间位移(例如，空间位移S5及S6)，可以较大效率并且以较少空隙或无空隙来形成虚拟栅极层62。虚拟栅极层62可在虚拟介电层60上方沉积并且随后诸如通过CMP平坦化。遮罩层64可在虚拟栅极层62上方沉积。虚拟栅极层62可为导电或不导电材料并且可选自包括下列的群组：非晶硅、多晶硅(聚硅)、多晶锗硅(聚SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属。虚拟栅极层62可通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚拟栅极层62可由其他材料制成，此等材料对隔离区域(例如，浅沟槽隔离区域56及/或虚拟介电层60)的蚀刻具有高蚀刻选择性。例如，遮罩层64可包括氮化硅、氮氧化硅、或其类似者的一或多层。在此实例中，单一虚拟栅极层62及单一遮罩层64跨n型区域50N及p型区域50P形成。应注意到，仅出于说明目的，图示了仅覆盖鳍片52的虚拟介电层60。在一些实施例中，虚拟介电层60可经沉积为使得虚拟介电层60覆盖浅沟槽隔离区域56，从而在浅沟槽隔离区域56上方并且在虚拟栅极层62与浅沟槽隔离区域56之间延伸。
图14A至图22B图示在制造实施例装置时的各个额外步骤。图14A至图22B图示在n型区域50N及p型区域50P的任一者中的特征。例如，在图14A至图22B中示出的结构可适用于n型区域50N(例如，包括鳍片52)及p型区域50P(例如，包括鳍片204)两者。n型区域50N及p型区域50P的结构差异(若有的话)在伴随每个附图的文字中描述。
在图14A及图14B中，遮罩层64(参见图13)可使用可接受的光微影及蚀刻技术图案化以形成遮罩74。随后可将遮罩74的图案转移到虚拟栅极层62。在一些实施例(未示出)中，遮罩74的图案亦可通过可接受的蚀刻技术转移到虚拟介电层60以形成虚拟栅极72。虚拟栅极72覆盖鳍片52的相应通道区域58。遮罩74的图案可用于将虚拟栅极72的每一者与相邻虚拟栅极实体分离。虚拟栅极72亦可具有纵向方向，此纵向方向实质上垂直于相应磊晶鳍片52的纵向方向。
另外，在图14A及图14B中，栅极密封间隔件80可以在虚拟栅极72、遮罩74、及/或鳍片52的暴露表面上形成。热氧化或沉积接着各向异性蚀刻可形成栅极密封间隔件80。栅极密封间隔件80可由氧化硅、氮化硅、氮氧化硅、或类似者形成。
在形成栅极密封间隔件80之后，可执行对轻微掺杂的源极/漏极(LDD)区域(未明确示出)的布植。在具有不同装置类型的实施例中，与上文论述的布植类似，遮罩(诸如光阻剂)可在n型区域50N上方形成，同时暴露出p型区域50P，并且适当类型(例如，p型)杂质可布植到p型区域50P中的暴露的鳍片204中。遮罩可随后移除。随后，遮罩(诸如光阻剂)可在p型区域50P上方形成，同时暴露出n型区域50N，并且适当类型的杂质(例如，n型)可布植到n型区域50N中的暴露的鳍片52中。遮罩可随后移除。n型杂质可为先前论述的n型杂质中的任一者，并且p型杂质可为先前论述的p型杂质中的任一者。轻微掺杂的源极/漏极区域可具有从约1015cm-3至约1019cm-3的杂质浓度。退火可用于修复布植损坏并且活化布植的杂质。
在图15A及图15B中，栅极间隔件86沿着虚拟栅极72及遮罩74的侧壁在栅极密封间隔件80上形成。栅极间隔件86可通过保形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成。栅极间隔件86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、上述材料的组合、或类似者。
注意到，上文的揭示内容通常描述了形成间隔件及LDD区域的工艺。可使用其他工艺及序列。例如，可利用较少或额外的间隔件，可利用不同的步骤序列(例如，在形成栅极间隔件86之前可不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件)，可形成并且移除间隔件，及/或类似者。此外，n型及p型装置可使用不同的结构及步骤形成。例如，用于n型装置的LDD区域可在形成栅极密封间隔件80之前形成，而用于p型装置的LDD区域可在形成栅极密封间隔件80之后形成。
在图16A及图16B中，磊晶源极/漏极区域82在鳍片52中形成。磊晶源极/漏极区域82在鳍片52中形成，以使得每个虚拟栅极72在磊晶源极/漏极区域82的相应相邻对之间设置。在一些实施例中，磊晶源极/漏极区域82可延伸到鳍片52中，并且亦可穿透鳍片52。在一些实施例中，栅极间隔件86用于将磊晶源极/漏极区域82与虚拟栅极72分离达适当的横向距离，使得磊晶源极/漏极区域82不会使所得FinFET的后续形成的栅极短路。磊晶源极/漏极区域82的材料可经选择以在相应通道区域58中施加应力，由此提高效能。
n型区域50N中的磊晶源极/漏极区域82可通过遮罩p型区域50P并且蚀刻n型区域50N中的鳍片52的源极/漏极区域以在鳍片52中形成凹陷来形成。随后，n型区域50N中的磊晶源极/漏极区域82在凹陷中磊晶生长。磊晶源极/漏极区域82可包括任何可接受的材料，诸如适用于n型FinFET的材料。例如，若鳍片52为硅，则n型区域50N中的磊晶源极/漏极区域82可包括在通道区域58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅、或类似者。n型区域50N中的磊晶源极/漏极区域82可具有从鳍片52的相应表面凸起的表面并且可具有刻面。
p型区域50P中的磊晶源极/漏极区域82可通过遮罩n型区域50N并且蚀刻p型区域50P中的鳍片52的源极/漏极区域以在鳍片52中形成凹陷来形成。随后，p型区域50P中的磊晶源极/漏极区域82在凹陷中磊晶生长。磊晶源极/漏极区域82可包括任何可接受的材料，诸如适用于p型FinFET的材料。例如，若鳍片52为硅，则p型区域50P中的磊晶源极/漏极区域82可包含在通道区域58中施加压缩应变的材料，诸如锗硅、硼掺杂的锗硅、锗、锗锡、或类似者。p型区域50P中的磊晶源极/漏极区域82可具有从鳍片52的相应表面凸起的表面并且可具有刻面。
类似于先前针对形成轻微掺杂的源极/漏极区域论述的工艺，磊晶源极/漏极区域82及/或鳍片52可用掺杂剂布植以形成源极/漏极区域，接着退火。源极/漏极区域可具有约1019cm-3与约1021cm-3之间的杂质浓度。用于源极/漏极区域的n型及/或p型杂质可为先前论述的杂质中的任一者。在一些实施例中，磊晶源极/漏极区域82可在生长期间原位掺杂。
由于用于在n型区域50N及p型区域50P中形成磊晶源极/漏极区域82的磊晶工艺，磊晶源极/漏极区域的上表面具有横向向外扩展到鳍片52的侧壁之外的刻面。在一些实施例中，如图16C示出，此等刻面导致相同FinFET的相邻源极/漏极区域82合并。在其他实施例中，如图16D示出，在完成磊晶工艺之后，相邻源极/漏极区域82保持分离。在图16C及图16D中示出的实施例中，形成覆盖鳍片52的侧壁在浅沟槽隔离区域56之上延伸的部分的栅极间隔件86，借此阻挡磊晶生长。在一些其他实施例中，用于形成栅极间隔件86的间隔件蚀刻可经调节为移除间隔件材料以允许磊晶生长的区域延伸到浅沟槽隔离区域56的表面。注意的是，在生长磊晶源极/漏极区域82之前的鳍片52的蚀刻可包括移除虚拟介电层60及在鳍片52的彼等部分上方的剩余覆盖层214。因此，在鳍片52上方并且靠近浅沟槽隔离区域56形成的磊晶源极/漏极区域82的部分可直接在浅沟槽隔离区域56上方延伸达延伸E3，如上文结合图12论述(例如，直接在浅沟槽隔离区域56上方延伸的虚拟介电层60)。此外，在鳍片204上方并且靠近浅沟槽隔离区域56形成的磊晶源极/漏极区域82的部分可直接在浅沟槽隔离区域56上方延伸达延伸E4，亦如上文结合图12论述。
在图17A及图17B中，第一层间介电质(ILD)88在图16A及图16B中示出的结构上方沉积。第一层间介电质88可由介电材料形成，并且第一层间介电质88可通过任何适宜方法沉积，诸如CVD、电浆增强的CVD(PECVD)、或FCVD。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、或类似者。可使用通过任何可接受工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻终止层(CESL)87在第一层间介电质88与磊晶源极/漏极区域82、遮罩74、及栅极间隔件86之间设置。接触蚀刻终止层87可包含具有与上层的第一层间介电质88的材料相比较低的蚀刻速率的介电材料，诸如，氮化硅、氧化硅、氮氧化硅、或类似者。
在图18A及图18B中，可执行平坦化工艺(诸如CMP)以使第一层间介电质88的顶表面与虚拟栅极72或遮罩74的顶表面齐平。平坦化工艺亦可移除虚拟栅极72上的遮罩74、以及栅极密封间隔件80及栅极间隔件86沿着遮罩74的侧壁的部分。在平坦化工艺之后，虚拟栅极72、栅极密封间隔件80、栅极间隔件86、及第一层间介电质88的顶表面齐平。由此，虚拟栅极72的顶表面穿过第一层间介电质88暴露出。在一些实施例中，遮罩74可余留，在此情况下，平坦化工艺使第一层间介电质88的顶表面与遮罩74的顶表面的顶表面齐平。
在图19A及图19B中，虚拟栅极72、及遮罩74(若存在)在蚀刻步骤中被移除，使得形成凹陷90。亦可移除在凹陷90中的虚拟介电层60的部分。并且在凹陷90中及在鳍片52(或鳍片204，未具体示出)上方的覆盖层214的内容部分保留，覆盖层214的彼等暴露部分亦可移除。在一些实施例中，仅移除虚拟栅极72，并且虚拟介电层60余留且通过凹陷90暴露出。在一些实施例中，虚拟介电层60从晶粒的第一区域(例如，核心逻辑区域)中的凹陷90移除，并且在晶粒的第二区域(例如，输入/输出区域)中的凹陷90中余留。在一些实施例中，虚拟栅极72通过各向异性干式蚀刻工艺移除。例如，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，此(等)反应气体选择性蚀刻虚拟栅极72而几乎不蚀刻第一层间介电质88或栅极间隔件86。每个凹陷90暴露出及/或覆盖相应鳍片52的通道区域58。每个通道区域58在磊晶源极/漏极区域82的相邻对之间设置。在移除期间，当蚀刻虚拟栅极72时，虚拟介电层60可用作蚀刻终止层。在移除虚拟栅极72之后，可随后视情况移除虚拟介电层60。
在图20A及图20B中，形成用于替代栅极的栅极介电层92及栅极电极94。图20C图示图20B的区域89的详细视图。栅极介电层92在凹陷90中(诸如在鳍片52的顶表面及侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上)沉积一或多个层。栅极介电层92亦可在第一层间介电质88的顶表面上形成。在一些实施例中，栅极介电层92包含一或多个介电层，诸如氧化硅、氮化硅、金属氧化物、金属硅酸盐、或类似者的一或多层。例如，在一些实施例中，栅极介电层92包括通过热或化学氧化形成的氧化硅的界面层及上层的高介电常数介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极介电层92可包括具有大于约7.0的介电常数值的介电层。栅极介电层92的形成方法可包括分子束沉积(MBD)、ALD、PECVD、及类似者。在其中虚拟介电层60的部分余留在凹陷90中的实施例中，栅极介电层92包括虚拟介电层60的材料(例如，SiO2)。
栅极电极94分别在栅极介电层92上方沉积并且填充凹陷90的剩余部分。栅极电极94可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述材料的组合、或其多层。例如，尽管在图20B中示出单层栅极电极94，如图20C示出，栅极电极94可包含任何数量的衬垫层94A、任何数量的功函数调谐层94B、及填充材料94C。在填充凹陷90之后，可执行平坦化工艺(诸如CMP)以移除栅极介电层92的过量部分及栅极电极94的材料，此等过量部分在第一层间介电质88的顶表面上方。栅极电极94及栅极介电层92的材料的剩余部分因此形成所得FinFET的替代栅极。栅极电极94及栅极介电层92可统称为“栅极堆叠”。栅极及栅极堆叠可沿着鳍片52的通道区域58的侧壁延伸。如上文提及，归因于在形成覆盖层212期间维持相邻鳍片之间的较大空间位移(例如，空间位移S5及S6)，栅极介电层92及栅极电极94可以较大效率并且以较少空隙或无空隙来形成。
在n型区域50N及p型区域50P中形成栅极介电层92可同时发生，以使得在每个区域中的栅极介电层92由相同材料形成，并且形成栅极电极94可同时发生，以使得在每个区域中的栅极电极94由相同材料形成。在一些实施例中，在每个区域中的栅极介电层92可通过不同的工艺形成，以使得栅极介电层92可为不同材料，及/或在每个区域中的栅极电极94可通过不同的工艺形成，以使得栅极电极94可为不同材料。当使用不同的工艺时，各个遮罩步骤可用于遮罩及暴露适当区域。
在图21A及图21B中，栅极遮罩96在栅极堆叠(包括栅极介电层92及对应的栅极电极94)上方形成，并且栅极遮罩96可在栅极间隔件86的相对部分之间设置。在一些实施例中，形成栅极遮罩96包括凹陷栅极堆叠，使得凹陷直接在栅极堆叠上方并且在栅极间隔件86的相对部分之间形成。包含一或多层介电材料(诸如氮化硅、氮氧化硅、或类似者)的栅极遮罩96在凹陷中填充，接着平坦化工艺以移除在第一层间介电质88上方延伸的介电材料的过量部分。
亦如图21A及图21B中示出，第二层间介电质108在第一层间介电质88上方沉积。在一些实施例中，第二层间介电质108为通过可流动CVD方法形成的可流动膜。在一些实施例中，第二层间介电质108由介电材料形成，诸如PSG、BSG、BPSG、USG、或类似者，并且第二层间介电质108可通过任何适宜方法沉积，诸如CVD及PECVD。后续形成的栅极触点110(参见图22A及图22B)穿透第二层间介电质108及栅极遮罩96以接触凹陷的栅极电极94的顶表面。
在图22A及图22B中，根据一些实施例，栅极触点110及源极/漏极触点112穿过第二层间介电质108及第一层间介电质88形成。用于源极/漏极触点112的开口穿过第一及第二层间介电质88及108形成，并且用于栅极触点110的开口穿过第二层间介电质108及栅极遮罩96形成。开口可使用可接受的光微影及蚀刻技术形成。衬垫(未具体示出)(诸如扩散阻障层、粘合层、或类似者)及导电材料在开口中形成。衬垫可包括钛、氮化钛、钽、氮化钽、或类似者。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似者。可执行平坦化工艺(诸如CMP)以从第二层间介电质108的表面移除过量材料。剩余衬垫及导电材料在开口中形成源极/漏极触点112及栅极触点110。可执行退火工艺以在磊晶源极/漏极区域82与源极/漏极触点112之间的界面处形成硅化物。源极/漏极触点112实体及电气耦接到磊晶源极/漏极区域82，并且栅极触点110实体及电气耦接到栅极电极94。源极/漏极触点112及栅极触点110可在不同工艺中形成，或可在相同工艺中形成。尽管图示为在相同横截面中形成，应当了解，源极/漏极触点112及栅极触点110中的每一者可在不同横截面中形成，如此可避免触点短路。
所揭示的FinFET实施例亦可以应用于纳米结构装置，诸如纳米结构(例如，纳米片、纳米线、栅极全环绕、或类似者)场效晶体管(NSFET)。在NSFET实施例中，鳍片通过纳米结构替代，此等纳米结构通过图案化通道层及牺牲层的交替层的堆叠来形成。虚拟栅极堆叠及源极/漏极区域以类似于上文描述的实施例的方式形成。在移除虚拟栅极堆叠之后，牺牲层可以在通道区域中部分或全部移除。替代栅极结构以类似于上文描述的实施例的方式形成，替代栅极结构可部分或完全填充通过移除牺牲层而留下的开口，并且替代栅极结构可部分或完全围绕NSFET装置的通道区域中的通道层。层间介电质及到替代栅极结构及源极/漏极区域的触点可以类似于上文描述的实施例的方式形成。纳米结构装置可以如在美国专利申请案公开案第2016/0365414号中揭示形成，此公开案的全文通过引用方式并入本文中。
图23A至图25C为根据一些实施例的上文结合图10至图12描述的工艺的额外横截面。所揭示的工艺实现调节在相邻鳍片(例如，鳍片52、鳍片204、虚拟鳍片206)的各种布置之间的空间位移的益处。控制各个空间位移可提高后续工艺的产量及有效率，诸如有效地且无空隙地形成虚拟栅极层62及/或栅极电极94。
参见图23A至图23C，在一些实施例中，虚拟鳍片206C可插入两个鳍片52C之间。参见图23A，在上文结合图10描述的修整步骤之后，虚拟鳍片206C可具有约15nm与约60nm之间的与鳍片52C的一者的空间位移S9。参见图23B，在形成上文结合图11A描述的覆盖层212之后，虚拟鳍片206C可具有约13.5nm与约60nm之间的与鳍片52C的一者(及覆盖层212的其对应部分)的空间位移S10。参见图23C，在形成上文结合图12描述的虚拟介电层60之后，虚拟鳍片206C可具有约3nm与约50nm之间的与鳍片52C的一者(及虚拟介电层60及剩余覆盖层214的其对应部分)的空间位移S11。
参见图24A至图24C，在相同或其他实施例中，虚拟鳍片206D可插入两个鳍片204D之间。参见图24A，在修整步骤(参见图10)之后，虚拟鳍片206D可具有约15nm与约60nm之间的与鳍片204D的一者的空间位移S12。参见图24B，在形成覆盖层212(参见图11A)之后，虚拟鳍片206D可具有约12nm与约57nm之间的与鳍片204D的一者(及覆盖层212的其对应部分)的空间位移S13。参见图24C，在形成虚拟介电层60(参见图12)之后，虚拟鳍片206D可具有约2nm与约47nm之间的与鳍片204D的一者(及虚拟介电层60及剩余覆盖层214的其对应部分)的空间位移S14。
参见图25A至图25C，在相同或其他实施例中，虚拟鳍片206E可插入鳍片52E与鳍片204E之间。参见图25A，在修整步骤(参见图10)之后，虚拟鳍片206E可具有约15nm与约60nm之间的与鳍片52E的空间位移S15及约15nm与约60nm之间的与鳍片204E的空间位移S16。参见图25B，在形成覆盖层212(参见图11A)之后，虚拟鳍片206E可具有约13.5nm与约60nm之间的与鳍片52E(及覆盖层212的其对应部分)的空间位移S17及约12nm与约57nm之间的与鳍片204E(及覆盖层212的其对应部分)的空间位移S18。参见图25C，在形成虚拟介电层60(参见图12)之后，虚拟鳍片206E可具有约3nm与约50nm之间的与鳍片52E(及虚拟介电层60及剩余覆盖层214的其对应部分)的空间位移S19及约2nm与约47nm之间的与鳍片204E(及虚拟介电层60及剩余覆盖层214的其对应部分)的空间位移S20。
另外，应当注意，在执行每个步骤之后在以上实施例中各个鳍片的宽度可与上文结合图10至图12描述的彼等相同或类似。关于鳍片的厚度损失、直接在浅沟槽隔离区域56上方的层(例如，覆盖层212及/或虚拟介电层60)的延伸、以及如上文描述的此等参数的任一者的关系，应当注意相同的情况。
所揭示的实施例实现优点。在半导体鳍片(例如，鳍片52及鳍片204)上方形成覆盖层212用于在后续处理步骤期间保护半导体鳍片免受氧化，同时在锗硅鳍片的情况下亦防止或减少某些元素(诸如锗)向外扩散到半导体装置的附近特征中。覆盖层212可用提供多个额外益处的此种方式形成。首先，形成覆盖层212的方法可提供对半导体鳍片的大小及形状的较大控制。例如，与其他鳍片(例如，硅鳍片)相比，在半导体鳍片上执行的修整工艺可将一些鳍片(例如，锗硅鳍片)蚀刻至较大程度。通过形成如上文揭示的覆盖层，如与硅鳍片相比，可用较快生长速率例如在锗硅鳍片上方形成覆盖层。因此，锗硅鳍片(具有对应覆盖层212)可具有与硅鳍片类似或相同的大小及形状。每种类型的半导体鳍片的相当大小用于在后续处理步骤期间改进有效性及一致性。第二，形成覆盖层212的方法可控制在半导体鳍片与相邻虚拟介电鳍片之间的空间位移(例如，开口距离)。例如，通过形成如上文揭示的覆盖层212，覆盖层212可选择性且连续在半导体鳍片上方形成，同时仅在虚拟介电鳍片上方形成离散或不连续结节(例如，非晶群集(amorphous clusters))。通过限制在虚拟介电鳍片上方形成的层的厚度，结构在半导体鳍片与虚拟介电鳍片之间保留足够的空间位移，使得层(诸如虚拟栅极层62及/或栅极电极94)的后续沉积可有效且无空隙地形成。
在一实施例中，一种形成半导体装置的方法包括：在基板上方的绝缘材料内形成第一鳍片及第二鳍片，第一鳍片及第二鳍片包括不同材料，绝缘材料插入第一鳍片与第二鳍片之间，第一鳍片具有第一宽度且第二鳍片具有第二宽度；在第一鳍片上方形成第一覆盖层；以及在第二鳍片上方形成第二覆盖层，第一覆盖层具有第一厚度，第二覆盖层具有与第一厚度不同的第二厚度。在另一实施例中，形成第一覆盖层及形成第二覆盖层同时执行。在另一实施例中，第一鳍片包括硅，并且其中第二鳍片包括锗硅。在另一实施例中，第二厚度大于第一厚度。在另一实施例中，方法进一步包括在形成第一鳍片及第二鳍片之后，修整第一鳍片及第二鳍片。在另一实施例中，在修整第一鳍片及第二鳍片之后，第一鳍片具有第三宽度且第二鳍片具有第四宽度，并且其中在第四宽度与第二宽度之间的差值大于在第三宽度与第一宽度之间的差值。在另一实施例中，在形成第一覆盖层及第二覆盖层之后，第一鳍片及第一覆盖层具有第五宽度，且第二鳍片及第二覆盖层具有第六宽度，并且其中第五宽度与第六宽度相同。在另一实施例中，方法进一步包括在第一覆盖层上方形成第一介电层及在第二覆盖层上方形成第二介电层，其中形成第一介电层包括将第一覆盖层的上部转化为第一中间层，并且其中形成第二介电层包括将第二覆盖层的上部转化为第二中间层。
在一实施例中，一种形成半导体装置的方法包括：在基板上方的介电材料内形成包括多个鳍片的结构，多个鳍片包括第一鳍片、第二鳍片、第一虚拟鳍片、及第二虚拟鳍片；在多个鳍片的每一者之间由介电材料形成多个隔离区域，第一鳍片及第一虚拟鳍片通过第一开口分离，第二鳍片及第二虚拟鳍片通过第二开口分离；扩展第一开口及扩展第二开口；执行第一开口及第二开口的第一减小，其中第一减小包括在第一鳍片上方形成第一覆盖层并且在第二鳍片上方形成第二覆盖层，其中第一覆盖层的厚度小于第二覆盖层的厚度；执行第一开口及第二开口的第二减小，其中第二减小包括在第一覆盖层上方形成第一介电层，在第一虚拟鳍片上方形成第一虚拟介电层，在第二覆盖层上方形成第二介电层，以及在第二虚拟鳍片上方形成第二虚拟介电层，其中第一覆盖层及第一介电层的组合厚度大于第一虚拟介电层的厚度；以及在第一鳍片及第二鳍片上方形成栅极结构。在另一实施例中，扩展第一开口的第一量小于扩展第二开口的第二量。在另一实施例中，在第一覆盖层的厚度与第一量之间的差值与在第二覆盖层的厚度与第二量之间的差值相同。在另一实施例中，形成第一介电层包括形成第一部分层并且将第一覆盖层的一部分转化为第一中间层，并且其中形成第二介电层包括形成第二部分层并且将第二覆盖层的一部分转化为第二中间层。在另一实施例中，在形成第一介电层及第二介电层之后，第一介电层实体接触第一鳍片。在另一实施例中，在形成第一覆盖层及第二覆盖层之后，第一覆盖层的一部分直接在隔离区域的第一者上方延伸达第一延伸距离，并且第二覆盖层的一部分直接在隔离区域的第二者上方延伸达第二延伸距离，第一延伸距离大于第二延伸距离。在另一实施例中，形成第一覆盖层及第二覆盖层进一步包括直接在第一虚拟鳍片及第二虚拟鳍片上形成不连续结节。
在一实施例中，一种半导体装置包括：第一鳍片及第二鳍片，邻近基板设置；第一隔离区域，插入第一鳍片与第二鳍片之间；第三鳍片及第四鳍片，邻近基板设置；第二隔离区域，插入第三鳍片与第四鳍片之间，第三鳍片及第四鳍片包括锗硅；第一半导体层，邻近第一鳍片及第二鳍片设置，第一半导体层为与第一鳍片及第二鳍片相同的组成，第一半导体层实体接触第一隔离区域；以及第二半导体层，邻近第三鳍片及第四鳍片设置，第二半导体层包括锗硅，第二半导体层实体接触第二隔离区域。在另一实施例中，第一半导体层包括第一晶体结构，并且其中第二半导体层包括第二晶体结构。在另一实施例中，第一晶体结构包括与第一鳍片及第二鳍片相同的结晶性。在另一实施例中，第二晶体结构包括与第三鳍片及第四鳍片相同的结晶性。在另一实施例中，靠近第三鳍片及第四鳍片的第二半导体层的第一部分具有与远离第三鳍片及第四鳍片的第二半导体层的第二部分相比较大的锗浓度。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的实施方式的态样。熟悉此项技术者应了解，可轻易使用本揭示的实施方式作为设计或修改其他工艺及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的实施方式的精神及范畴，且可在不脱离本揭示的实施方式的精神及范畴的情况下进行本文的各种变化、取代及更改。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，包含：
在一基板上方的一绝缘材料内形成一第一鳍片及一第二鳍片，该第一鳍片及该第二鳍片包含不同材料，该绝缘材料插入该第一鳍片与该第二鳍片之间，该第一鳍片具有一第一宽度并且该第二鳍片具有一第二宽度；
在该第一鳍片上方形成一第一覆盖层；以及
在该第二鳍片上方形成一第二覆盖层，该第一覆盖层具有一第一厚度，该第二覆盖层具有与该第一厚度不同的一第二厚度。
2.根据权利要求1所述的方法，其特征在于，其中该第一鳍片包含硅，并且其中该第二鳍片包含硅锗。
3.根据权利要求1所述的方法，其特征在于，进一步包含在形成该第一鳍片及该第二鳍片之后修整该第一鳍片及该第二鳍片。
4.根据权利要求1所述的方法，其特征在于，进一步包含在该第一覆盖层上方形成一第一介电层并且在该第二覆盖层上方形成一第二介电层，其中形成该第一介电层包含将该第一覆盖层的一上部转化为一第一中间层，并且其中形成该第二介电层包含将该第二覆盖层的一上部转化为一第二中间层。
5.一种制造半导体装置的方法，其特征在于，包含：
在一基板上方的一介电材料内形成包含多个鳍片的一结构，该多个鳍片包含一第一鳍片、一第二鳍片、一第一虚拟鳍片、及一第二虚拟鳍片；
在该多个鳍片的每一者之间的该介电材料形成多个隔离区域，该第一鳍片及该第一虚拟鳍片通过一第一开口分离，该第二鳍片及该第二虚拟鳍片通过一第二开口分离；
扩展该第一开口且扩展该第二开口；
执行该第一开口及该第二开口的一第一减小，其中该第一减小包含在该第一鳍片上方形成一第一覆盖层及在该第二鳍片上方形成一第二覆盖层，其中该第一覆盖层的一厚度小于该第二覆盖层的一厚度；
执行该第一开口及该第二开口的一第二减小，其中该第二减小包含在该第一覆盖层上方形成一第一介电层，在该第一虚拟鳍片上方形成一第一虚拟介电层，在该第二覆盖层上方形成一第二介电层，及在该第二虚拟鳍片上方形成一第二虚拟介电层，其中该第一覆盖层及该第一介电层的一组合厚度大于该第一虚拟介电层的一厚度；以及
在该第一鳍片及该第二鳍片上方形成栅极结构。
6.根据权利要求5所述的方法，其特征在于，其中扩展该第一开口的一第一量小于扩展该第二开口的一第二量。
7.根据权利要求5所述的方法，其特征在于，其中形成该第一介电层包含形成一第一部分层及将该第一覆盖层的一部分转化为一第一中间层，并且其中形成该第二介电层包含形成一第二部分层及将该第二覆盖层的一第一部分转化为一第二中间层。
8.一种半导体装置，其特征在于，包含：
一第一鳍片及一第二鳍片，邻近一基板设置，一第一隔离区域插入该第一鳍片与该第二鳍片之间；
一第三鳍片及一第四鳍片，邻近该基板设置，一第二隔离区域插入该第三鳍片与该第四鳍片之间，该第三鳍片及该第四鳍片包含锗硅；
一第一半导体层，邻近该第一鳍片及该第二鳍片设置，该第一半导体层为与该第一鳍片及该第二鳍片相同的一组成，该第一半导体层实体接触该第一隔离区域；以及
一第二半导体层，邻近该第三鳍片及该第四鳍片设置，该第二半导体层包含锗硅，该第二半导体层实体接触该第二隔离区域。
9.根据权利要求8所述的半导体装置，其特征在于，其中该第一半导体层包含一第一晶体结构，并且其中该第二半导体层包含一第二晶体结构。
10.根据权利要求8所述的半导体装置，其特征在于，其中与远离该第三鳍片及该第四鳍片的该第二半导体层的一第二部分相比，靠近该第三鳍片及该第四鳍片的该第二半导体层的一第一部分具有一较大锗浓度。
CN202210690763.8A 2021-08-31 2022-06-17 半导体装置及制造半导体装置的方法 Pending CN115527945A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/462,818 2021-08-31
US17/462,818 US11948840B2 (en) 2021-08-31 2021-08-31 Protective layer over FinFET and method of forming same

Publications (1)

Publication Number Publication Date
CN115527945A true CN115527945A (zh) 2022-12-27

Family

ID=84695675

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210690763.8A Pending CN115527945A (zh) 2021-08-31 2022-06-17 半导体装置及制造半导体装置的方法

Country Status (3)

Country Link
US (2) US11948840B2 (zh)
CN (1) CN115527945A (zh)
TW (1) TW202324611A (zh)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) * 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9704973B2 (en) 2014-04-01 2017-07-11 Globalfoundries Inc. Methods of forming fins for FinFET semiconductor devices and the selective removal of such fins
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9171752B1 (en) 2014-08-12 2015-10-27 Globalfoundries Inc. Product comprised of FinFET devices with single diffusion break isolation structures, and methods of making such a product
US9564489B2 (en) * 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9865597B2 (en) * 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
TWI699885B (zh) 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10242929B1 (en) * 2017-11-30 2019-03-26 Semiconductor Components Industries, Llc Method of forming a multilayer structure for reducing defects in semiconductor devices and structure
US10714395B2 (en) * 2018-09-18 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fin isolation structure for FinFET and method of forming the same
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors

Also Published As

Publication number Publication date
US11948840B2 (en) 2024-04-02
US20230064844A1 (en) 2023-03-02
TW202324611A (zh) 2023-06-16
US20230402326A1 (en) 2023-12-14

Similar Documents

Publication Publication Date Title
US11164944B2 (en) Method of manufacturing a semiconductor device
CN113053822A (zh) 半导体器件及方法
US20230035349A1 (en) Semiconductor Device and Method
CN113284850A (zh) 半导体器件和形成半导体器件的方法
CN112687625A (zh) 半导体装置及其形成方法
US11682711B2 (en) Semiconductor device having multi-layered gate spacers
CN113745221A (zh) 半导体器件及其形成方法
CN113270488A (zh) 半导体装置的形成方法
CN112447827A (zh) 半导体元件及其制造方法
US20210233764A1 (en) Semiconductor Device and Method of Forming Thereof
KR20220109274A (ko) 트랜지스터 게이트 구조물 및 이의 형성 방법
CN113113408A (zh) 半导体装置
TW202101599A (zh) 半導體裝置之形成方法
US11948840B2 (en) Protective layer over FinFET and method of forming same
CN219457627U (zh) 半导体装置
US11996412B2 (en) Semiconductor device and method of forming same
US11652155B2 (en) Air spacer and method of forming same
KR102588493B1 (ko) 반도체 디바이스 및 제조 방법
US20240186190A1 (en) Semiconductor Device and Methods of Forming the Same
US20220367187A1 (en) Semiconductor Device and Method of Manufacture
US20220246433A1 (en) Semiconductor Device and Method
CN116153784A (zh) 制造半导体器件的方法
CN114093868A (zh) 半导体器件及其形成方法
CN113555278A (zh) 栅极电极沉积及由其形成的结构
CN112397452A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination