CN113270488A - 半导体装置的形成方法 - Google Patents

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Abstract

本公开提出一种半导体装置的形成方法。半导体装置的形成方法包含图案化掩模层以及半导体材料以形成第一鳍片以及第二鳍片和插设于第一鳍片以及第二鳍片的沟槽。于第一鳍片、第二鳍片以及沟槽上方形成第一衬层。于第一衬层上方形成绝缘材料。执行第一退火，接着执行绝缘材料的第一平坦化以形成第一平坦化绝缘材料。其后，第一平坦化绝缘材料的顶表面系在掩模层的顶表面上方。执行第二退火，接着执行第一平坦化绝缘材料的第二平坦化以形成第二平坦化绝缘材料。蚀刻绝缘材料以形成浅沟槽隔离(STI)区域且于半导体材料上方形成栅极结构。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及半导体技术，尤其涉及半导体装置的形成方法。
背景技术
半导体装置被用于各种电子应用中，像是，例如个人电脑、手机、数字相机以及其他电子设备。半导体装置通常系通过依序沉积绝缘层或电介质层、导电层及半导体层的材料于半导体基板上方，并使用光刻法图案化各种材料层以形成电路组件以及元件于其上。
半导体产业通过持续减缩最小部件尺寸，使得一给定区域中能够集成更多组件，来持续改进各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度。然而，其他挑战伴随着最小部件尺寸的减缩而浮现，其提供了进一步改良的机会。
发明内容
本发明的目的在于提出一种半导体装置的形成方法，以解决上述至少一个问题。
在一实施例中，一种半导体装置的形成方法包含：图案化掩模层以及半导体材料以形成第一鳍片以及第二鳍片和插设于第一鳍片以及第二鳍片的沟槽。于第一鳍片、第二鳍片以及沟槽上方形成第一衬层。于第一衬层上方形成绝缘材料。执行第一退火，接着执行绝缘材料的第一平坦化以形成第一平坦化绝缘材料。其后，第一平坦化绝缘材料的顶表面系在掩模层的顶表面上方。执行第二退火，接着执行第一平坦化绝缘材料的第二平坦化以形成第二平坦化绝缘材料。蚀刻绝缘材料以形成浅沟槽隔离(STI)区域且于半导体材料上方形成栅极结构。
在另一实施例中，一种半导体装置的形成方法包含：在基板的第一区域上方形成第一鳍片堆叠物以及在基板的第二区域上方形成第二鳍片堆叠物。第一鳍片堆叠物包括硅鳍片，且第二鳍片堆叠物包括硅锗鳍片。于第一鳍片堆叠物以及第二鳍片堆叠物上方形成硅衬层，且在硅衬层上方形成绝缘衬层。于绝缘衬层上方形成绝缘材料，使得绝缘材料具有第一顶表面。执行第一退火。平坦化绝缘材料以形成第一平坦化绝缘材料，使得第一平坦化绝缘材料具有在第一鳍片堆叠物的第一顶表面以及第二鳍片堆叠物的第一顶表面之上的第二顶表面。执行第二退火。平坦化第一平坦化绝缘材料，借以暴露第二鳍片堆叠物的一部分。
在又一实施例中，一种半导体装置的形成方法包含：于基板上方形成第一半导体鳍片以及第二半导体鳍片。在第一半导体鳍片以及第二半导体鳍片上方以及之间沉积半导体层，在半导体层上方沉积第一绝缘层，第一绝缘层包括氧化物，且在第一绝缘层上方沉积第二绝缘层。执行第一退火，其氧化至少一部分的半导体层。在第二绝缘层上执行第一平坦化，使得第二绝缘层具有在第一半导体鳍片以及第二半导体鳍片之上的第一平整顶表面。执行第二退火，且半导体层在第二退火之后被氧化。在第二半导体层上执行第二平坦化，使得第二绝缘层具有第二平整顶表面。对第二绝缘层开槽，使得第二绝缘层具有在第一半导体鳍片以及第二半导体鳍片的顶表面之下的第三顶表面。
附图说明
根据以下的详细说明并配合所附附图可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1示出根据一些实施例的鳍式场效晶体管(FinFET)的实例的立体图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A以及图19B为根据一些实施例的FinFET的制造中的中间阶段的截面图。
附图标记如下：
50:基板
50D:分隔物
50N,50P,120:区域
58,60:鳍片
62:掩模
64:半导体衬层
68:绝缘衬层
72:第一绝缘材料
76:第二绝缘材料
80:隔离区域
84:上部分
90:虚置电介质层
92:虚置栅极层
94:掩模层
96:栅极密封间隔物
98:栅极间隔物
100:源极/漏极区域
106:接触蚀刻停止层
108:第一层间电介质
110:凹槽
112:栅极电介质层
114:栅极电极
114A:衬层
114B:工作功能调整层
114C:填充材料
116:栅极掩模
128:第二层间电介质
130:栅极接点
132:源极/漏极接点
T1,T2,T3,T4:厚度
H1:高度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了还可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
本文提供的实施例减少或避免环绕半导体鳍片的浅沟槽隔离(STI)区域的形成期间，半导体鳍片的上部分的氧化。STI区域的形成包含在可能导致鳍片损耗的环境中的某些退火步骤，像是在含氧环境中的退火步骤。通常，单个部件的物理形状和化学结构的细节随着电子组件的尺寸减小，对于性能变得越来越关键。在鳍式场效晶体管(FinFET)的情况中，例如，最靠近栅极电极的上部分的尺寸以及形状会影响鳍片在源极和漏极区域之间使电流通过或完全停止电流流动的能力。实际上，任何晶体管可“导通”或“截止”的速度有部分系取决于栅极面积的影响，例如，直接受到向栅极电极提供电压电位而形成的电场的通道区域的面积的影响。在FinFET的鳍片的例子中，移除上部分的一部分可能会导致栅极面积减缩。使用一些半导体材料，像是硅锗，来形成半导体鳍片以向通道区提供应变(strain)，其提高了晶体管的性能。像是下面讨论的那些实施例减缩了鳍片的通道区暴露于其他元素(像是氧气)，借以限制了整合至晶格结构中的氧，其可放松或降低应变，借以减轻了应变。
举例而言，在退火步骤期间仔细选择保护半导体鳍片的材料和多个材料的厚度将减少或消除半导体鳍片的氧化。其结果是，半导体鳍片的上部分将保持设计的轮廓或将达成更接近设计形状的轮廓(例如，正方形形状)，并且栅极电极随后也将形成具有设计的形状和栅极面积或更接近设计的形状和栅极面积。另外，半导体鳍片的半导体材料的晶格结构对性能很重要，且因此，在其晶格结构中少量氧气或无氧气的存在进一步确保了晶体管提升的性能。
图1示出根据一些实施例的鳍式场效晶体管(FinFET)的实例的立体图。FinFET包括在基板50(例如，半导体基板)上的鳍片58/60。隔离区域80系设置于基板50中，且鳍片58/60凸出于隔离区域80之上且形成于相邻的隔离区域80之间。虽然隔离区域80与基板50分开说明/描述，当用于本文中，用语“基板”可用以仅指称半导体基板或用以指称含有隔离区域的半导体基板。如所述，鳍片58/60以及基板50可包括相同的材料、不同的材料及/或多个材料。在此背景中，鳍片58/60指称在相邻隔离区域80之间延伸并凸出于相邻隔离区域80之上的部分。
栅极电介质层112系沿着鳍片58/60的侧壁并在鳍片58/60的顶表面上方，且栅极电极114系在栅极电介质层112上方。源极/漏极区域100相对于栅极电介质层112以及栅极电极114设置于鳍片58/60的相对侧中。图1进一步示出用于后续附图的参考截面。截面A-A系沿着栅极电极114的纵轴且在例如垂直于FinFET的源极/漏极区域100之间的电流流动方向的方向上。截面B-B垂直于截面A-A，且沿着鳍片58/60的纵轴并在例如FinFET的源极/漏极区域100之间的电流流动的方向上。截面C-C平行于截面A-A，且延伸通过FinFET的源极/漏极区域100。为了清楚起见，后续附图参考这些参考截面。
本文中讨论的一些实施例在使用栅极后制工艺形成的FinFET的背景中讨论。在其他实施例中，亦可使用栅极先制工艺。另外，一些实施例亦考虑用于像是平面FET的平面装置的方式。
图2至图19B为根据一些实施例的FinFET的制造中的中间阶段的截面图。图2至图10示出除了多个鳍片/FinFET以外，图1示出的参考截面A-A。图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A以及图19A亦沿着图1示出的参考截面A-A示出，且图11B、图12B、图13B、图14B、图15B、图16B、图17B、图17C、图18B以及图19B除了多个鳍片/FinFET以外，亦沿着图1示出的参考截面B-B示出。图13C以及图13D除了多个鳍片/FinFET以外，沿着图1示出的参考截面C-C示出。
在图2中，示出于区域50N中具有第一鳍片58且于区域50P中具有第二鳍片60的基板50。基板50可为半导体基板，像是块状半导体、半导体覆绝缘体(SOI)基板等，其可被掺杂(例如，以p型或n型掺杂物掺杂)或未被掺杂。基板50可为晶片，像是硅晶片。通常，SOI基板系形成于绝缘体层上的一层半导体材料。绝缘体层可为例如埋入式氧化物(BOX)层、氧化硅层等。绝缘体层提供于基板上(通常系硅或玻璃基板)。也可使用其他基板，像是多层或梯度基板。在一些实施例中，基板50的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟；及/或砷磷化镓铟；或其组合。
基板50具有区域50N以及区域50P。区域50N可用以形成n型装置，像是NMOS晶体管，例如n型FinFET。区域50P可用以形成p型装置，像是PMOS晶体管，例如p型FinFET。区域50N可与区域50P物理上分隔(如所示地通过分隔物50D)，且可设置任意数量的装置部件(例如，其他有源装置、掺杂区域、隔离结构等)于区域50N以及区域50P之间。
第一鳍片58以及第二鳍片60(统称为鳍片58/60)可以与基板50相同的半导体材料或不同的半导体材料形成。鳍片58/60的半导体条可通过任何适合的工艺形成。举例而言，在其中第一鳍片58系由硅形成且第二鳍片60系由硅锗形成的一些实施例中，凹槽可形成于区域50P的基板中，其后硅锗层可于凹槽中外延成长。可执行像是化学机械研磨(CMP)工艺的平坦化工艺来平整化区域50N中的硅材料以及区域50P中的硅锗材料的上表面。其后，可通过任何适合的方法来图案化鳍片58/60。举例而言，可使用包含双重图案化或多重图案化工艺的一或多个光刻工艺来图案化鳍片58/60。通常，双重图案化或多重图案化工艺与光刻以及自对准工艺结合，借以能够创造出具有，例如比用单个直接光刻工艺可获得的间距还要小的间距的图案。举例而言，在一个实施例中，将牺牲层形成于基板上方并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且接着可使用剩余的间隔物来图案化鳍片。在一些实施例中，掩模(像是图2所示的掩模62)可保留在鳍片58/60上。鳍片58/60以及掩模62一起构成鳍片堆叠物。每个掩模62可具有约
Figure BDA0003001132090000071
以及约
Figure BDA0003001132090000072
之间的厚度。
可使用其他方法形成鳍片58/60。举例而言，鳍片58/60可通过在基板50上方沉积牺牲掩模层并在牺牲掩模层中图案化开口来形成，其中开口对应于鳍片58/60的位置。外延材料，像是区域50N中的硅和区域50P中的硅锗可在开口中成长。当在外延成长区域50P中的第二鳍片60时可遮盖区域50N，而在外延成长区域50N中的第一鳍片58时，可遮盖区域50P。也可使用其他工艺。
图3-图9示出根据一些实施例形成浅沟槽隔离(STI)区域80(参见图9)的工艺。通常，以下讨论的工艺形成将使各种半导体装置(例如，晶体管)彼此电性隔离的STI区域。以下STI形成工艺包含在氧气环境中的热处理(例如，退火)期间保护晶体管的各种部件(例如，FinFET装置的鳍片58/60)免于氧化的方式。
首先参照图3，半导体衬层64形成于鳍片58/60上方以及相邻的鳍片58/60之间。如以下所讨论的，半导体衬层64在STI形成工艺期间提供了对鳍片58/60的保护。半导体衬层64可包括硅(Si)、碳化硅(SiC)、硅锗(SiGe)等。半导体衬层64可使用化学气相沉积(CVD)、原子层沉积(ALD)、汽相外延(VPE)、分子束外延(MBE)等工艺外延成长。半导体衬层64可以约
Figure BDA0003001132090000073
至约
Figure BDA0003001132090000074
或约
Figure BDA0003001132090000075
至约
Figure BDA0003001132090000076
的厚度沉积。如将于后续步骤中所讨论的，具有较厚的半导体衬层64的好处是在像是退火工艺的步骤期间保护鳍片58/60免于氧化。
在图4中，可选地，可在半导体衬层64上方形成绝缘衬层68。绝缘衬层68提供将形成STI区域边界的稳定的电介质衬里。类似地，绝缘衬层68形成于鳍片58/60上方并形成于相邻的鳍片58/60之间。绝缘衬层68可包括氧化物，像是氧化硅；氮化物，像是氮化硅等；或其组合，像是氮氧化硅或氧化物以及氮化硅的复合层。绝缘衬层68可通过像是高密度等离子体化学气相沉积(HDP-CVD)(例如在远程等离子体系统中以CVD为基础的材料沉积和后固化(post-curing)以使其转换成像是氧化物的其他材料)、ALD、VPE、MBE等或其组合的CVD形成。在一些实施例中，自半导体衬层64热成长绝缘衬层68。绝缘衬层68可具有从大于
Figure BDA0003001132090000081
至小于或等于约
Figure BDA0003001132090000082
的范围内的厚度，像是约
Figure BDA0003001132090000083
至约
Figure BDA0003001132090000084
半导体衬层64与绝缘衬层68的组合厚度可在
Figure BDA0003001132090000085
至约
Figure BDA0003001132090000086
之间，像是约
Figure BDA0003001132090000087
至约
Figure BDA0003001132090000088
虽然被描述为系形成于区域50N以及区域50P两者之中，绝缘衬层68可形成于区域50P中，像是在鳍片60上方以及鳍片60之间，鳍可以硅锗形成。在一些实施例中，绝缘衬层68沉积于区域50N以及区域50P两者上方，且接着图案化(例如，通过蚀刻)以自区域50N移除。或者，可在沉积绝缘衬层68于区域50P上方时遮蔽区域50N。
在图5中，形成第一绝缘材料72于半导体衬层64上方以及绝缘衬层68上方(如果有形成的话)，包含在鳍片58/60上方以及相邻的鳍片58/60之间。第一绝缘材料72可为氧化物，像是氧化硅；氮化物等或其组合，且可通过HDP-CVD、FCVD等或其组合形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在所示出的实施例中，第一绝缘材料72为通过FCVD工艺形成的氧化硅。就形成于区域50N上方的部分以及形成于区域50P上方的部分，绝缘衬层68以及第一绝缘材料72可包括相同的材料(例如氧化硅)或不同的材料(例如分别为氮化硅以及氧化硅)。在一些实施例中，他们可包括具有不同掺杂程度及/或掺杂类型的类似材料。由于鳍片58/60的沉积方法和形状，第一绝缘材料72可能具有不平坦的顶表面。在形成第一绝缘材料72之后，可执行第一清洁工艺以从第一绝缘材料72的上部分移除杂质。第一清洁工艺可包含过氧化铵(NH4OH)、过氧化氢(H2O2)、水等或其任意组合。
在图6中，可执行第一退火工艺以致密化绝缘材料72以及绝缘衬层68。虽然未具体示出，第一退火工艺可氧化所有或部分的半导体衬层64，其可导致半导体衬层64与绝缘衬层68结合。在亦未具体示出的一些实施例中，第一退火工艺亦可模糊绝缘材料72和绝缘衬层68之间的边界。第一退火工艺可以约300℃以及约800℃之间的温度，像是少于700℃、或甚至少于500℃的温度执行约20分钟以及约8小时之间，或是于1小时以及2小时之间的时间。在一些实施例中，第一退火工艺包括湿退火部分和干退火部分。湿退火部分包含氧气或水，而干退火部分系在氮气环境中执行。
半导体衬层64的优点是用作为缓冲物，并因此减少或防止鳍片58/60的氧化。此优点在半导体衬层64通过在第一退火工艺期间被环境氧气氧化到一定程度而用作为最后一道防线时体现。举例而言，第二鳍片60(例如，当包括硅锗时)在不存在半导体衬层64的情况下，在退火工艺期间将更可能发生氧化。
继续参照图6，在第一退火工艺之后形成第二绝缘材料76于第一绝缘材料72上方以提供更平滑以及更平整的顶表面。第二绝缘材料76可为氧化物，像是氧化硅；氮化物等；或其组合且可通过像是等离子体增强CVD(PECVD)等的CVD形成。在所示出的实施例中，第二绝缘材料76包括与第一绝缘材料72(例如氧化硅)类似的材料。更平滑以及更平整的第二绝缘材料76的顶表面使得在后续步骤中能够更有效且更好地控制下述的移除工艺(例如，平坦化)。在形成第二绝缘材料76之后，直接位于掩模62的顶表面上方的第一绝缘材料72以及第二绝缘材料76(连带半导体衬层64以及绝缘衬层68)的组合物可具有约
Figure BDA0003001132090000091
以及约
Figure BDA0003001132090000092
之间，像是约
Figure BDA0003001132090000093
的厚度T1。以不同的方式测量，直接位于鳍片58/60的顶表面上方的所有上述参考层(包含掩模62)可具有约
Figure BDA0003001132090000094
以及约
Figure BDA0003001132090000095
之间，像是约
Figure BDA0003001132090000096
的厚度T2。
在图7中，在第一绝缘材料72以及第二绝缘材料76上执行第一移除工艺以移除鳍片58/60上方的那些层的一部分以及掩模62。在一些实施例中，可利用平坦化工艺，像是化学机械研磨(CMP)、回蚀(etch-back)工艺、其组合等。在一些实施例中，在第一移除工艺之后，直接位于掩模62的顶表面上方的第一绝缘材料72以及第二绝缘材料76(连带半导体衬层64以及绝缘衬层68)的厚度T3可在约
Figure BDA0003001132090000097
以及约
Figure BDA0003001132090000098
之间，像是约
Figure BDA0003001132090000099
以及约
Figure BDA00030011320900000910
Figure BDA00030011320900000911
之间。在一些实施例中，在第一移除工艺之后，直接位于鳍片58/60的顶表面上方的上述参考层(包含掩模62)的厚度T4可在约
Figure BDA00030011320900000912
以及约
Figure BDA00030011320900000913
之间，像是约
Figure BDA00030011320900000914
以及约
Figure BDA00030011320900000915
之间。注意小于
Figure BDA00030011320900000916
的厚度T3(或小于
Figure BDA00030011320900000917
的厚度T4)可能不足以保护鳍片58/60(像是可包括硅锗的鳍片60)免于在以下讨论之后续退火步骤期间被氧化。另外，大于
Figure BDA00030011320900000918
的厚度T3(或大于
Figure BDA00030011320900000919
的厚度T4)可能不必要地增加第一绝缘材料72以及第二绝缘材料76的形成和后续的平坦化步骤期间的工艺时间而轻微地增加免于被氧化的保护的优点。在一些实施例中，在第一移除工艺期间即时地监控鳍片58/60以及掩模62上方的绝缘材料72的量，并且在获得所需厚度时停止第一移除工艺。亦可使用像是即时工艺(timedprocess)的其他方法。可在第一移除工艺之后执行第二清洁工艺以自第一绝缘材料72的剩余部分的上部分移除杂质。第二清洁工艺可包含过氧化铵(NH4OH)、过氧化氢(H2O2)、水等或其任意组合。
继续参照图7，在移除工艺之后，可执行第二退火工艺以进一步致密化第一绝缘材料72以及第二绝缘材料(如果有任何剩余的话)。如以上关于第一退火工艺的讨论且亦未具体示出的，第一绝缘材料72可组合或进一步与半导体衬层64及/或绝缘衬层68组合。掩模62以及鳍片58/60上方的绝缘材料(例如，第一绝缘材料72、第二绝缘材料76、绝缘衬层68以及半导体衬层64)的厚度T3或厚度T4的的优点在于保护鳍片58/60免于在第二退火工艺期间氧化。就半导体衬层64于第一退火工艺期间实质上被氧化的程度，半导体衬层64(如果其可与上覆的绝缘层有所区别)可能较少用作为化学缓冲物，而更多地系用作为物理缓冲物来减少或防止鳍片58/60氧化。第二退火工艺可以约300℃以及约800℃之间、约300℃以及约700℃之间、或约300℃以及约500℃之间的温度执行约30分钟以及约3小时之间，或是于1小时以及2小时之间的时间。在一些实施例中，第二退火工艺包括湿退火部分和干退火部分。湿退火部分包含氧气或水，而干退火部分系在氮气环境中执行。
由于厚度T3或厚度T4提供保护的结果，鳍片58/60的轮廓在第二退火之前以及之后维持实质上相同。没有此保护时，鳍片58/60的上部分可处于较大的被氧化的风险中，其可能导致倾斜的轮廓。因为此保护，鳍片58/60的上部分保持具有侧壁实质上垂直的方形。另外，就第二鳍片60发生的任何氧化的程度，其中在第一退火工艺之前，第二鳍片60的材料的分子式为Si1-xGex，其中x值为约0.20以及约0.50之间，像是约0.25。在第一退火工艺以及第二退火工艺之后，第二鳍片60的外部部分的材料的分子式为Si1-x-yGexOy，维持实质上相同的x值。实际上，x值可在约0.15至约0.50之间，或约0.20至约0.25之间，像是约0.20，且y值可小于约0.05(即5％)，像是约0，其表明第二鳍片60在第一和第二退火工艺期间没有被氧化或很小程度地被氧化。这样，x值可在其原始值的约15％至约100％之间。
在图8中，将第二移除工艺应用于第一绝缘材料72以及任何第二绝缘材料76的剩余物(连带绝缘衬层68以及半导体衬层64的一部分)以移除鳍片58/60上方绝缘材料的过量的部分。在一些实施例中，可利用像是CMP、回蚀工艺、其组合等的平坦化工艺。平坦化工艺移除掩模62并暴露鳍片58/60使得鳍片58/60以及第一绝缘材料72的顶表面在平坦化工艺完成后为平整的。在其他实施例中，平坦化工艺在鳍片58/60上方的掩模62停住且暴露掩模62。
在图9中，对第一绝缘材料72开槽以形成浅沟槽隔离(STI)区域80。对第一绝缘材料72开槽使得鳍片58/60的上部分84自相邻的STI区域80之间突出高度H1。另外，STI区域80的顶表面可包括如所示出的平表面、凸表面、凹表面或其组合。STI区域80的顶表面可通过任何适当的蚀刻而形成为平的、凸的及/或凹的。可使用可接受的蚀刻工艺来对STI区域80开槽，像是对绝缘材料(例如，半导体衬层64、绝缘衬层68、第一绝缘材料72)的材料有选择性的工艺，举例而言，以比对鳍片58/60的材料更快的速率蚀刻第一绝缘材料72的材料。举例而言，可使用例如使用稀氢氟酸(dHF)、缓冲氧化物蚀刻(BOE)溶液或干蚀刻移除氧化物。在一些实施例中，执行在区域50N中形成STI区域80的蚀刻时遮蔽区域50P，且执行在区域50P中形成STI区域80的蚀刻时遮蔽区域50N。在第二移除工艺于掩模62停住的实施例中，掩模62可在此开槽期间移除以形成STI区域80，或在开槽之前或之后移除以形成STI区域80。
另外在图9中，在鳍片58/60及/或基板50中可形成适当的井(未示出)。在一些实施例中，可形成P井于区域50N中，且可形成N井于区域50P中。在一些实施例中，P井或N井同时形成在区域50N以及区域50P中。
在具有不同井类型的实施例中，可使用光刻胶剂或其他掩模(未示出)在区域50N以及区域50P达成不同的注入步骤。举例而言，光刻胶剂可形成于区域50N中的鳍片58以及STI区域80上方。将光刻胶剂图案化以暴露基板50的区域50P，像是PMOS区域。光刻胶剂可通过使用旋涂技术形成且可通过使用可接受的光刻技术图案化。一旦光刻胶剂被图案化，在区域50P中执行n型杂质的注入，且光刻胶剂可用作为掩模以实质上避免n型杂质被注入到区域50N，像是NMOS区域。n型杂质可为在区域中注入到等于或小于1018cm-3，像是约1016cm-3以及约1018cm-3之间的浓度的磷、砷、锑等。注入之后，可通过例如可接受的灰化工艺移除光刻胶剂。
在区域50P注入之后，光刻胶剂(未具体示出)形成于区域50P的鳍片60以及STI区域80上方。将光刻胶剂图案化以暴露基板50的区域50N，像是NMOS区域。光刻胶剂可通过使用旋涂技术形成且可通过使用可接受的光刻技术图案化。一旦光刻胶剂被图案化，在区域50N中执行p型杂质的注入，且光刻胶剂可用作为掩模以实质上避免p型杂质被注入到区域50P，像是PMOS区域。p型杂质可为在区域中注入到等于或小于1018cm-3，像是约1016cm-3以及约1018cm-3之间的浓度的硼、氟化硼、铟等。注入之后，可通过例如可接受的灰化工艺移除光刻胶剂。
在区域50N以及区域50P的注入之后，可执行退火以修复注入损坏并活化被注入的p型及/或n型杂质。在一些实施例中，尽管原位和注入掺杂可一起使用，外延鳍片的成长材料可在成长期间被原位掺杂，其可省去注入。
在图10中，于鳍片58/60上形成虚置电介质层90。虚置电介质层90可为例如氧化硅、氮化硅、其组合等，且可根据可接受的技术沉积或热成长。虚置电介质层90的材料可与区域50N以及区域50P为相同材料或不同材料。在虚置电介质层90的组成具有不同的材料或其他差异的一些实施例中，于此也可以使用上述的掩模方法。
继续参照图10，在虚置电介质层90上方形成虚置栅极层92，并在虚置栅极层92上方形成掩模层94。虚置栅极层92可沉积于虚置电介质层90上方且接着像是通过CMP平坦化。掩模层94可沉积于虚置栅极层92上方。虚置栅极层92可为导电或非导电材料且可选自包含非晶硅、多结晶硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物以及金属的群组。虚置栅极层92可通过物理气相沉积(PVD)、CVD、溅射沉积、或其他领域中已知且用于沉积所选材料的技术来沉积。虚置栅极层92可由具有与隔离区域的蚀刻具有高蚀刻选择率的其他材料制成。举例而言，掩模层94可包含氮化硅、氮氧化硅等。在此实例中，单个虚置栅极层92以及单个掩模层94跨过区域50N以及区域50P形成。注意虚置电介质层90被示出成仅覆盖鳍片58/60仅系为了说明的目的。在一些实施例中，可沉积虚置电介质层90使得虚置电介质层90覆盖STI区域80，延伸于虚置栅极层92以及STI区域80之间。
图11A至图19B示出制造实施例装置中的各种附加的步骤。图11A至图19B示出在区域50N以及区域50P的任一个中的部件。举例而言，图11A至图19B中示出的结构可应用于区域50N以及区域50P两者。区域50N以及区域50P的结构中的差异(如果有任何差异)伴随每个附图描述于内文中。
在图11A以及图11B中，可使用可接受的光刻以及蚀刻技术图案化掩模层94(参见图10)以形成掩模94。掩模94的图案可接着被转印到虚置栅极层92。在一些实施例中(未示出)，掩模94的图案亦可通过可接受的蚀刻技术转印到虚置电介质层90以形成虚置栅极92。虚置栅极92覆盖个别的鳍片58/60的通道区域84。掩模94的图案可用以将每个虚置栅极92与邻近的虚置栅极物理性地分开。虚置栅极92亦可具有实质上垂直于个别的外延鳍片58/60的长度方向的长度方向。
继续参照图11A以及图11B，栅极密封间隔物96可形成在虚置栅极92、掩模94及/或鳍片58/60的暴露表面。热氧化或沉积之后各向异性蚀刻可形成栅极密封间隔物96。栅极密封间隔物96可由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔物96之后，可执行轻掺杂源极/漏极(LDD)区域的注入(未明确示出)。在具有不同装置类型的实施例中，类似于上面在图9中讨论的注入，可在区域50N上方形成掩模(像是光刻胶剂)，同时暴露区域50P，并可将适当类型(例如p型)的杂质注入到区域50P中暴露的鳍片60中。接着可将掩模移除。随后，可在区域50P上方形成掩模(像是光刻胶剂)，同时暴露区域50N，并可将适当类型(例如n型)的杂质注入到区域50N中暴露的鳍片58中。接着可将掩模移除。n型杂质可为先前讨论过的任何n型杂质，而p型杂质可为先前讨论过的任何p型杂质。轻掺杂源极/漏极区域可具有约1015cm-3至约1019cm-3的杂质浓度。可使用退火来修复注入损坏并活化注入的杂质。
在图12A以及图12B中，栅极间隔物98沿着虚置栅极92以及掩模94的侧壁形成在栅极密封间隔物96上。可通过共形地沉积绝缘材料并于随后各向异性地蚀刻该绝缘材料来形成栅极间隔物98。栅极间隔物98的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。
注意以上的公开大致上描述了形成间隔物和LDD区域的工艺。可使用其他工艺和顺序。举例而言，可利用更少或附加的间隔物、可利用不同的步骤顺序(例如，在形成栅极间隔物98之前，不对栅极密封间隔物96进行蚀刻，产生“L形”栅极密封物间隔物)、可形成和移除间隔物及/或其他类似者。另外，n型以及p型装置可使用不同结构以及步骤形成。举例而言，n型装置的LDD区域可在形成栅极密封间隔物96之前形成，而p型装置的LDD区域可在形成栅极密封间隔物96之后形成。
在图13A以及图13B中，在鳍片58/60中形成外延源极/漏极区域100以在个别的通道区域84(即鳍片58/60的上部分84)中施加应力，借以提高性能。在鳍片58/60中形成外延源极/漏极区域100使得每个虚置栅极92被设置在外延源极/漏极区域100的各相邻对之间。在一些实施例中，外延源极/漏极区域100可延伸到鳍片58/60中，且也可穿过鳍片58/60。在一些实施例中，使用栅极间隔物98来将外延源极/漏极区域100与虚置栅极92分开适当的横向距离，以使外延源极/漏极区域100不会使后续形成的最终FinFET的栅极短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区域100可通过遮蔽区域50P(例如，PMOS区域)并蚀刻区域50N中的鳍片58的源极/漏极区域以在鳍片58中形成凹槽而形成。接着，区域50N中的外延源极/漏极区域100在凹槽中外延成长。外延源极/漏极区域100可包含任何可接受的材料，像是适于n型FinFET的材料。举例而言，区域50N中的外延源极/漏极区域100可包含在通道区域84中施加拉伸应力的材料，像是硅、碳化硅、掺磷碳化硅、磷化硅等、或任何适合的材料。区域50N中的外延源极/漏极区域100可具有从鳍片58的个别表面凸起的表面，并且可具有刻面(facets)。
区域50P(例如，PMOS区域)中的外延源极/漏极区域100可通过遮蔽区域50N(例如，NMOS区域)并蚀刻区域50P中的鳍片60的源极/漏极区域以在鳍片60中形成凹槽而形成。接着，区域50P中的外延源极/漏极区域100在凹槽中外延成长。外延源极/漏极区域100可包含任何可接受的材料，像是适于p型FinFET的材料。举例而言，区域50P中的外延源极/漏极区域100可包含在通道区域84中施加压缩应力的材料，像是硅锗、掺硼硅锗、锗、锗锡等、或任何适合的材料。区域50P中的外延源极/漏极区域100亦可具有从p型鳍片60的个别表面凸起的表面，并且可具有刻面。
与先前讨论的用以形成轻掺杂源极/漏极区域的工艺类似，外延源极/漏极区域100及/或鳍片58/60可以掺杂物注入以形成源极/漏极区域，接着退火。源极/漏极区域可具有约1019cm-3以及约1021cm-3之间的杂质浓度。源极/漏极区域的n型及/或p型杂质可为先前讨论过的任何杂质。在一些实施例中，外延源极/漏极区域100可在成长期间原位掺杂。
作为使用外延工艺形成在区域50N和区域50P中的外延源极/漏极区域100的结果，外延源极/漏极区的上表面具有刻面，这些刻面横向向外延展到超出鳍片58/60的侧壁。在一些实施例中，这些刻面会导致相同FinFET的相邻源极/漏极区域100如图13C所示地合并。在其他实施例中，相邻源极/漏极区域100在外延工艺完成后如图13D所示地保持分开。在图13C以及图13D所示出的实施例中，形成栅极间隔物98以覆盖鳍片58/60的侧壁的一部分，该部分延展于STI区域80上方，借以阻挡外延成长。在一些实施例中，可调整用以形成栅极间隔物98的间隔物蚀刻以移除间隔物材料来使外延成长区域能够延伸到STI区域80的表面。
在图14A以及图14B中，在前述附图所示的结构上方沉积第一层间电介质(ILD)108。第一ILD 108可由电介质材料形成且可通过任何适合的方法，像是CVD、等离子体增强CVD(PECVD)、或FCVD沉积。电介质材料可包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可使用通过任何可接受工艺形成的其他绝缘材料。在其他实施例中，在第一ILD 108和外延源极/漏极区域100、掩模94和栅极间隔物98之间设置接触蚀刻停止层(CESL)106。CESL 106可包括电介质材料，像是氮化硅、氧化硅、氮氧化硅等，其与上覆的第一ILD 108的材料具有不同的蚀刻率。
在图15A以及图15B中，可执行像是CMP的平坦化工艺以平整化第一ILD 108的顶表面与虚置栅极92或掩模94的顶表面。平坦化工艺亦可移除虚置栅极92上的掩模94以及沿着掩模94侧壁的栅极密封间隔物96以及栅极间隔物98部分。在平坦化工艺之后，虚置栅极92、栅极密封间隔物96、栅极间隔物98以及第一ILD 108的顶表面被平整化。据此，通过第一ILD108暴露虚置栅极92的顶表面。在一些实施例中，可保留掩模94，在这种情况下，平坦化工艺将第一ILD 108的顶表面与掩模94的顶表面平整化。
在图16A以及图16B中，在一或多个蚀刻步骤中移除虚置栅极92，以及掩模94(如果存在的话)，借以形成凹槽110。亦可移除凹槽110中的虚置电介质层90部分。在一些实施例中，仅移除虚置栅极92而保留虚置电介质层90，并使虚置电介质层90通过凹槽110暴露。在一些实施例中，在裸片的第一区域(例如，核心逻辑区域)中将虚置电介质层90自凹槽110移除，而在裸片的第二区域(例如，输入/输出区域)中将虚置电介质层90保留于凹槽110中。在一些实施例中，通过各向异性干蚀刻工艺移除虚置栅极92。举例而言，蚀刻工艺可包含使用选择性蚀刻虚置栅极92而不蚀刻第一ILD 108或栅极间隔物98的一或多个反应气体的干蚀刻工艺。每个凹槽110暴露及/或上覆个别鳍片58/60的通道区域84。将每个通道区域84设置在相邻对的外延源极/漏极区域100之间。在移除期间，当蚀刻虚置栅极92时，可将虚置电介质层90用作为蚀刻停止层。在移除虚置栅极92之后，可接着可选地移除虚置电介质层90。
在图17A以及图17B中，形成用于替代栅极的栅极电介质层112以及栅极电极114。图17C示出图17B的区域120的细节附图。栅极电介质层112共形地沉积于凹槽110中，像是在鳍片58/60的顶表面以及侧壁上，以及在栅极密封间隔物96/栅极间隔物98的侧壁上。虽然未具体示出，栅极电介质层112亦可形成于第一ILD 108的顶表面上。根据一些实施例，栅极电介质层112包括氧化硅、氮化硅或其的多层。在一些实施例中，栅极电介质层112包含高k电介质材料，且在此些实施例中，栅极电介质层112可具有大于约7.0的k值，且可包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐及其组合。栅极电介质层112的形成方法可包含分子束沉积(MBD)、ALD、PECVD等。在虚置电介质层90的一部分保留在凹槽110中的实施例中，栅极电介质层112包含虚置电介质层90的材料(例如，SiO2)。
栅极电极114分别沉积于栅极电介质层112上方，且填充凹槽110的剩余部分。栅极电极114可包含含金属材料，像是氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其的多层。举例而言，虽然于图17B中示出单层栅极电极114，栅极电极114可如图17C所示地包括任意数量的衬层114A、任意数量的工作功能调整层114B以及填充材料114C。在填充凹槽110之后，可执行像是CMP的平坦化工艺以移除过量部分的栅极电介质层112以及栅极电极114的材料，其中过量部分在ILD108的顶表面上方。栅极电极114以及栅极电介质层112的材料的剩余部分因此形成最终FinFET的替代栅极。栅极电极114以及栅极电介质层112可统称为“栅极堆叠物”。栅极以及栅极堆叠物可沿着鳍片58/60的通道区域84的侧壁延伸。
区域50N以及区域50P中栅极电介质层112的形成可同时发生以使每个区域中的栅极电介质层112自相同的材料形成，且栅极电极114的形成可同时发生以使每个区域中的栅极电极114自相同的材料形成。在一些实施例中，每个区域中的栅极电介质层112可通过不同的工艺形成，使得栅极电介质层112可为不同的材料，及/或每个区域中的栅极电极114可通过不同的工艺形成，使得栅极电极114可为不同的材料。当使用不同工艺时，可使用各种遮蔽步骤以遮蔽以及暴露适当的区域。
在图18A以及图18B中，在第一ILD 108上方沉积第二ILD 128。在一些实施例中，第二ILD 128系通过流动式CVD方法形成的流动式膜。在一些实施例中，第二ILD 128系由像是PSG、BSG、BPSG、USG等的电介质材料形成，且可通过任何适合的方法，像是CVD以及PECVD沉积。根据一些实施例，在形成第二ILD 128之前，可对栅极堆叠物(包含栅极电介质层112以及相应的上覆栅极电极114)开槽，使得凹槽直接形成于栅极堆叠物上方且形成于栅极密封间隔物96/栅极间隔物98的相对部分之间。将包括一或多层电介质材料，像是氮化硅、氮氧化硅等的栅极掩模116填充于凹槽中，接着进行平坦化工艺以移除延伸于第一ILD 108上方的电介质材料的过量部分。随后形成穿过栅极掩模116的栅极接点130(图19A以及图19B)以接触开槽过的栅极电极114的顶表面。
在图19A以及图19B中，根据一些实施例，栅极接点130以及源极/漏极接点132形成穿过第二ILD 128以及第一ILD 108。源极/漏极接点132的开口形成穿过第一以及第二ILD108以及128，且栅极接点130的开口形成穿过第二ILD 128以及栅极掩模116。开口可使用可接受的光刻以及蚀刻技术形成。开口中可形成像是扩散阻挡层、粘着层等的衬里以及导电材料。衬里可包含钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍等。可执行像是CMP的平坦化工艺以自第二ILD 128的顶表面移除过量的材料。剩余的衬里以及导电材料形成开口中的源极/漏极接点132以及栅极接点130。在一些实施例中，硅化物可形成在外延源极/漏极区域100以及源极/漏极接点132之间的界面。源极/漏极接点132物理性以及电性耦接至外延源极/漏极区域100，且栅极接点130物理性以及电性耦接至栅极电极114。源极/漏极接点132以及栅极接点130可在不同的工艺中形成，或可在相同的工艺中形成。虽然被示出为形成于相同的截面中，但是在一些实施例中，源极/漏极接点132和栅极接点130中的每一个可形成于不同的截面中，其可避免接点短路。
实施例可达成多个优点。通过在STI区域80的形成中选择特定半导体以及绝缘衬层(例如，半导体衬层64以及绝缘衬层68)，可较佳地在特定退火步骤期间保护鳍片58/60免于氧化。另外，在每个退火步骤期间将绝缘材料(例如，半导体衬层64、绝缘衬层68、第一绝缘材料72以及第二绝缘材料76)维持于特定厚度确保充分致密化第一绝缘材料72同时进一步保护鳍片58/60免于氧化。举例而言，在基板的不同区段的鳍片轮廓可大致上相同且不管是形成2-切口STI区域(2-cut STI region)(利如，用于环形震荡器(RO)元件的FinFET)、8-切口STI区域(利如，用于相变存储器(PCM)元件中的FinFET)、或12-切口STI区域，其中在基板的不同区段中形成较大的STI区域(例如，8-切口及/或12-切口STI区域)将倾向于使鳍片更易于氧化。举例而言，在PCM鳍片60顶部部分的所有高度处的PCM鳍片60的宽度可为在RO鳍片60相应高度处的RO鳍片60的宽度的至少80％(或甚至82％)，即宽度相差不到约20％。事实上，在PCM鳍片60的顶部部分的上80％中的所有高度处的PCM鳍片60的宽度可为在RO鳍片60相应高度处的RO鳍片60的宽度的至少95％(或甚至97％)，即宽度相差不到约5％。另外，在PCM鳍片60的顶部部分的最低点的PCM鳍片60的宽度亦可为在相应的最低点的RO鳍片60的宽度的至少95％(或甚至97％)，即宽度相差不到约5％。再者，鳍片(含不同类型的STI区域，像是RO鳍片60以及PCM鳍片60)的水平宽度在任何位置可相差小于约18％到约20％，而在鳍片顶部部分的上半部相差小于约3％。再者，沿着鳍片58/60的上半部分，水平宽度(平行于基板的主表面)将变化小于约14％，像是小于约12％或小于约10％。鳍片58/60不仅维持设计的方形轮廓，鳍片58/60几乎不包含氧气，甚至没有氧气，使得鳍片58/60维持所需的晶格结构-特别是对于包括SiGe的第二鳍片60而言，其维持应变的晶格结构–以提高性能。对于性能的好处可包含使PMOS迁移率增加约10-15％、增加有效增益(Id,eff)以及开/关增益(Id,of)约3-10％，以及增加环形振荡器速度(例如，NMOS和PMOS之间的反相器)约2％。
在一实施例中，一种半导体装置的形成方法包含：图案化掩模层以及半导体材料以形成第一鳍片以及第二鳍片和插设于第一鳍片以及第二鳍片的沟槽。于第一鳍片、第二鳍片以及沟槽上方形成第一衬层。于第一衬层上方形成绝缘材料。执行第一退火，接着执行绝缘材料的第一平坦化以形成第一平坦化绝缘材料。其后，第一平坦化绝缘材料的顶表面系在掩模层的顶表面上方。执行第二退火，接着执行第一平坦化绝缘材料的第二平坦化以形成第二平坦化绝缘材料。蚀刻绝缘材料以形成浅沟槽隔离(STI)区域且于半导体材料上方形成栅极结构。
在一实施例中，半导体装置的形成方法进一步包括形成第二衬层于第一衬层上方，且第二衬层与第一衬层不同。
在一实施例中，半导体材料包括硅锗。
在一实施例中，第一衬层包括硅。
在一实施例中，在执行绝缘材料的第一平坦化之后，第一平坦化绝缘材料的顶表面系在掩模层的顶表面之上约
Figure BDA0003001132090000191
至约
Figure BDA0003001132090000192
处。
在一实施例中，半导体装置的形成方法进一步包括在蚀刻半导体材料以形成凹槽之前，形成虚置栅极结构；以及在形成源极/漏极区域之后移除虚置栅极结构。
在一实施例中，执行第一退火包括在300℃以及约700℃之间执行约1小时至约2小时之间的热处理。
在另一实施例中，一种半导体装置的形成方法包含：在基板的第一区域上方形成第一鳍片堆叠物以及在基板的第二区域上方形成第二鳍片堆叠物。第一鳍片堆叠物包括硅鳍片，且第二鳍片堆叠物包括硅锗鳍片。于第一鳍片堆叠物以及第二鳍片堆叠物上方形成硅衬层，且在硅衬层上方形成绝缘衬层。于绝缘衬层上方形成绝缘材料，使得绝缘材料具有第一顶表面。执行第一退火。平坦化绝缘材料以形成第一平坦化绝缘材料，使得第一平坦化绝缘材料具有在第一鳍片堆叠物之上的第一顶表面以及第二鳍片堆叠物的第一顶表面之上的第二顶表面。执行第二退火。平坦化第一平坦化绝缘材料，借以暴露第二鳍片堆叠物的一部分。
在一实施例中，在第二退火之后，与基板相距一距离的第一鳍片堆叠物的宽度和与基板相距该距离的第二鳍片堆叠物的宽度相差小于3％。
在一实施例中，绝缘衬层包括氧化物。
在一实施例中，执行第一退火包括进一步氧化绝缘衬层。
在一实施例中，形成该绝缘材料包括：通过流动式化学气相沉积(FCVD)形成第一绝缘材料；以及通过等离子体增强化学气相沉积(PECVD)形成第二绝缘材料。
在一实施例中，形成硅鳍片于第一区域上方包括：形成第一掩模于第二区域上方；蚀刻基板的第一区域以形成硅鳍片；以及移除第一掩模。
在一实施例中，半导体装置的形成方法进一步包括形成第三鳍片堆叠物于基板的第二区域上方，第三鳍片堆叠物包括第二硅锗鳍片，第二硅锗鳍片系相变存储器元件的一部分，第一硅锗鳍片系环形震荡器的一部分。
在一实施例中，第一硅锗鳍片以及第二硅锗鳍片各包括顶部部分，顶部部分具有垂直于基板的主表面测得的长度；以及其中在执行第二退火之后，各顶部部分包括最高点以及最低点，最低点更接近基板，各顶部部分进一步包括：第一宽度，位于与最高点相距20％的长度处，第二硅锗鳍片的第一宽度与第一硅锗鳍片的第一宽度相差小于5％；第二宽度，位于与最高点相距40％的长度处，第二硅锗鳍片的第二宽度与第一硅锗鳍片的第二宽度相差小于5％；第三宽度，位于与最高点相距80％的长度处，第二硅锗鳍片的第三宽度与第一硅锗鳍片的第三宽度相差小于5％；第四宽度，位于与最高点相距90％的长度处，第二硅锗鳍片的第四宽度与第一硅锗鳍片的第四宽度相差小于5％；以及第五宽度，位于最低点，第二硅锗鳍片的第五宽度与第一硅锗鳍片的第五宽度相差小于5％。
在又一实施例中，一种半导体装置的形成方法包含：于基板上方形成第一半导体鳍片以及第二半导体鳍片。在第一半导体鳍片以及第二半导体鳍片上方以及之间沉积半导体层，在半导体层上方沉积第一绝缘层，第一绝缘层包括氧化物，且在第一绝缘层上方沉积第二绝缘层。执行第一退火，其氧化至少一部分的半导体层。在第二绝缘层上执行第一平坦化，使得第二绝缘层在第一平坦化之后具有在第一半导体鳍片以及第二半导体鳍片之上的第一平整顶表面。执行第二退火，且半导体层在第二退火之后被氧化。在第二半导体层上执行第二平坦化，使得第二绝缘层在第二平坦化之后具有第二平整顶表面。对第二绝缘层开槽，使得第二绝缘层具有在第一半导体鳍片以及第二半导体鳍片的顶表面之下的第三顶表面。
在一实施例中，第一半导体鳍片以及第二半导体鳍片包括硅锗。
在一实施例中，在对第二绝缘层开槽之后，第一半导体鳍片包括凸出于第二绝缘层之上的上部分，上部分的外侧边缘包括小于约5％的氧浓度。
在一实施例中，其中第一半导体鳍片在第一半导体鳍片的上半部包括一系列的宽度，该一系列的宽度平行于基板的主表面，该一系列的宽度中的每一个宽度彼此之间的差异小于约10％。
在一实施例中，半导体装置的形成方法进一步包括蚀刻每一个第一半导体鳍片以及第二半导体鳍片的端部；在每一个第一半导体鳍片以及第二半导体鳍片的相对侧上形成源极/漏极区域；以及在每一个第一半导体鳍片以及第二半导体鳍片上方形成栅极结构。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的形成方法，该方法包括:
图案化一掩模层以及一半导体材料以形成一第一鳍片以及一第二鳍片与插设于第一鳍片以及第二鳍片之间的一沟槽；
形成一第一衬层于该第一鳍片、该第二鳍片以及该沟槽上方；
形成一绝缘材料于该第一衬层上方；
执行一第一退火；
于执行该第一退火之后执行该绝缘材料的一第一平坦化以形成一第一平坦化绝缘材料，该第一平坦化绝缘材料的一顶表面系在该掩模层的一顶表面上方；
执行一第二退火；
于执行该第二退火之后执行该第一平坦化绝缘材料的一第二平坦化以形成一第二平坦化绝缘材料；
蚀刻该绝缘材料以形成多个浅沟槽隔离区域；以及
形成一栅极结构于该半导体材料上方。
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