DE102020115412B3 - Austrittsarbeitssteuerung in gate-strukturen - Google Patents

Austrittsarbeitssteuerung in gate-strukturen Download PDF

Info

Publication number
DE102020115412B3
DE102020115412B3 DE102020115412.7A DE102020115412A DE102020115412B3 DE 102020115412 B3 DE102020115412 B3 DE 102020115412B3 DE 102020115412 A DE102020115412 A DE 102020115412A DE 102020115412 B3 DE102020115412 B3 DE 102020115412B3
Authority
DE
Germany
Prior art keywords
metal
layer
gate
gate dielectric
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020115412.7A
Other languages
English (en)
Inventor
Hsin-Yi Lee
Cheng-Lung Hung
Ji-Cheng Chen
Weng Chang
Chi Chui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of DE102020115412B3 publication Critical patent/DE102020115412B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

Ein Halbleiterbauelement mit unterschiedlichen Gatestrukturkonfigurationen und ein Verfahren zur deren Herstellung sind offenbart. Das Halbleiterbauelement weist eine Finnenstruktur, die auf einem Substrat angeordnet ist, ein nanostrukturiertes Kanalgebiet, das auf der Finnenstruktur angeordnet ist, und eine Gate-All-Around-Struktur (GAA-Struktur), die das nanostrukturierte Kanalgebiet umgibt, auf. Die GAA-Struktur weist eine High-K-Gatedielektrikumschicht (HK-Gatedielektrikumschicht) mit einem metalldotierten Gebiet, das Dotierstoffe eines ersten metallischen Materials enthält, eine p-Austrittsarbeitsmetallschicht (pWFM-Schicht), die auf der HK-Gatedielektrikumschicht angeordnet ist, eine Bimetallnitridschicht, die zwischen der HK-Gatedielektrikumschicht und der pWFM-Schicht eingefügt ist, eine n-Austrittsarbeitsmetallschicht (nWFM-Schicht), die auf der pWFM-Schicht angeordnet ist, und eine Gate-Metallfüllschicht, die auf der nWFM-Schicht angeordnet ist, auf. Die pWFM-Schicht enthält ein zweites metallisches Material und die Bimetallnitridschicht enthält das erste und zweite metallische Material.

Description

  • STAND DER TECHNIK
  • Mit Fortschritten in der Halbleitertechnologie kam steigender Bedarf an höher Speicherkapazität, schnelleren Verarbeitungssystemen, höherer Leistung und niedrigeren Kosten. Um diese Bedürfnisse zu erfüllen, verkleinert die Halbleiterindustrie die Abmessungen von Halbleiterbauelementen, wie Metalloxid-Halbleiterfeldeffekttransistoren (MOSFETs), umfassend planare MOSFETs und Finnen-Feldeffekttransistoren (finFETs), stetig. Solch eine Verkleinerung hat die Komplexität von Halbleiterherstellungsprozessen erhöht.
  • Zum Stand der Technik wird auf die US 2019/0097 023 A1 , US 2020/0 035 678 A1 , US 2015/0 255 267 A1 und US 2019/0057 863 A1 verwiesen. Die US 2019/0097 023 A1 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements, welches umfasst: Aufnehmen einer Halbleiterstruktur, wobei die Halbleiterstruktur umfasst: eine Finnenstruktur; ein Dummy-Gate quer über der Finnenstruktur, um einen Kanalbereich der Finnenstruktur zu definieren; und eine dielektrische Dummy-Schicht, die den Kanalbereich der Finnenstruktur von dem Dummy-Gate trennt; Entfernen des Dummy-Gates und der dielektrischen Dummy-Schicht, um den Kanalbereich der Finnenstruktur freizulegen; und Ausbilden einer dotierten Grenzschicht, die den Kanalbereich der Finnenstruktur bedeckt, wobei die dotierte Grenzschicht einen Dotierstoff enthält, der aus der Gruppe ausgewählt ist, die aus Al, Hf, La, Sc, Y und einer Kombination davon besteht. Die US 2020/0 035 678 A1 beschreibt Halbleiterbauelemente und Verfahren zu deren Herstellung. Das Halbleiterbauelement umfasst einen ersten Transistor auf einem Substrat und einen zweiten Transistor auf dem Substrat. Der erste und der zweite Transistor umfasst mehrere Halbleitermuster, die vertikal auf dem Substrat gestapelt und vertikal voneinander beabstandet sind, und ein dielektrisches Gatemuster und ein Austrittsarbeitsmuster, das einen Raum zwischen den Halbleitermustern ausfüllt. Das Austrittsarbeitsmuster des ersten Transistors enthält eine erste Austrittsarbeits-Metallschicht, das Austrittsarbeits-Muster des zweiten Transistors enthält die erste Austrittsarbeits-Metallschicht und eine zweite Austrittsarbeits-Metallschicht, wobei die erste Austrittsarbeits-Metallschicht des ersten und des zweiten Transistors eine Austrittsarbeit aufweist, die größer ist als die der zweiten Austrittsarbeits-Metallschicht, und der erste Transistor eine Schwellenspannung aufweist, die kleiner ist als die des zweiten Transistors. Die US 2015/0 255 267 A1 beschreibt ein Verfahren zum Bilden eines Halbleiterbauelements. Gemäß einer Ausführungsform umfasst das Verfahren das Abscheiden eines mit Aluminium dotierten High-k-Films auf einem Substrat durch Atomlagenabscheidung (ALD), die umfasst: a) Pulsen eines metallhaltigen Vorläufergases in eine Prozesskammer, die das Substrat enthält, b) Pulsen ein aluminiumhaltiges Vorläufergas in die Prozesskammer, wobei a) und b) nacheinander ohne einen dazwischenliegenden Oxidationsschritt durchgeführt werden und c) ein sauerstoffhaltiges Gas in die Prozesskammer gepulst wird. Das Verfahren kann ferner das Wärmebehandeln des mit Aluminium dotierten High-k-Films umfassen, um zu kristallisieren oder die Kristallisation des Films zu erhöhen. Die US 2019/0 057 863 A1 beschreibt ein Verfahren und eine Vorrichtung zum Bilden einer Halbleiterstruktur, einschließlich des Abscheidens eines Dotierungsstapels mit einer ersten Oberfläche auf einer dielektrischen Schicht mit hohem k, wobei der Dotierungsstapel mindestens eine erste Metallschicht mit einer ersten Oberfläche, mindestens eine zweite Metallschicht umfassend ein erstes Aluminiumdotierungsmittel und eine erste Oberfläche, wobei die zweite Metallschicht auf der ersten Oberfläche der ersten Metallschicht liegt und mindestens eine dritte Metallschicht auf der ersten Oberfläche der zweiten Metallschicht aufweist; Abscheiden einer Glühschicht auf der ersten Oberfläche des Dotierungsstapels; Tempern der Struktur, um zumindest den ersten Aluminium-Dotierstoff in die High-k-Dielektrikumsschicht zu diffundieren; Entfernen der Glühschicht; und Abscheiden mindestens einer Austrittsarbeitsschicht auf der ersten Oberfläche des Dotierungsstapels.
  • Figurenliste
  • Aspekte der Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen.
    • 1A, 1B-1C und 1D-1G veranschaulichen eine isometrische Ansicht, Querschnittansichten und Bauelementmerkmale eines Halbleiterbauelements mit unterschiedlichen Gatestrukturen in Übereinstimmung mit manchen Ausführungsformen.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zur Fertigung eines Halbleiterbauelements mit unterschiedlichen Gatestrukturen in Übereinstimmung mit manchen Ausführungsformen.
    • 3A-11B veranschaulichen Querschnittansichten eines Halbleiterbauelements mit unterschiedlichen Gatestrukturen bei verschiedenen Phasen seines Fertigungsprozesses in Übereinstimmung mit manchen Ausführungsformen.
    • 12 ist ein Ablaufdiagramm eines Verfahrens zur Fertigung eines Halbleiterbauelements mit unterschiedlichen Gatestrukturen in Übereinstimmung mit manchen Ausführungsformen.
    • 13A-17B veranschaulichen Querschnittansichten eines Halbleiterbauelements mit unterschiedlichen Gatestrukturen bei verschiedenen Phasen seines Fertigungsprozesses in Übereinstimmung mit manchen Ausführungsformen.
  • Veranschaulichende Beispiele werden nun in Bezug auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen geben gleiche Bezugszeichen im Allgemeinen identische, funktional ähnliche und/oder strukturell ähnliche Elemente an.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann der Prozess zur Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Wie hier verwendet, bedeutet die Bildung eines ersten Merkmals auf einem zweiten Merkmal, dass das erste Merkmal in direktem Kontakt mit dem zweiten Merkmal gebildet ist. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, unter‟, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Zeichnungen veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Zeichnungen abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Es wird angemerkt, dass Referenzen in der Beschreibung auf „eine Ausführungsform“, „irgendeine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ usw. angeben, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine Struktur oder Eigenschaft aufweisen kann, aber nicht jede Ausführungsform unbedingt dieses bestimmte Merkmal, diese Struktur oder Eigenschaft aufweisen muss. Außerdem beziehen sich solche Phrasen nicht unbedingt auf dieselbe Ausführungsform. Weiter, wenn ein bestimmtes Merkmal, eine Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben ist, wäre es in Kenntnis eines Fachkundigen, solch ein Merkmal, eine Struktur oder Eigenschaft in Verbindung mit anderen Ausführungsformen zu bewirken, egal ob ausdrücklich beschrieben oder nicht.
  • Wie hierin verwendet, bezieht sich der Ausdruck „high-k“ auf eine hohe Permittivität. In dem Feld von Halbleiterbauelementstrukturen und Herstellungsprozessen bezieht sich high-k auf eine Permittivität, die größer als die Permittivität von SiO2 ist (z.B. größer als 3,9).
  • Wie hierin verwendet, bezieht sich der Ausdruck „low-k“ auf eine niedrige Permittivität. In dem Gebiet von Halbleiterbauelementstrukturen und Herstellungsprozessen bezieht sich low-k auf eine Permittivität, die kleiner als die Permittivität von SiO2 ist (z.B. kleiner als 3,9).
  • Wie hierin verwendet, definiert der Ausdruck „p“ eine Struktur, Schicht und/oder ein Gebiet als mit p-Dotierstoffen dotiert, wie Bor.
  • Wie hierin verwendet, definiert der Ausdruck „n“ eine Struktur, Schicht und/oder ein Gebiet als mit n-Dotierstoffen dotiert, wie Phosphor.
  • Wie hierin verwendet, definiert der Ausdruck „nanostrukturiert“ eine Struktur, Schicht und/oder ein Gebiet, die bzw. das ein horizontales Ausmaß (z.B. entlang einer X- und/oder Y-Achse) und/oder ein vertikales Ausmaß (z.B. entlang einer Z-Achse) kleiner als zum Beispiel 100 nm aufweist.
  • Wie hierin verwendet, definiert der Ausdruck „n-Austrittsarbeitsmetall (nWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert näher an einer Leitungsbandenergie als einer Valenzbandenergie eines Materials eines FET-Kanalgebiets. In manchen Ausführungsformen definiert der Ausdruck „n-Austrittsarbeitsmetall (nWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert kleiner als 4,5 eV.
  • Wie hierin verwendet, definiert der Ausdruck „p-Austrittsarbeitsmetall (pWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert näher an einer Valenzbandenergie als einer Leitungsbandenergie eines Materials eines FET-Kanalgebiets. In manchen Ausführungsformen definiert der Ausdruck „p-Austrittsarbeitsmetall (pWFM) ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert gleich oder größer als 4,5 eV.
  • In manchen Ausführungsformen können die Ausdrücke „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Menge angeben, der innerhalb von 5% des Werts variiert (z.B. ±1%, ±2%, ±3%, 4±, ±5% des Werts). Diese Werte sind bloß Beispiele und nicht angedacht, begrenzend zu sein. Die Ausdrücke „etwa“ und „im Wesentlichen“ können sich auf einen Prozentsatz der Werte beziehen.
  • Wie hierin verwendet, definiert der Ausdruck „Mehrschwellenspannungsbauelement (Multi-Vt-Bauelement)“ ein Halbleiterbauelement mit zwei oder mehreren FETs, wo jeder der zwei oder mehreren FETs eine Schwellenspannung aufweist, die sich voneinander unterscheiden.
  • Die hierin offenbarten Finnenstrukturen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse können Fotolithografie- und selbstausgerichtete Prozesse kombinieren, was erlaubt, dass Strukturen erzeugt werden, die zum Beispiel kleinere Teilungen aufweisen, als sie sonst unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel ist eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Spacer sind entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die restlichen Spacer werden dann verwendet, um die Finnenstrukturen zu strukturieren.
  • Die benötigte Gate-Spannung - die Schwellenspannung (Vt) - um einen Feldeffekttransistor (FET) einzuschalten, kann von dem Halbleitermaterial des FET-Kanalgebiets und/oder dem effektiven Austrittsarbeitswert (EWF-Wert) einer Gatestruktur des FET abhängen. Zum Beispiel kann ein Verkleinern des Unterschieds zwischen dem/den EWF-Wert(en) der NFET-Gatestruktur und der Leitungsbandenergie des Materials (z.B. 4,1 eV für Si oder 3,8 eV für SiGe) des NFET-Kanalgebiets die NFET-Schwellenspannung für einen n-FET (NFET) verkleinern. Ein Verkleinern des Unterschieds zwischen dem/den EWF-Wert(en) der PFET-Gatestruktur und der Valenzbandenergie des Materials (z.B. 5,2 eV für Si oder 4,8 eV für SiGe) des PFET-Kanalgebiets kann die PFET-Schwellenspannung für einen p-FET (PFET) verkleinern. Die EWF-Werte der FET-Gatestrukturen können von der Dicke und/oder Materialzusammensetzung jeder der Schichten der FET-Gatestruktur abhängen. Dementsprechend können FETs mit unterschiedlichen Schwellenspannungen hergestellt werden, indem die Dicke und/oder Materialzusammensetzung der FET-Gatestrukturen angepasst wird.
  • Aufgrund des steigenden Bedarfs an multifunktionalen tragbaren Geräten gibt es einen steigenden Bedarf an FETs mit unterschiedlichen Schwellenspannungen auf demselben Substrat. Eine Weise solche Multi-Vt-Bauelemente zu erzielen, kann mit unterschiedlichen Austrittsarbeitsmetallschichtdicken (WFM-Schichtdicken) in den FET-Gatestrukturen sein. Jedoch können die unterschiedlichen WFM-Schichtdicken durch die FET-Gatestruktur-Geometrien eingeschränkt sein. Zum Beispiel können in Gate-All-Around-FETs (GAA-FETs) die WFM-Schichtdicken durch den Abstand zwischen den nanostrukturierten Kanalgebieten der GAA-FETs eingeschränkt sein. Unterschiedliche WFM-Schichtdicken abzuscheiden, kann mit der stetigen Verkleinerung von FETs (z.B. GAA-FETs und/oder finFETs) zunehmend schwieriger werden. Zur Verbesserung stellt die Erfindung einer Halbleitervorrichtungen nach Anspruch 1 und nach Anspruch 10 sowie Verfahren zur Herstellung nach Anspruch 14 und 15 bereit.
  • Die vorliegende Erfindung stellt ein Beispiel von Multi-Vt-Bauelementen mit FETs (z.B. GAA-FETs), die voneinander unterschiedliche Schwellenspannungen aufweisen, bereit und stellt Beispielverfahren zur Bildung solcher FETs auf demselben Substrat bereit. Die Beispielverfahren bilden PFETs mit WFM-Schicht aus ähnlichem Material und mit ähnlicher Dicke aber mit unterschiedlichen Schwellenspannungen, auf demselben Substrat. Diese Beispielverfahren können kosteneffektiver (z.B. Kosten um etwa 20% bis etwa 30% reduziert) und zeiteffizienter (z.B. Zeit um etwa 15% bis etwa 20% verringert) bei der Herstellung von zuverlässigen FET-Gatestrukturen mit unterschiedlichen Schwellenspannungen als andere Verfahren zur Bildung von FETs mit ähnlichen Kanalabmessungen und Schwellenspannungen auf demselben Substrat sein. Zusätzlich können diese Beispielverfahren FET-Gatestrukturen mit viel kleineren Abmessungen (z.B. dünnere Gatestapel) als andere Verfahren zur Bildung von FETs mit ähnlichen Schwellenspannungen bilden.
  • In manchen Ausführungsformen können PFETs mit unterschiedlichen GatestrukturKonfigurationen aber mit ähnlicher WFM-Schicht selektiv auf demselben Substrat gebildet werden, um voneinander unterschiedliche Schwellenspannungen zu erzielen. Die unterschiedlichen Gatestrukturen können (i) metalldotierte Gebiete unterschiedlicher Metallkonzentrationen innerhalb von dielektrischen High-k-Gate-Schichten (HK-Gatedielektrikumschichten) und (ii) Bimetall-Nitridschichten unterschiedlicher Metallkonzentrationen zwischen HK-Gatedielektrikumschichten und WFM-Schichten aufweisen. Die unterschiedlichen Metallkonzentrationen resultieren in Gatestrukturen mit unterschiedlichen EWF-Werten und Schwellenspannungen. In manchen Ausführungsformen können variierende Metallkonzentrationen innerhalb einer Spanne von etwa 2 Atomprozent bis etwa 10 Atomprozent etwa ±80 mV Verschiebungen in EWF-Werten und etwa ±50 mV Verschiebungen in Schwellenspannungen induzieren. Daher kann eine Abstimmung der Metallkonzentrationen innerhalb von HK-Gatedielektrikumschichten und zwischen HK-Gatedielektrikumschichten und WFM-Schichten die EWF-Werte der PFET-Gatestrukturen abstimmen und kann als ein Resultat die Schwellenspannungen der PFETs anpassen, ohne das Material und/oder die Dicke der WFM-Schichten zu variieren.
  • Ein Halbleiterbauelement 100, das PFETs 102P1-102P4 und NFETs 102N1-102N4 aufweist, wird in Bezug auf 1A-1G gemäß manchen Ausführungsformen beschrieben. 1A veranschaulicht eine isometrische Ansicht von Halbleiterbauelement 100 gemäß manchen Ausführungsformen. 1B und 1C veranschaulichen Querschnittansichten entlang perspektivischen Linien A-A und B-B von Halbleiterbauelement 100 von 1A gemäß manchen Ausführungsformen. 1E-1G veranschaulichen Bauelementeigenschaften von Halbleiterbauelement 100 gemäß manchen Ausführungsformen. Die Besprechung von PFET 102P1 gilt für 102P2-102P4 und die Besprechung von NFET 102N1 gilt für NFETs 102N2-102N4, außer anders genannt. Die Besprechung von Elementen von PFETs 102P1-102P4 und NFETs 102N1-102N4 mit denselben Beschriftungen gelten füreinander, außer anders genannt.
  • In Bezug auf 1A-1C kann Halbleiterbauelement 100 auf einem Substrat 106 gebildet sein. Substrat 106 kann ein Halbleitermaterial sein, wie Silizium, Germanium (Ge), Siliziumgermanium (SiGe), eine Silizium-auf-Isolator-Struktur (SOI-Struktur) und eine Kombination davon. Weiter kann Substrat 106 mit p-Dotierstoffen (z.B. Bor, Indium, Aluminium oder Gallium) oder n-Dotierstoffen (z.B. Phosphor oder Arsen) dotiert sein.
  • PFET 102P1 und NFET 102N1 können Finnenstrukturen 108P-108N, die sich entlang einer X-Achse erstrecken, epitaktische Gebiete 110P-110N, die auf jeweiligen Finnenstrukturen 108P-108N angeordnet sind, nanostrukturierte Kanalgebiete 120P-120N, die zwischen jeweiligen epitaktischen Gebieten 110P-110N angeordnet sind, Gatestrukturen 112P-112N, die jeweilige nanostrukturierte Kanalgebiete 120P-120N umgeben, Innen-Spacer 113 und Gate-Spacer 114 aufweisen.
  • In manchen Ausführungsformen können Finnenstrukturen 108P-108N ein Material ähnlich dem Substrat 106 aufweisen. Nanostrukturierte Kanalgebiete 120P-120N können Halbleitermaterialien ähnlich dem Substrat 106 oder unterschiedlich davon aufweisen und können Halbleitermaterial ähnlich oder unterschiedlich voneinander aufweisen. In manchen Ausführungsformen können nanostrukturierte Kanalgebiete 120N Si, SiAs, Siliziumphosphid (SiP), SiC oder Siliziumkohlenstoffphosphid (SiCP) enthalten und nanostrukturierte Kanalgebiete 120P können SiGe, Siliziumgermaniumbor (SiGeB), Germaniumbor (GeB), Siliziumgermaniumzinnbor (SiGeSnB) oder eine III-V-Halbleiterverbindung enthalten. In manchen Ausführungsformen können nanostrukturierte Kanalgebiete 120P-120N beide Si, SiAs, SiP, SiC, SiCP, SiGe, SiGeB, GeB, SiGeSnB oder eine III-V-Halbleiterverbindung enthalten. Obwohl rechteckige Querschnitte nanostrukturierter Kanalgebiete 120P-120N gezeigt sind, können nanostrukturierte Kanalgebiete 120P-120N Querschnitte anderer geometrischer Formen (z.B. rund, elliptisch, dreieckig oder polygonal) aufweisen.
  • Epitaktische Gebiete 110P-110N können auf jeweiligen Finnenstrukturen 108P-108N wachsen gelassen werden und können Source/Drain-Gebiete (S/D-Gebiete) von PFET 102P1 und NFET 102N1 sein. Epitaktische Gebiete 110P-110N können epitaktisch gewachsene Halbleitermaterialien sein, die ähnlich oder unterschiedlich voneinander sind. In manchen Ausführungsformen kann das epitaktisch gewachsene Halbleitermaterial dasselbe Material wie das Material von Substrat 106 oder ein unterschiedliches Material davon enthalten. Epitaktische Gebiete 110P und 110N können p beziehungsweise n sein. In manchen Ausführungsformen können epitaktische n-Gebiete 110N SiAs, SiC oder SiCP enthalten. Epitaktische p-Gebiete 110P können SiGe, SiGeB, GeB, SiGeSnB, eine III-V-Halbleiterverbindung oder eine Kombination davon enthalten.
  • Gatestrukturen 112P-112N können mehrschichtige Strukturen sein. Gatestrukturen 112P-112N können um jeweilige nanostrukturierte Kanalgebiete 120P-120N gewunden sein, für die Gatestrukturen 112P-112N als „Gate-All-Around-Strukturen (GAA-Strukturen)“ oder „Horizontale Gate-All-Around-Strukturen (HGAA-Strukturen)“ bezeichnet werden können. PFET 102P1 und NFET 102N1 können als „GAA PFET 102P1 und NFET 102N1“ bezeichnet werden. In manchen Ausführungsformen können PFET 102P1 und NFET 102N1 finFETs sein und Finnengebiete (nicht gezeigt) anstatt von nanostrukturierten Kanalgebieten 120P-120N aufweisen. Solche finFETs 120P1-120N1 können jeweilige Gatestrukturen 112P-112N auf Finnengebieten angeordnet aufweisen.
  • Gatestrukturen 112P-112N können (i) Grenzflächenoxidschichten (IO-Schichten) 127, (ii) HK-Gatedielektrikumschichten 128P-128N, (iii) metalldotierte Gebiete 128Pd-128Nd, (iv) n-WFM-Schichten („nWFM“-Schichten) 131, (vii) Kleberschichten 132 und (viii) Gate-Metallfüllschichten 133 aufweisen. Gatestruktur 112P kann weiter Bimetall-Nitridschicht 129 und p-WFM-Schicht („pWFM“-Schicht) 130 aufweisen. Obwohl 1B-1C zeigen, dass alle der Schichten von Gatestruktur 112P um nanostrukturierte Kanalgebiete 120P gewunden sind, können nanostrukturierte Kanalgebiete 120P durch mindestens IO-Schichten 127 und HK-Gatedielektrikumschichten 128P umwunden sein, um die Räume zwischen angrenzenden nanostrukturierten Kanalgebieten 120P zu füllen. Dementsprechend können nanostrukturierte Kanalgebiete 120P elektrisch voneinander isoliert sein, um Kurzschluss zwischen Gatestruktur 112P und S/D-Gebieten 110P während eines Betriebs von PFET 102P1 zu verhindern. Ähnlich können nanostrukturierte Kanalgebiete 120N durch mindestens IO-Schichten 127 und HK-Gatedielektrikumschichten 128N umwunden sein, um nanostrukturierte Kanalgebiete 120N elektrisch voneinander zu isolieren, um Kurzschluss zwischen Gatestrukturen 112N und S/D-Gebieten 110N während eines Betriebs vom NFET 102N1 zu verhindern.
  • IO-Schichten 127 können an nanostrukturierten Kanalgebieten 120P-120N angeordnet sein. In manchen Ausführungsformen können IO-Schichten 127 Siliziumoxid (SiO2), Siliziumgermaniumoxid (SiGeOx) oder Germaniumoxid (GeOx) enthalten und eine Dicke aufweisen, die von etwa 0,5 nm bis etwa 1,5 nm reicht.
  • Dielektrische HK-Gate-Schichten 128P-128N können auf IO-Schichten 127 angeordnet sein. Jede der HK-Gatedielektrikumschichten 128P-128N kann eine Dicke aufweisen (z.B. etwa 1 nm bis etwa 3 nm), die etwa 2 bis 3-mal die Dicke von IO-Schichten 127 ist und kann (i) ein High-k-Dielektrikum-Material, wie Hafniumoxid (HfO2), Titanoxid (TiO2), Hafniumzirconiumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirconiumoxid (ZrO2) und Zirconiumsilikat (ZrSiO2) und (ii) ein High-k-Dielektrikum-Material mit Oxiden von Lithium (Li), Beryllium (Be), Magnesium (Mg), Kalzium (Ca), Strontium (Sr), Scandium (Sc), Yttrium (Y), Zirconium (Zr), Aluminium (AI), Lanthan (La), Cerium (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb), Lutetium (Lu), oder (iii) eine Kombination davon enthalten.
  • Dielektrische HK-Gate-Schichten 128P-128N können jeweilige metalldotierte Gebiete 128Pd-128Nd aufweisen. In manchen Ausführungsformen können metalldotierte Gebiete 128Pd-128Nd Dotierstoffe von (i) einem Metall aus Gruppe IIA (z.B. Magnesium (Mg) oder Strontium (Sr)), Gruppe IIIA (z.B. Aluminium (Al)), Gruppe IIIB (z.B. Yttrium (Y)) oder Gruppe IVB (z.B. Zirconium (Zr)) der Periodentabelle; (ii) ein Seltenerdmetall, wie Lanthan (LA), Yttrium (Y), Scandium (Sc), Cerium (Ce), Ytterbium (Yb), Erbium (Er), Dysprosium (Dy) und Lutetium (Lu); oder (iii) eine Kombination davon enthalten. In manchen Ausführungsformen können metalldotierte Gebiete 128Pd-128Nd Al-Dotierstoffe oder La-Dotierstoffe enthalten. In manchen Ausführungsformen könnte metalldotiertes Gebiet 128Nd in der HK-Gatedielektrikumschicht 128N (in 17B gezeigt) nicht vorliegen, als ein Resultat des Fertigungsprozesses (z.B. Verfahren 1200), der verwendet wird, um PFET 102P1 und NFET 102N1 zu bilden, wie unten detaillierter beschrieben wird.
  • Bimetall-Nitridschicht 129 kann auf der HK-Gatedielektrikumschicht 128P angeordnet sein. In den Ausführungsformen der Erfindung enthält die Bimetall-Nitridschicht 129 (i) ein erstes Metall, das dasselbe wie das Dotierstoffmaterial ist, das im metalldotierten Gebiet 128Pd enthalten ist, und (ii) ein zweites Metall, das dasselbe wie ein Metall ist, das in der pWFM-Schicht 130 enthalten ist. In manchen Ausführungsformen kann die pWFM-Schicht 130 ein metallisches Material mit einem Austrittsarbeitswert näher bei einer Valenzbandrandenergie als einer Leitungsbandrandenergie eines Materials aus nanostrukturierten Kanalgebieten 120P enthalten. Zum Beispiel kann pWFM-Schicht 130 ein im Wesentlichen Al-freies (z.B. ohne Al) metallisches Material mit einem Austrittsarbeitswert gleich oder größer als 4,5 eV (z.B. etwa 4,5 eV bis etwa 5,5 eV) enthalten, der näher an der Valenzbandrandenergie (z.B. 5,2 eV von Si) ist als der Leitungsbandrandenergie (z.B. 4,1 eV von Si) von nanostrukturierten Kanalgebieten 120P.
  • In manchen Ausführungsformen kann pWFM-Schicht 130 (i) im Wesentlichen Al-freie (z.B. ohne Al) Ti-basierte Nitride oder Legierungen, wie Titannitrid (TiN), Titansiliziumnitrid (TiSiN), Titan-Gold-Legierung (Ti-Au-Legierung), Titan-Kupfer-Legierung (Ti-Cu-Legierung), Titan-Chromium-Legierung (Ti-Cr-Legierung), Titan-Kobalt-Legierung (Ti-Co-Legierung), Titan-Molybdän-Legierung (Ti-Mo-Legierung) und Titan-Nickel-Legierung (Ti-Ni-Legierung); (ii) im Wesentlichen Al-freie (z.B. ohne Al) Ta-basierte Nitride oder Legierungen, wie Tantalnitrid (TaN), Tantalsiliziumnitrid (TaSiN), Tantal-Gold-Legierung (Ta-Au-Legierung), Tantal-Kupfer-Legierung (Ta-Cu-Legierung), Tantal-Wolfram-Legierung (Ta-W-Legierung), Tantal-Platin-Legierung (Ta-Pt-Legierung), Tantal-Molybdän-Legierung (Ta-Mo-Legierung) und Tantal-Nickel-Legierung (Ta-Ni-Legierung); oder (iii) eine Kombination davon enthalten. In manchen Ausführungsformen kann pWFM-Schicht 130 eine Dicke aufweisen, die von etwa 1 nm bis etwa 3 nm reicht. Die Dicke innerhalb dieser Spanne kann pWFM-Schicht 130 erlauben, um nanostrukturierte Kanalgebiete 120P gewunden zu werden, ohne durch die Beabstandung zwischen angrenzenden nanostrukturierten Kanalgebieten 120P eingeschränkt zu sein.
  • Der Austrittsarbeitswert von pWFM-Schicht 130 kann einen EWF-Wert zu Gatestruktur 112P von PFET 102P1 induzieren. Dieser EWF-Wert von Gatestruktur 112P kann angepasst werden, ohne die Dicke von pWFM-Schicht 130 zu variieren, indem die Konzentration von Metalldotierstoffen im metalldotierten Gebiet 128Pd und/oder die Konzentration des ersten Metalls in der Bimetall-Nitridschicht 129 gesteuert wird. Zusätzlich können, indem die Konzentrationen von Metalldotierstoffen und/oder dem ersten Metall gesteuert werden, PFETs 102P1-102P4 mit ähnlicher pWFM-Schicht 130 konfiguriert sein, um Gatestrukturen 112P mit EWF-Werten aufzuweisen, die sich voneinander unterscheiden. Da EWF-Werte von Gatestrukturen der Schwellenspannung von FETs entsprechen, resultieren Gatestrukturen 112P mit unterschiedlichen EWF-Werten in PFETs 102P1-102P4 mit unterschiedlichen Schwellenspannungen auf demselben Substrat 106.
  • In manchen Ausführungsformen kann der EWF-Wert von Gatestruktur 112P innerhalb einer Spanne von etwa ±80 mV angepasst werden, indem die Konzentrationen von Metalldotierstoffen und/oder des ersten Metalls gesteuert werden. Den EWF-Wert innerhalb der Spanne von etwa ±80 mV anzupassen, kann den Schwellenwert von Gatestruktur 112P innerhalb einer Spanne von etwa ±50 mV anpassen. Solche Anpassungsspannen können mit einer Konzentration des ersten Metalls (z.B. Al), die von etwa 2 Atomprozent bis etwa 10 Atomprozent in Bimetall-Nitridschicht 129 reicht, und/oder einem Konzentrationsverhältnis der Metalldotierstoffe (z.B. Al-Dotierstoff) zu einem metallischen Material („HK-Metall“, z.B. Hf) von dielektrischer HK-Gate-Schicht 128P, das von etwa 0,05 bis etwa 0,5 reicht, erzielt werden.
  • In manchen Ausführungsformen kann sich metalldotiertes Gebiet 128Pd um einen Abstand D1 von etwa 0,1 nm bis etwa 2 nm von einer Oberseitenoberfläche von dielektrischer HK-Gate-Schicht 128P in die HK-Gatedielektrikumschicht 128P erstrecken. In manchen Ausführungsformen kann Bimetall-Nitridschicht 129 eine Dicke T1 von etwa 0,1 nm bis etwa 1 nm aufweisen und Dicke T1 kann kleiner als Abstand D1 sein. Diese Spannen von Abstand D1 und Dicke T1 sind zum Steuern der jeweiligen Konzentrationen von Metalldotierstoffen und dem ersten Metall angemessen. Falls Abstand D1 kleiner als etwa 0,1 nm ist, kann metalldotiertes Gebiet 128Pd nicht das Konzentrationsverhältnis von Metalldotierstoff-zu-HK-Metall innerhalb der Spanne von etwa 0,05 bis etwa 0,5 für angemessenes Anpassen des EWF-Werts von Gatestruktur 112P aufweisen. Ähnlich kann, falls Dicke T1 kleiner als etwa 0,1 nm ist, Bimetall-Nitridschicht 129 nicht die Konzentration des ersten Metalls innerhalb der Spanne von etwa 2 Atomprozent bis etwa 10 Atomprozent für angemessenes Anpassen des EWF-Werts von Gatestruktur 112P aufweisen. Andererseits, falls Abstand D1 und/oder Dicke T1 größer als die zuvor erwähnten Spannen ist/sind, steigt die Verarbeitungszeit (z.B. Dotierungsverarbeitungszeit) und folglich steigen Bauelementherstellungskosten.
  • In Bezug auf 1D-1E können in manchen nicht beanspruchten Beispielen die Konzentrationsprofile der Metalldotierstoffe im metalldotierten Gebiet 128Pd und des ersten Metalls im Bimetall-Nitridschicht 129 im Wesentlichen entlang von Linie C-C von 1B konstant sein. In manchen nicht beanspruchten Beispielen können die Konzentrationen der Metalldotierstoffe und des ersten Metalls gleich sein, wie in 1D gezeigt, oder die Konzentration der Metalldotierstoffe kann größer als die Konzentration des ersten Metalls sein, wie in 1E gezeigt. In Bezug auf 1F können in manchen Ausführungsformen die Konzentrationsprofile der Metalldotierstoffe und des ersten Metalls entlang von Linie C-C von 1B abgestuft sein und die Konzentration der Metalldotierstoffe kann größer als die Konzentration des ersten Metalls sein.
  • In Bezug auf 1G enthält in manchen Ausführungsformen IO-Schicht 127 Siliziumoxid (SiO2), HK-Gatedielektrikumschicht 128P enthält Hafniumoxid (HfO2) mit Al-Dotierstoffen im metalldotierten Gebiet 128Pd, Bimetall-Nitridschicht 129 enthält Titanaluminiumnitrid (TiAlN) und pWFM-Schicht 130 enthält TiN. 1G veranschaulicht die Konzentrationsprofile von Silizium, Sauerstoff, Hafnium, Aluminium, Titan und Stickstoffatomen über diese Schichten entlang von Linie C-C von 1B gemäß manchen Ausführungsformen. Wie in 1G veranschaulicht, kann die Aluminiumkonzentration im metalldotierten Gebiet 128Pd höher als die in Bimetall-Nitridschicht 129 sein.
  • Wieder in Bezug auf 1B-1C können in manchen Ausführungsformen nWFM-Schichten 131 Titanaluminium (TiAl), Titanaluminiumcarbid (TiAlC), Tantalaluminium (TaAl), Tantalaluminiumcarbid (TaAlC) oder Kombinationen davon enthalten. Kleberschichten 132 können TiN, TI, Co oder eine Kombination davon enthalten. Gate-Metallfüllschichten 133 können ein geeignetes leitfähiges Material, wie W, Ti, Silber (Ag), Ruthenium (Ru), Molybdän (Mo), Kupfer (Cu), Kobalt (Co), Al, Iridium (Ir), Nickel (Ni), Metalllegierungen und eine Kombination davon enthalten. Gate-Spacer 114 und Innen-Spacer 113 können Seitenwände von Gatestrukturen 112P-112N bilden. Jeder von Gate-Spacern 114 und Innen-Spacer 113 kann isolierendes Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein Low-k-Material und eine Kombination davon enthalten.
  • Halbleiterbauelement 100 kann weiter Isolationsstruktur 104, Ätzstoppschicht (ESL) 116, Zwischenschichtdielektrikumschicht (ILD-Schicht) 118 und Grabenisolationsgebiete (STI-Gebiete) 138 aufweisen. Isolationsstruktur 104 kann PFETs 102P1-102P4 und NFETs 102N1-102N4 elektrisch voneinander isolieren. ESL 116 kann konfiguriert sein, Gatestrukturen 112P-112N und/oder S/D-Gebiete 110P-110N zu schützen. In manchen Ausführungsformen können Isolationsstruktur 104 und ESL 116 ein isolierendes Material, wie Siliziumoxid und Siliziumgermaniumoxid enthalten. ILD-Schicht 118 kann auf ESL 116 angeordnet sein und kann ein dielektrisches Material enthalten. STI-Gebiete 138 können konfiguriert sein, elektrische Isolation zwischen PFETs 102P1-102P4 und NFETs 102N1-102N4 bereitzustellen und können ein isolierendes Material enthalten.
  • 2 ist ein Ablaufdiagramm eines Beispielverfahrens 200 zur Fertigung von Halbleiterbauelement 100 gemäß manchen Ausführungsformen. Für veranschaulichende Zwecke werden die in 2 veranschaulichten Vorgänge in Bezug auf den Beispielfertigungsprozess zur Fertigung von Halbleiterbauelement 100 wie in 3A-11B veranschaulicht beschrieben. 3A-11B sind Querschnittansichten entlang Linien A-A und B-B vom Halbleiterbauelement 100 bei verschiedenen Fertigungsphasen gemäß manchen Ausführungsformen. Vorgänge können in einer unterschiedlichen Reihung durchgeführt werden oder nicht durchgeführt werden, abhängig von bestimmten Anwendungen. Es sollte festgehalten werden, dass Verfahren 200 kein vollständiges Halbleiterbauelement 100 erzeugen könnte. Dementsprechend wird verstanden, dass zusätzliche Prozesse vor, während und nach Verfahren 200 bereitgestellt sein können und dass andere Prozesse nur kurz hierin beschrieben sein könnten. Elemente in 3A-11B mit denselben Beschriftungen wie Elemente in 1A-1C sind oben beschrieben.
  • In Betrieb 205 werden Polysiliziumstrukturen und epitaktische Gebiete auf Finnenstrukturen eines PFET und NFET gebildet. Zum Beispiel können, wie in 3A-3B gezeigt, Polysiliziumstrukturen 312 auf Supergitterstrukturen 119P-119N gebildet sein, die auf Finnenstrukturen 108P-108N gebildet sind. Supergitterstruktur 119P kann nanostrukturierte Gebiete 120P-122P aufweisen, die in einer abwechselnden Konfiguration angeordnet sind, und Supergitterstruktur 119N kann Nanostrukturgebiete 120N-122N aufweisen, die in einer abwechselnden Konfiguration angeordnet sind. Während nachfolgender Verarbeitung können Polysiliziumstrukturen 312 und nanostrukturierte Gebiete 122P-122N in einem Gate-Ersatzprozess ersetzt werden, um Gatestrukturen 112P-112N zu bilden. Der Bildung von Innen-Spacern 113 und Gate-Spacern 114 folgend, können epitaktische Gebiete 110P-110N selektiv auf Abschnitten von Finnenstrukturen 108P-108N gebildet werden, die nicht unter Polysiliziumstrukturen 312 liegen. Nach der Bildung von epitaktischen Gebieten 110P-110N können ESL 116 und ILD 118 gebildet werden, um die Strukturen von 3A-3B zu bilden.
  • In Bezug auf 2 werden in Betrieb 210 Gate-Öffnungen auf den FinnenStrukturen gebildet. Zum Beispiel können, wie in 4A-4B gezeigt, Gate-Öffnungen 412A-412B auf Finnenstrukturen 108P-108N gebildet sein. Die Bildung von Gate-Öffnungen 412A-412B kann aufeinanderfolgende Vorgänge von (i) Ätzen von Polysiliziumstrukturen 312 von den Strukturen von 3A-3B und (ii) Ätzen von nanostrukturierten Gebieten 122P-122N von den Strukturen von 3A-3B umfassen.
  • In Bezug auf 2 werden in Vorgängen 215-235 Gate-All-Around-Strukturen (GAA-Strukturen) in den Gate-Öffnungen gebildet. Zum Beispiel können, basierend auf Vorgängen 215-235, Gatestrukturen 112P-112N nanostrukturierte Kanalgebiete 120P-120N umgebend gebildet sein, wie in Bezug auf 5A-11B beschrieben.
  • In Bezug auf 2 sind in Betrieb 215 Grenzflächenoxidschichten und eine HK-Gatedielektrikumschicht innerhalb der Gate-Öffnungen abgeschieden. Zum Beispiel können, wie in 5A-5B gezeigt, IO-Schichten 127 und eine HK-Gatedielektrikumschicht 128 innerhalb von Gate-Öffnungen 412A-412B von 4A-4B abgeschieden sein. Während nachfolgender Verarbeitung kann HK-Gatedielektrikumschicht 128 HK-Gatedielektrikumschichten 128P-128N von 1B-1C bilden. In manchen Ausführungsformen können IO-Schichten 127 gebildet werden, indem nanostrukturierte Kanalgebiete 120P-120N einer oxidierenden Umgebung ausgesetzt werden. Die oxidierende Umgebung kann eine Kombination aus Ozon (O3), ein Gemisch aus Ammoniumhydroxid, Wasserstoffperoxid und Wasser („SC1-Lösung“) und/oder ein Gemisch aus Chlorwasserstoffsäure, Wasserstoffperoxid, Wasser („SC2-Lösung“) enthalten. Die Abscheidung von dielektrischer HK-Gate-Schicht 128 kann umfassen, ein dielektrisches HK-Material in einem Atomschichtabscheidungsprozess (ALD-Prozess) unter Verwendung von Hafniumchlorid (HfCl4) als ein Vorläufer bei einer Temperatur von etwa 250°C bis etwa 350°C abzuscheiden. In manchen Ausführungsformen kann dielektrische Gate-Schicht 128 eine Dicke von etwa 1 nm bis etwa 3 nm aufweisen, um sich um Nanostrukturkanalgebiete 120P-120N zu winden, ohne durch die Beabstandungen zwischen angrenzenden nanostrukturierten Kanalgebieten 120P und zwischen angrenzenden nanostrukturierten Kanalgebieten 120N eingeschränkt zu sein.
  • In Bezug auf 2 werden in Betrieb 220 metalldotierte Gebiete innerhalb der HK-Gatedielektrikumschicht gebildet. Zum Beispiel können wie in 7A-7B gezeigt, metalldotierte Gebiete 128Pd-128Nd innerhalb der HK-Gatedielektrikumschicht 128 gebildet werden. Die Bildung von metalldotierten Gebieten 128Pd-128Nd kann aufeinanderfolgende Vorgänge von (i) Tränken der Strukturen von 5A-5B mit einem Metallvorproduktgas 538 und (ii) Tränken der Strukturen von 6A-6B mit einem Metallvorproduktgas 642 umfassen. In manchen Ausführungsformen kann der Tränkprozess mit Metallvorproduktgas 538 umfassen, Titantetrachlorid (TiCl4) als Metallvorproduktgas 538 auf den Strukturen von 5A-5B bei einer Temperatur von etwa 350°C bis etwa 500°C und einer Strömungsrate von etwa 500 Standardkubikzentimetern (sccm) bis etwa 9000 sccm für eine Dauer von etwa 0,1 Sekunden bis etwa 5 Sekunden strömen zu lassen. Während der Behandlung mit Metallvorproduktgas 538 kann eine Metallschicht 640, die T1 und eine Dicke von etwa 0,1 nm bis etwa 0,5 nm aufweist, auf den Strukturen von 5A-5B abgeschieden werden, wie in 6A-6B gezeigt.
  • In manchen Ausführungsformen kann der Tränkprozess mit Metallvorproduktgas 642 umfassen, Triethylaluminium (TEA) oder Trimethylaluminium (TMA) als Metallvorproduktgas 642 auf die Strukturen von 6A-6B bei einer Temperatur von etwa 350°C bis etwa 500°C und einer Strömungsrate von etwa 2000 sccm bis etwa 9000 sccm für eine Dauer von etwa 0,5 Sekunden bis etwa 60 Sekunden strömen zu lassen. Während der Behandlung mit Metallvorproduktgas 642 (i) können metalldotierte Gebiete 128Pd-128Nd innerhalb von dielektrischer HK-Gate-Schicht 128 gebildet werden, (ii) kann Metallschicht 640 zu einer Metallschicht 740 umgewandelt werden, die TiAl enthält, und (iii) kann eine Metallschicht 744, die Al und eine Dicke von etwa 0,1 nm bis etwa 0,5 nm aufweist, auf Metallschicht 740 abgeschieden werden, wie in 7A-7B gezeigt.
  • In Bezug auf 2, werden in Betrieb 225 eine Bimetall-Nitridschicht und eine pWFM-Schicht auf der HK-Gatedielektrikumschicht gebildet. Zum Beispiel können, wie in 8A-8B gezeigt, Bimetall-Nitridschicht 129 und pWFM-Schicht 130 auf dielektrischer HK-Gate-Schicht 128 gebildet sein. In manchen Ausführungsformen kann die Bildung von pWFM-Schicht 130 umfassen, eine Schicht aus TiN mit einer Dicke von etwa 1 nm bis etwa 3 nm in einem ALD-Prozess unter Verwendung von TiCl4 und Ammoniak (NH3) als Vorläufer bei einer Temperatur von etwa 350°C bis etwa 475°C abzuscheiden. In manchen Ausführungsformen kann der ALD-Prozess zum Abscheiden der TiN-Schicht etwa 30 Zyklen bis etwa 90 Zyklen umfassen, wo ein Zyklus aufeinanderfolgende Perioden umfassen kann, von: (i) TiCl4-Gasfluss, (ii) TiCl4-Spülgasprozess, (iii) NH3-Gasfluss und (iv) NH3-Spülgasprozess.
  • In manchen Ausführungsformen kann das TiCl4-Gas vom ALD-Prozess mit TiAl von Metallschicht 740 reagieren, um sich zu TiAlN von Bimetall-Nitridschicht 129A umzuwandeln und das NH3-Gas vom ALD-Prozess kann mit Al von Metallschicht 744 reagieren, um sich zu TiAlN von Bimetall-Nitridschicht 129B umzuwandeln. Als ein Resultat kann während des ALD-Prozesses zur Bildung von pWFM-Schicht 130 Bimetall-Nitridschicht 129 gebildet werden, indem Metallschicht 740 und 744 zu Bimetall-Nitridschicht 129A bzw. 129B umgewandelt wird, wie in 8A-8B gezeigt wird. Die Vorgänge 220-225 können in-situ zu Oxidation von Metallschicht 740 und 744 durchgeführt werden.
  • In Bezug auf 2, werden in Betrieb 230 Abschnitte von Bimetall-Nitridschicht und pWFM-Schicht selektiv vom NFET entfernt. Zum Beispiel können, wie in 9A-9B gezeigt, Abschnitte von Bimetall-Nitridschicht 129 und pWFM-Schicht 130 von NFET 102N1 entfernt werden. Der selektive Entfernungsprozess kann aufeinanderfolgende Vorgänge von (i) Strukturieren einer Maskierungsschicht 946 (z.B. eine Fotolackschicht) auf Abschnitten der Bimetall-Nitridschicht 129 und pWFM-Schicht 130 auf PFET 102P1, wie in 9A-9B gezeigt, (ii) Ätzen eines Abschnitts von pWFM-Schicht 130 von NFET 102N1 und (iii) Ätzen eines Abschnitts von Bimetall-Schicht 129 von NFET 102N1 umfassen, um die Struktur von 9B zu bilden. In manchen Ausführungsformen kann Betrieb 230 ein ex-situ Betrieb sein.
  • In Bezug auf 2 werden in Betrieb 235 nWFM-Schichten, Kleberschichten und Gate-Metallfüllschichten auf der pWFM-Schicht des PFET und auf der dielektrischen HK-Schicht des NFET gebildet. Zum Beispiel können, wie in 10A-11B gezeigt, nWFM-Schichten 131, Kleberschichten 132 und Gate-Metallfüllschichten 133 gebildet sein. In manchen Ausführungsformen kann die Bildung von nWFM-Schicht 131 umfassen, eine Schicht aus TiAl mit einer Dicke von etwa 1 nm bis etwa 3 nm in einem ALD-Prozess unter Verwendung von TiCl4 und TEA oder TMA als Vorläufer bei einer Temperatur von etwa 350°C bis etwa 475°C abzuscheiden. In manchen Ausführungsformen kann der ALD-Prozess zum Abscheiden der TiAl-Schicht etwa 4 Zyklen bis etwa 12 Zyklen umfassen, wo ein Zyklus aufeinanderfolgende Perioden umfassen kann von: (i) TiCl4-Gasfluss, (ii) TiCl4-Spülgasprozess, (iii) TEA oder TMA-Gasfluss und (iv) TEA oder TMA-Spülgasprozess. Der Bildung von nWFM-Schicht 130 folgend, können Kleberschicht 132 und Gate-Metallfüllschicht 133 wie in 10A-10B gezeigt abgeschieden werden, dem ein chemisch-mechanischer Polierprozess folgen kann, um die Strukturen von 11-A-11B zu bilden.
  • 12 ist ein Ablaufdiagramm eines Beispielverfahren 200 zur Fertigung von Halbleiterbauelement 100 gemäß manchen Ausführungsformen. Zu veranschaulichenden Zwecken werden die in 12 veranschaulichten Vorgänge in Bezug auf den Beispielfertigungsprozess zur Fertigung von Halbleiterbauelement 100, wie in 13A-17B veranschaulicht, beschrieben. 13A-17B sind Querschnittansichten entlang Linie A-A und B-B vom Halbleiterbauelement 100 bei verschiedenen Phasen der Fertigung gemäß manchen Ausführungsformen. Vorgänge können in einer unterschiedlichen Reihung durchgeführt werden oder nicht durchgeführt werden, abhängig von bestimmten Anwendungen. Es sollte festgehalten werden, dass Verfahren 200 kein vollständiges Halbleiterbauelement 100 erzeugen könnte. Dementsprechend wird verstanden, dass zusätzliche Prozesse vor, während und nach Verfahren 200 bereitgestellt sein können und dass andere Prozesse nur kurz hierin beschrieben sein könnten. Elemente in 13A-17B mit denselben Beschriftungen wie Elemente in 1A-1C sind oben beschrieben.
  • In Bezug auf 12 können, ähnlich Vorgängen 205-215, Vorgänge 1205-1205 durchgeführt werden, um Strukturen zu bilden, die denen von 5A-5B ähnlich sind.
  • In Bezug auf 12 wird in Betrieb 1220 ein metalldotiertes Gebiet selektiv innerhalb eines Abschnitts der HK-Gatedielektrikumschicht des PFET gebildet und eine Bimetall-Nitridschicht und eine pWFM-Schicht werden selektiv auf dem Abschnitt der HK-Gatedielektrikumschicht gebildet. Zum Beispiel kann, wie in 13A-14B gezeigt, das metalldotierte Gebiet 128Pd selektiv innerhalb des Abschnitts der HK-Gatedielektrikumschicht 128 von PFET 102P1 („HK-PFET-Abschnitt“) gebildet sein und Bimetall-Nitridschicht 129 und pWFM-Schicht 130 können selektiv auf dem HK-PFET-Abschnitt gebildet sein. Dieser selektive Bildungsprozess kann aufeinanderfolgende Vorgänge von (i) Strukturieren einer Maskierungsschicht 1246 (z.B. eine Fotolackschicht) auf einem Abschnitt der HK-Gatedielektrikumschicht 128 von NFET 102N1, wie in 13A-13B gezeigt, (ii) Bilden vom metalldotierten Gebiet 128Pd innerhalb des HK-PFET-Abschnitts und (iii) Bilden der Bimetall-Nitridschicht 129 und pWFM-Schicht 130 auf dem HK-PFET-Abschnitt umfassen. Der Prozess zur Bildung vom metalldotierten Gebiet 128Pd kann ähnlich dem in Betrieb 220 von 2 beschriebenen sein und der Prozess zur Bildung der Bimetall-Nitridschicht 129 und pWFM-Schicht 130 kann ähnlich dem in Betrieb 225 von 2 beschriebenen sein.
  • In Bezug auf 12 werden in Betrieb 1225 nWFM-Schichten, Kleberschichten und Gate-Metallfüllschichten auf der pWFM-Schicht des PFET und auf der dielektrischen HK-Schicht des NFET gebildet. Zum Beispiel können, wie in 15A-17B gezeigt, nWFM-Schichten 131, Kleberschichten 132 und Gate-Metallfüllschichten 133 gebildet sein. Vor der Bildung der nWFM-Schichten 131, Kleberschichten 132 und Gate-Metallfüllschichten 133 wird Maskierungsschicht 1246 von der Struktur von 14B entfernt, um die Struktur von 15B zu bilden. Der Entfernung von Maskierungsschicht 1246 folgend, können die nWFM-Schichten 131, Kleberschichten 132 und Gate-Metallfüllschichten 133 in einem Prozess gebildet werden, der ähnlich dem in Betrieb 235 von 2 beschriebenen ist, um die Strukturen von 16A-16B zu bilden, dem ein chemisch-mechanischer Polierprozess folgen kann, um die Strukturen von 17A-17B zu bilden.
  • Die vorliegende Erfindung stellt Beispiel-Multi-Vt-Bauelemente mit FETs (z.B. PFETs 102P1-102P4 und NFETs 102N1-102N4) bereit, die Schwellenspannungen aufweisen, die sich voneinander unterscheiden, und stellt Beispielverfahren zur Bildung solcher FETs auf demselben Substrat (z.B. Substrat 106) bereit. Die Beispielverfahren bilden PFETs mit WFM-Schicht (z.B. pWFM-Schicht 130) ähnlichen Materials und ähnlicher Dicke, aber mit unterschiedlichen Schwellenspannungen, auf demselben Substrat. In manchen Ausführungsformen können PFETs mit unterschiedlichen Gatestrukturkonfigurationen, aber mit ähnlicher WFM-Schicht, selektiv auf demselben Substrat gebildet werden, um Schwellenspannungen zu erzielen, die sich voneinander unterscheiden. Die unterschiedlichen Gatestrukturen können (i) metalldotierte Gebiete unterschiedlicher Metallkonzentrationen innerhalb von High-K-Gatedielektrikumschichten (HK-Gatedielektrikumschichten, dielektrische High-K-Gate-Schichten) und (ii) Bimetall-Nitridschichten unterschiedlicher Metallkonzentrationen zwischen HK-Gatedielektrikumschichten und WFM-Schichten aufweisen. Die unterschiedlichen Metallkonzentrationen resultieren in Gatestrukturen mit unterschiedlichen EWF-Werten und Schwellenspannungen. In manchen Ausführungsformen können variierende Metallkonzentrationen innerhalb einer Spanne von etwa 2 Atomprozent bis etwa 10 Atomprozent etwa ±80 mV Verschiebungen in EWF-Werten und etwa ±50 mV Verschiebungen in Schwellenspannungen induzieren. Daher kann, die Metallkonzentrationen innerhalb der HK-Gatedielektrikumschichten und zwischen HK-Gatedielektrikumschichten und WFM-Schichten abzustimmen, die EWF-Werte der PFET-Gatestrukturen abstimmen und als ein Resultat die Schwellenspannungen der PFETs anpassen, ohne das Material und/oder die Dicke der WFM-Schichten zu variieren.
  • In manchen Ausführungsformen weist ein Halbleiterbauelement ein Substrat, eine Finnenstruktur, die auf dem Substrat angeordnet ist, ein nanostrukturiertes Kanalgebiet, das auf der Finnenstruktur angeordnet ist, und eine Gate-All-Around-Struktur (GAA-Struktur), die das nanostrukturierte Kanalgebiet umgibt, auf. Die GAA-Struktur weist eine High-K-Gatedielektrikumschicht (HK-Gatedielektrikumschicht) mit einem metalldotierten Gebiet, das Dotierstoffe eines ersten metallischen Materials enthält, eine p-Austrittsarbeitsmetallschicht (pWFM-Schicht), die auf der HK-Gatedielektrikumschicht angeordnet ist, eine Bimetall-Nitridschicht, die zwischen der HK-Gatedielektrikumschicht und der pWFM-Schicht eingefügt ist, eine n-Austrittsarbeitsmetallschicht (nWFM-Schicht), die auf der pWFM-Schicht angeordnet ist, und eine Gate-Metallfüllschicht, die auf der nWFM-Schicht angeordnet ist, auf. Die pWFM-Schichtenthält ein zweites metallisches Material und die Bimetall-Nitridschicht enthält das erste und zweite metallische Material, wobei das Konzentrationsprofil des ersten Metalls in der Bimetall-Nitridschicht eine von einer Bodenoberfläche zu einer Oberseitenoberfläche der Bimetall-Nitridschicht abfallende Steigung aufweist.
  • In manchen Ausführungsformen weist ein Halbleiterbauelement ein Substrat, einen p-FET mit einer ersten Gatestruktur, der auf dem Substrat angeordnet ist, und einen n-FET mit einer zweiten Gatestruktur, der auf dem Substrat angeordnet ist, auf. Die erste und zweite Gatestruktur weisen High-K-Gatedielektrikumschichten (HK-Gatedielektrikumschichten) mit metalldotierten Gebieten, die Dotierstoffe eines ersten Metalls enthalten, n-Austrittsarbeitsmetallschichten (nWFM-Schichten), die auf den HK-Gatedielektrikumschichten angeordnet sind, und Gate-Metallfüllschichten, die auf den nWFM-Schichten angeordnet sind, auf. Die erste Gatestruktur weist eine p-Austrittsarbeitsmetallschicht (pWFM-Schicht) und eine Bimetall-Nitridschicht, die zwischen der HK-Gatedielektrikumschicht und der nWFM-Schicht eingefügt ist, auf. Die pWFM-Schicht enthält ein zweites Metall und die Bimetall-Nitridschicht enthält das erste und zweite Metall, wobei das Konzentrationsprofil des ersten Metalls in der Bimetall-Nitridschicht eine von einer Bodenoberfläche zu einer Oberseitenoberfläche der Bimetall-Nitridschicht abfallende Steigung aufweist.
  • In manchen Ausführungsformen umfasst ein Verfahren, ein nanostrukturiertes Kanalgebiet auf einer ersten Finnenstruktur zu bilden, eine Gate-Öffnung, die das nanostrukturierte Kanalgebiet umgibt, zu bilden, eine High-K-Gatedielektrikumschicht (HK-Gatedielektrikumschicht) innerhalb der Gate-Öffnung abzuscheiden, ein metalldotiertes Gebiet mit Dotierstoffen eines zweiten Metalls innerhalb der HK-Gatedielektrikumschicht zu bilden, eine Bimetall-Nitridschicht auf der HK-Gatedielektrikumschicht zu bilden, eine p-Austrittsarbeitsmetallschicht (pWFM-Schicht) auf der Bimetall-Nitridschicht abzuscheiden, eine n-Austrittsarbeitsmetallschicht (nWFM-Schicht) auf der pWFM-Schicht abzuscheiden und eine Gate-Metallfüllschicht auf der nWFM-Schicht abzuscheiden. Die HK-Gatedielektrikumschicht enthält ein erstes Metall und das zweite Metall unterscheidet sich vom ersten Metall. Die pWFM-Schicht enthält ein drittes Metall, das sich vom ersten und zweiten Metall unterscheidet, und die Bimetall-Nitridschicht enthält das zweite und dritte Metall. Das Bilden des metalldotierten Gebiets umfasst einen ersten Tränkprozesses mit einem Vorläufer des dritten Metalls an der High-K-Gatedielektrikumschicht einen zweiten Tränkprozesses nach dem ersten Tränkprozess mit einem Vorläufer des zweiten Metalls an der High-K-Gatedielektrikumschicht.

Claims (18)

  1. Halbleitervorrichtung aufweisend: ein Substrat (106); eine Finnenstruktur (108), die auf dem Substrat (106) angeordnet ist; ein nanostrukturiertes Kanalgebiet (120), das auf der Finnenstruktur (108) angeordnet ist; und eine Gate-All-Around-Struktur, GAA-Struktur, die das nanostrukturierte Kanalgebiet (120) umgibt, wobei die GAA-Struktur aufweist: - eine High-K-Gatedielektrikumschicht (128), mit einem metalldotierten Gebiet (128Pd, 128Nd), das Dotierstoffe eines ersten metallischen Materials (z.B. Al) enthält; - eine erste Austrittsarbeitsmetallschicht, WFM-Schicht, die auf der High-K-Gatedielektrikumschicht (128) angeordnet ist, wobei die erste WFM-Schicht ein zweites metallisches Material (z.B. Ti) enthält; - eine Bimetall-Nitridschicht (129), die zwischen der High-K-Gatedielektrikumschicht (128) und der ersten WFM-Schicht angeordnet ist, wobei die Bimetall-Nitridschicht (129) das erste metallische Material und zweite metallische Material enthält; - eine zweite WFM-Schicht, die auf der ersten WFM-Schicht angeordnet ist; und - eine Gate-Metallfüllschicht (133), die auf der zweiten WFM-Schicht angeordnet ist, wobei das Konzentrationsprofil des ersten metallischen Materials in der Bimetall-Nitridschicht (129) eine von einer Bodenoberfläche zu einer Oberseitenoberfläche der Bimetall-Nitridschicht abfallende Steigung aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Konzentration des ersten metallischen Materials in dem metalldotierten Gebiet (128Pd, 128Nd) größer als eine Konzentration des ersten metallischen Materials in der Bimetall-Nitridschicht (129) ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Konzentration des zweiten metallischen Materials in der ersten WFM-Schicht größer als eine Konzentration des zweiten metallischen Materials in der Bimetall-Nitridschicht (129) ist.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste WFM-Schicht eine p-WFM-Schicht (13)) ist und die zweite WFM-Schicht eine n-WFM-Schicht (1131) ist.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei eine Konzentration des ersten metallischen Materials größer als eine Konzentration des zweiten metallischen Materials in der Bimetall-Nitridschicht (129) ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Konzentration des ersten metallischen Materials in der Bimetall-Nitridschicht (129) in einem Bereich von etwa 2 Atomprozent bis etwa 10 Atomprozent liegt.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei ein Konzentrationsverhältnis des ersten metallischen Materials in dem metalldotierten Gebiet (128Pd, 128Nd) zu einem Metall in einem undotierten Gebiet der High-K-Gatedielektrikumschicht (128) in einem Bereich von etwa 0,05 bis etwa 0,5 liegt.
  8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei eine Dicke des ersten metalldotierten Gebiets (128Pd, 128Nd) größer als eine Dicke der Bimetall-Nitridschicht (129) ist.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das erste metallische Material Aluminium enthält und das zweite metallische Material Titan enthält.
  10. Halbleitervorrichtung, umfassend: ein Substrat (106); einen p-FET (102P) mit einer ersten Gatestruktur (112P), der auf dem Substrat (106) angeordnet ist; und einen n-FET (102N) mit einer zweiten Gatestruktur (112N), der auf dem Substrat (106) angeordnet ist, wobei die erste und zweite Gatestruktur (112N) Folgendes aufweisen: - High-K-Gatedielektrikumschichten (128), mit metalldotierten Gebieten (128Pd, 128Nd), die Dotierstoffe eines ersten Metalls (z.B. Al) enthalten; - n-Austrittsarbeitsmetallschichten, nWFM-Schichten (131), die auf den High-K-Gatedielektrikumschichten (128) angeordnet sind; und - Gate-Metallfüllschichten (133), die auf den nWFM-Schichten (131) angeordnet sind, wobei die erste Gatestruktur (112P) eine p-Austrittsarbeitsmetallschicht, pWFM-Schicht (130), und eine Bimetall-Nitridschicht (129) aufweist, die zwischen der High-K-Gatedielektrikumschicht (128) und der nWFM-Schicht (131) angeordnet ist, wobei die pWFM-Schicht (130) ein zweites Metall (z.B. Ti) enthält und die Bimetall-Nitridschicht (129) das erste Metall und das zweite Metall enthält; wobei das Konzentrationsprofil des ersten Metalls in der Bimetall-Nitridschicht (129) eine von einer Bodenoberfläche zu einer Oberseitenoberfläche der Bimetall-Nitridschicht abfallende Steigung aufweist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das erste Metall Aluminium enthält.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei eine Konzentration des ersten Metalls größer als eine Konzentration des zweiten Metalls in der Bimetall-Nitridschicht (129) ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei eine Konzentration des ersten Metalls in dem metalldotierten Gebiet (128Pd, 128Nd) größer als eine Konzentration des ersten Metalls in der Bimetall-Nitridschicht (129) ist.
  14. Verfahren aufweisend: Bilden eines nanostrukturierten Kanalgebiets (120) auf einer Finnenstruktur (108); Bilden einer Gate-Öffnung (412), die das nanostrukturierte Kanalgebiet (120) umgibt; Abscheiden einer High-K-Gatedielektrikumschicht (128) innerhalb der Gate-Öffnung (412), wobei die High-K-Gatedielektrikumschicht (128) ein erstes Metall (z.B. Hf) enthält; Bilden eines metalldotierten Gebiets (128Pd, 128Nd) mit Dotierstoffen eines zweiten Metalls (z.B. Al) innerhalb der High-K-Gatedielektrikumschicht (128), wobei das zweite Metall verschieden von dem ersten Metall ist; Bilden einer Bimetall-Nitridschicht (129) auf der High-K-Gatedielektrikumschicht (128); Abscheiden einer p-Austrittsarbeitsmetallschicht, pWFM-Schicht (130), auf der Bimetall-Nitridschicht (129), wobei die pWFM-Schicht (130) ein drittes Metall (z.B. Ti) enthält, das verschieden von dem ersten Metall und dem zweiten Metall ist, und die Bimetall-Nitridschicht (129) das zweite Metall und das dritte Metall enthält; Abscheiden einer n-Austrittsarbeitsmetallschicht, nWFM-Schicht (131), auf der pWFM-Schicht (130); und Abscheiden einer Gate-Metallfüllschicht (133) auf der nWFM-Schicht (131), wobei das Bilden des metalldotierten Gebiets (128Pd, 128Nd) umfasst: Durchführen eines ersten Tränkprozesses mit einem Vorläufer des dritten Metalls an der High-K-Gatedielektrikumschicht (128); und Durchführen eines zweiten Tränkprozesses nach dem ersten Tränkprozess mit einem Vorläufer des zweiten Metalls an der High-K-Gatedielektrikumschicht (128).
  15. Verfahren aufweisend: Bilden eines nanostrukturierten Kanalgebiets (120) auf einer Finnenstruktur (108); Bilden einer Gate-Öffnung (412), die das nanostrukturierte Kanalgebiet (120) umgibt; Abscheiden einer High-K-Gatedielektrikumschicht (128) innerhalb der Gate-Öffnung (412), wobei die High-K-Gatedielektrikumschicht (128) ein erstes Metall enthält; Bilden eines metalldotierten Gebiets (128Pd, 128Nd) mit Dotierstoffen eines zweiten Metalls innerhalb der High-K-Gatedielektrikumschicht (128), wobei das zweite Metall verschieden von dem ersten Metall ist; Bilden einer Bimetall-Nitridschicht (129) auf der High-K-Gatedielektrikumschicht (128); Abscheiden einer p-Austrittsarbeitsmetallschicht, pWFM-Schicht (130), auf der Bimetall-Nitridschicht (129), wobei die pWFM-Schicht (130) ein drittes Metall enthält, das verschieden von dem ersten Metall und dem zweiten Metall ist, und die Bimetall-Nitridschicht (129) das zweite Metall und das dritte Metall enthält; Abscheiden einer n-Austrittsarbeitsmetallschicht, nWFM-Schicht (131), auf der pWFM-Schicht (130); und Abscheiden einer Gate-Metallfüllschicht (133) auf der nWFM-Schicht (131), wobei das Bilden der Bimetall-Nitridschicht (129) umfasst: Abscheiden einer ersten Metallschicht, die das dritte Metall enthält, auf der High-K-Gatedielektrikumschicht (128); Abscheiden einer zweiten Metallschicht auf der ersten Metallschicht, wobei die zweite Metallschicht das zweite Metall enthält; und Umwandeln der ersten Metallschicht in eine dritte Metallschicht während des Abscheidens der zweiten Metallschicht, wobei die dritte Metallschicht das zweite Metall und das dritte Metall enthält.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Bilden des metalldotierten Gebiets (128Pd, 128Nd) umfasst: Dotieren eines Gebiets der High-K-Gatedielektrikumschicht (128) mit dem zweiten Metall, wobei das metalldotierte Gebiet (128Pd, 128Nd) ein Konzentrationsverhältnis von dem zweiten Metall zu dem ersten Metall von etwa 0,05 bis etwa 0,5 aufweist.
  17. Verfahren nach einem der Ansprüche 14, 15 und 16, wobei das Bilden der Bimetall-Nitridschicht (129) umfasst: Bilden der Bimetall-Nitridschicht (129) mit einer Konzentration des zweiten Metalls, die in dem Bildungsprozess größer als eine Konzentration des dritten Metalls ist.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei das Bilden der Bimetall-Nitridschicht (129) umfasst: Bilden der Bimetall-Nitridschicht (129) mit einer Konzentration des zweiten Metalls, die niedriger als eine Konzentration des zweiten Metalls in dem metalldotierten Gebiet (128Pd, 128Nd) ist.
DE102020115412.7A 2020-05-29 2020-06-10 Austrittsarbeitssteuerung in gate-strukturen Active DE102020115412B3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/887,203 2020-05-29
US16/887,203 US11444198B2 (en) 2020-05-29 2020-05-29 Work function control in gate structures

Publications (1)

Publication Number Publication Date
DE102020115412B3 true DE102020115412B3 (de) 2021-10-28

Family

ID=77227759

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020115412.7A Active DE102020115412B3 (de) 2020-05-29 2020-06-10 Austrittsarbeitssteuerung in gate-strukturen

Country Status (5)

Country Link
US (2) US11444198B2 (de)
KR (1) KR102401705B1 (de)
CN (1) CN113270403A (de)
DE (1) DE102020115412B3 (de)
TW (1) TWI801884B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255267A1 (en) 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US20190057863A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. Methods and apparatus for doping engineering and threshold voltage tuning by integrated deposition of titanium nitride and aluminum films
US20190097023A1 (en) 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20200035678A1 (en) 2017-06-23 2020-01-30 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311464A (ja) 2007-06-15 2008-12-25 National Institute Of Advanced Industrial & Technology 半導体装置とその製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20160322473A1 (en) 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US10522650B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10170317B1 (en) * 2017-09-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layer
US10529815B2 (en) * 2017-10-31 2020-01-07 International Business Machines Corporation Conformal replacement gate electrode for short channel devices
KR102589667B1 (ko) * 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US10700064B1 (en) * 2019-02-15 2020-06-30 International Business Machines Corporation Multi-threshold voltage gate-all-around field-effect transistor devices with common gates
US11244871B2 (en) * 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages
US11049937B2 (en) * 2019-10-18 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11374090B2 (en) * 2019-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11489059B2 (en) * 2020-01-14 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255267A1 (en) 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US20200035678A1 (en) 2017-06-23 2020-01-30 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20190057863A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. Methods and apparatus for doping engineering and threshold voltage tuning by integrated deposition of titanium nitride and aluminum films
US20190097023A1 (en) 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
CN113270403A (zh) 2021-08-17
TWI801884B (zh) 2023-05-11
TW202213785A (zh) 2022-04-01
US20210376138A1 (en) 2021-12-02
US20230015761A1 (en) 2023-01-19
US11444198B2 (en) 2022-09-13
KR102401705B1 (ko) 2022-05-26
KR20210148797A (ko) 2021-12-08

Similar Documents

Publication Publication Date Title
DE102020101301A1 (de) Gatestrukturen für halbleiter-bauelemente
DE112018004463B4 (de) Formangepasste ersatz-gate-elektrode für kurzkanaleinheiten, halbleitereinheit und verfahren zum bilden einer gate-struktur
DE102005014619B4 (de) Integriertes Schaltkreisbauelement mit Gatestruktur und zugehöriges Herstellungsverfahren
DE102019122576A1 (de) Separate epitaxieschichten für nanodraht-stapel-gaa-vorrichtung
DE102019116739A1 (de) Hochleistungs-mosfet
DE102020100795A1 (de) Austrittsarbeitsschichten für transistor-gate-elektroden
DE102014019988B3 (de) In serie verbundene transistorstruktur
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102017112746B4 (de) Verfahren zum Bilden eines Abstandshalters mit niedrigem k-Wert
DE102004048679B4 (de) Verfahren zum Herstellen eines Isolator-Dünnfilms sowie Verfahren zum Herstellen eines Halbleiterbauteils
DE102018124431B4 (de) Prozesse zur Bildung von Strukturelementen mit niedrigem k-Wert mit durch sie gebildete Strukturen
DE102014119124B4 (de) Halbleitervorrichtungsstruktur und Verfahren zur Herstellung derselben
DE102020106441A1 (de) Abstandshalterstrukturen für Halbleiterbaulemente
DE102020115412B3 (de) Austrittsarbeitssteuerung in gate-strukturen
DE102013205068B4 (de) Verfahren zur Herstellung eines Gatedielektrikums einer Gateelektrode
DE102021104817B4 (de) Halbleitervorrichtung und verfahren
DE102020110789A1 (de) Gate-strukturen für halbleitervorrichtungen
DE102020107564A1 (de) Kern-mantel-nanostrukturen für halbleitervorrichtungen
DE102019129184A1 (de) Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtungen
DE102022100097A1 (de) Gatestrukturen in halbleitervorrichtungen
DE102020119425B4 (de) Halbleitervorrichtung und Verfahren
DE102022105643A1 (de) Transistor-gatestrukturen und verfahren zu deren herstellung
DE102021111739A1 (de) Gate-Abstandshalter in Halbleiterbauelementen
DE102020126923A1 (de) Gate-strukturen für halbleitervorrichtungen
DE102021105456A1 (de) Halbleitervorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027088000

Ipc: H01L0027092000

R018 Grant decision by examination section/examining division
R020 Patent grant now final