KR20210148797A - 게이트 구조물에서의 일함수 제어 - Google Patents

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KR20210148797A
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쳉-룽 훙
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치 온 추이
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Abstract

상이한 게이트 구조물 구성들을 갖는 반도체 디바이스 및 그 반도체 디바이스를 제조하는 방법이 개시된다. 반도체 디바이스는, 기판 상에 배치된 핀 구조물, 핀 구조물 상에 배치된 나노 구조의 채널 영역, 및 나노 구조의 채널 영역을 둘러싸는 게이트-올-어라운드(GAA) 구조물을 포함한다. GAA 구조물은, 제1 금속 물질의 도펀트들을 갖는 금속 도핑 영역을 갖는 고-K(HK) 게이트 유전체층, HK 게이트 유전체층 상에 배치된 p-형 일함수 금속(pWFM)층, HK 게이트 유전체층과 pWFM층 사이에 개재된 바이메탈 질화물층, pWFM 상에 배치된 n-형 일함수 금속(nWFM)층, 및 nWFM층 상에 배치된 게이트 금속 충전층을 포함한다. PWFM층은 제2 금속 물질을 포함하고, 바이메탈 질화물층은 제1 및 제2 금속 물질들을 포함한다.

Description

게이트 구조물에서의 일함수 제어{WORK FUNCTION CONTROL IN GATE STRUCTURES}
반도체 기술의 진보에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은, 평면 MOSFET 및 핀 전계 효과 트랜지스터(finFET, fin Field Effect Transistor)를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, Metal Oxide Semiconductor Field Effect Transistor)와 같은 반도체 디바이스의 크기를 계속하여 스케일링 다운하였다. 이러한 스케일링 다운은 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다.
도 1a, 도 1b 및 도 1c, 그리고 도 1d 내지 도 1g는 일부 실시예에 따른, 상이한 게이트 구조물들을 갖는 반도체 디바이스의 등각도, 단면도 및 디바이스 특성을 도시한다.
도 2는 일부 실시예에 따른, 상이한 게이트 구조물들을 갖는 반도체 디바이스를 제조하는 방법의 순서도이다.
도 3a 내지 도 11b는 일부 실시예에 따른, 제조 공정의 다양한 단계에서 상이한 게이트 구조물들을 갖는 반도체 디바이스의 단면도를 도시한다.
도 12는 일부 실시예에 따른, 상이한 게이트 구조물들을 갖는 반도체 디바이스를 제조하는 방법의 순서도이다.
도 13a 내지 도 17b는 일부 실시예에 따른, 제조 공정의 다양한 단계에서 상이한 게이트 구조물들을 갖는 반도체 디바이스의 단면도를 도시한다.
이하, 첨부 도면을 참조하여 예시적인 실시예가 설명될 것이다. 도면에서, 유사한 참조 번호는, 동일하고 기능적으로 유사하며 및/또는 구조적으로 유사한 구성 요소를 일반적으로 나타낸다.
아래의 개시는 본 개시의 상이한 피처를 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등에 대한 언급은, 설명된 실시예가 특정 피처, 구조물 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 피처, 구조물 또는 특성을 필연적으로 포함하지는 않을 수 있다는 것을 나타낸다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조물 또는 특성이 하나의 실시예와 관련하여 설명될 때, 명시적으로 기술되거나 기술되지 않더라도, 다른 실시예와 관련하여 그러한 피처, 구조물 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하기 위한 것이 아니며, 본 명세서의 용어 또는 문구는, 본 명세서의 교시에 비추어 관련 기술 분야(들)의 당업자에 의해 해석될 수 있음을 이해해야 한다.
본 명세서에서 사용된 용어 "고-k"는 높은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 공정 분야에서, 고-k는 SiO2의 유전 상수보다 큰 유전 상수(예를 들어, 3.9 초과)를 지칭한다.
본 명세서에서 사용된 용어 "저-k"는 낮은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 공정 분야에서, 저-k는 SiO2의 유전 상수보다 작은 유전 상수(예를 들어, 3.9 미만)를 지칭한다.
본 명세서에서 사용된 용어 "p-형"은, 붕소와 같은 p-형 도펀트들로 도핑된 구조물, 층 및/또는 영역을 규정한다.
본 명세서에서 사용된 용어 "n-형"은, 인과 같은 n-형 도펀트들로 도핑된 구조물, 층 및/또는 영역을 규정한다.
본 명세서에서 사용된 용어 "나노 구조의(nanostructured)"는, 예를 들어 100 nm 미만의 (예를 들어, X- 및/또는 Y-축을 따른) 수평 치수 및/또는 (예를 들어, Z-축을 따른) 수직 치수를 갖는 구조물, 층, 및/또는 영역을 규정한다.
본 명세서에서 사용된 용어 "n-형 일함수 금속(nWFM, n-type Work Function Metal)"은 FET 채널 영역의 물질의 가전자대 에너지(valence band energy)보다 전도대 에너지(conduction band energy)에 더 가까운 일함수(work function) 값을 갖는 금속 또는 금속-함유 물질을 규정한다. 일부 실시예에서, 용어 "nWFM"은 4.5 eV 미만의 일함수 값을 갖는 금속 또는 금속-함유 물질을 규정한다.
본 명세서에서 사용된 용어 "p-형 일함수 금속(pWFM, p-type Work Function Metal)"은 FET 채널 영역의 물질의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 갖는 금속 또는 금속-함유 물질을 규정한다. 일부 실시예에서, 용어 "pWFM"은 4.5 eV 이상의 일함수 값을 갖는 금속 또는 금속-함유 물질을 규정한다.
일부 실시예에서, 용어 "약" 및 "실질적으로"는 값의 5 %(예를 들어, 값의 ±1 %, ±2 %, ±3 %, ±4 %, ±5 %) 내에서 변하는 주어진 양의 값을 나타낼 수 있다. 이들 값은 단지 예일 뿐 제한하기 위한 것이 아니다. 용어 "약" 및 "실질적으로"는 본 명세서의 교시에 비추어 관련 기술 분야(들)의 당업자에 의해 해석되는 값의 백분율을 지칭할 수 있다.
본 명세서에서 사용된 용어 "멀티-임계 전압(멀티-Vt) 디바이스"는 둘 이상의 FET를 갖는 반도체 디바이스를 규정하며, 여기서 둘 이상의 FET 각각은 서로 다른 임계 전압을 갖는다.
본 명세서에 개시된 핀 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은, 이중-패터닝 또는 멀티-패터닝 공정들을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패터닝될 수 있다. 이중-패터닝 또는 멀티-패터닝 공정들은 포토 리소그래피와 자기-정렬(self-aligned) 공정들을 결합하여, 단일, 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴들을 생성할 수 있다. 예를 들어, 희생층이 기판 위에 형성되고 포토 리소그래피 공정을 사용하여 패터닝된다. 자기-정렬 공정을 사용하여, 스페이서들이 패터닝된 희생층과 나란히 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서들을 사용하여 핀 구조물들을 패터닝할 수 있다.
전계 효과 트랜지스터(FET, Field Effect Transistor)를 켜기 위해 필요한 게이트 전압 - 임계 전압(Vt) - 은 FET 채널 영역의 반도체 물질 및/또는 FET의 게이트 구조물의 유효 일함수(EWF, Effective Work Function) 값에 따라 달라질 수 있다. 예를 들어, n-형 FET(NFET, n-type FET)의 경우, NFET 게이트 구조물의 EWF 값(들)과 NFET 채널 영역의 물질의 전도대 에너지(예를 들어, Si의 경우 4.1 eV 또는 SiGe의 경우 3.8 eV) 사이의 차이를 줄이면, NFET 임계 전압을 감소시킬 수 있다. P-형 FET(PFET, p-type FET)의 경우, PFET 게이트 구조물의 EWF 값(들)과 PFET 채널 영역의 물질의 가전자대 에너지(예를 들어, Si의 경우 5.2 eV 또는 SiGe의 경우 4.8 eV) 사이의 차이를 줄이면, PFET 임계 전압을 감소시킬 수 있다. FET 게이트 구조물들의 EWF 값들은 FET 게이트 구조물의 각 층의 두께 및/또는 물질 조성에 따라 달라질 수 있다. 따라서, FET 게이트 구조물들의 두께 및/또는 물질 조성을 조정함으로써, FET들은 상이한 임계 전압들을 갖도록 제조될 수 있다.
다-기능 휴대용 디바이스에 대한 요구가 증가함에 따라, 동일한 기판 상에서 상이한 임계 전압들을 갖는 FET들에 대한 요구가 증가하고 있다. 이러한 멀티-Vt 디바이스를 달성하는 한 가지 방법은 FET 게이트 구조물들에서 상이한 일함수 금속(WFM, Work Function Metal)층 두께들을 갖는 것일 수 있다. 그러나, 상이한 WFM층 두께들은 FET 게이트 구조물의 기하학적 구조에 의해 제한될 수 있다. 예를 들어, 게이트-올-어라운드(GAA, Gate-All-Around) FET들에서, WFM층 두께들은 GAA FET들의 나노 구조의 채널 영역들 사이의 간격에 의해 제한될 수 있다. 또한, FET(예를 들어, GAA FET 및/또는 finFET)들의 계속하는 스케일링 다운으로 상이한 WFM층 두께들을 퇴적하는 단계가 점점 어려워질 수 있다.
본 개시는 서로 다른 임계 전압들을 갖는 FET(예를 들어, GAA FET)들을 갖는 예시적인 멀티-Vt 디바이스들을 제공하고, 동일한 기판 상에 이러한 FET들을 형성하는 예시적인 방법들을 제공한다. 예시적인 방법들은, 동일한 기판 상에, 유사한 물질 및 두께의 WFM층을 갖지만, 상이한 임계 전압들을 갖는 PFET들을 형성한다. 이들 예시적인 방법들은, 동일한 기판 상에 유사한 채널 치수들 및 임계 전압들을 갖는 FET들을 형성하는 다른 방법들보다, 상이한 임계 전압들을 갖는 신뢰할 수 있는 FET 게이트 구조물들을 제조함에 있어서, 보다 비용 효율적(예를 들어, 약 20 % 내지 약 30 % 감소된 비용) 및 시간 효율적(예를 들어, 약 15 % 내지 약 20 % 감소된 시간)일 수 있다. 또한, 이러한 예시적인 방법들은 유사한 임계 전압들을 갖는 FET들을 형성하는 다른 방법들보다 훨씬 작은 치수들(예를 들어, 더 얇은 게이트 스택들)을 갖는 FET 게이트 구조물들을 형성할 수 있다.
일부 실시예에서, 상이한 게이트 구조물 구성들을 갖지만 유사한 WFM층을 갖는 PFET들이 동일한 기판 상에 선택적으로 형성되어 서로 다른 임계 전압들을 달성할 수 있다. 상이한 게이트 구조물들은 (i) 고-K(HK, high-K) 게이트 유전체층들 내의 상이한 금속 농도들의 금속 도핑 영역들 및 (ii) HK 게이트 유전체층들과 WFM층들 사이의, 상이한 금속 농도들의 바이메탈 질화물층들을 가질 수 있다. 상이한 금속 농도들은 상이한 EWF 값들 및 임계 전압들을 갖는 게이트 구조물들을 초래한다. 일부 실시예에서, 약 2원자%(atomic %) 내지 약 10원자% 범위 내의 다양한 금속 농도들이, EWF 값들에서 약 ±80 mV의 시프팅 및 임계 전압들에서 약 ±50 mV의 시프팅을 유도할 수 있다. 따라서, HK 게이트 유전체층들 내의 그리고 HK 게이트 유전체층들과 WFM층들 사이의 금속 농도들을 조정하면 PFET 게이트 구조물들의 EWF 값들을 조정할 수 있고, 결과적으로, WFM층들의 물질 및/또는 두께를 변경하지 않고 PFET들의 임계 전압들을 조정할 수 있다.
일부 실시예에 따른 PFET들(102P1-102P4) 및 NFET들(102N1-102N4)을 갖는 반도체 디바이스(100)가 도 1a 내지 도 1g를 참조하여 설명된다. 도 1a는 일부 실시예에 따른 반도체 디바이스(100)의 등각도를 도시한다. 도 1b 및 도 1c는 일부 실시예에 따른 도 1a의 반도체 디바이스(100)의 각각의 선(A-A) 및 선(B-B)을 따른 단면도를 도시한다. 도 1e 내지 도 1g는 일부 실시예에 따른 반도체 디바이스(100)의 디바이스 특성을 도시한다. 달리 언급되지 않는 한, PFET(102P1)에 대한 논의는 PFET들(102P2-102P4)에 적용되고 NFET(102N1)에 대한 논의는 NFET들(102N2-102N4)에 적용된다. 달리 언급되지 않는 한, 동일한 참조 기호(annotation)를 갖는 PFET들(102P1-102P4) 및 NFET들(102N1-102N4)의 구성 요소들에 대한 논의는 서로 적용된다.
도 1a 내지 도 1c를 참조하면, 반도체 디바이스(100)가 기판(106) 상에 형성될 수 있다. 기판(106)은, 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘-온-절연체(SOI, Silicon-On-Insulator) 구조물 및 이들의 조합과 같은 반도체 물질일 수 있다. 또한, 기판(106)은, p-형 도펀트들(예를 들어, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n-형 도펀트들(예를 들어, 인 또는 비소)로 도핑될 수 있다.
PFET(102P1) 및 NFET(102N1)는, X-축을 따라 연장되는 핀 구조물들(108P-108N); 각각의 핀 구조물들(108P-108N) 상에 배치된 에피택셜 영역들(110P-110N); 각각의 에피택셜 영역들(110P-110N) 사이에 배치된 나노 구조의 채널 영역들(120P-120N); 각각의 나노 구조의 채널 영역들(120P-120N)을 둘러싸는 게이트 구조물들(112P-112N), 내부 스페이서들(113) 및 게이트 스페이서들(114)을 포함할 수 있다.
일부 실시예에서, 핀 구조물들(108P-108N)은 기판(106)과 유사한 물질을 포함할 수 있다. 나노 구조의 채널 영역들(120P-120N)은 기판(106)과 유사하거나 상이한 반도체 물질들을 포함할 수 있고, 서로 유사하거나 상이한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 나노 구조의 채널 영역들(120N)은 Si, SiAs, 실리콘 인화물(SiP), SiC 또는 실리콘 탄소 인화물(SiCP)을 포함할 수 있고, 나노 구조의 채널 영역들(120P)은 SiGe, 실리콘 게르마늄 붕소(SiGeB), 게르마늄 붕소(GeB), 실리콘 게르마늄 주석 붕소(SiGeSnB) 또는 III-V 반도체 화합물을 포함할 수 있다. 일부 실시예에서, 나노 구조의 채널 영역들(120P-120N)은 모두 Si, SiAs, SiP, SiC, SiCP, SiGe, SiGeB, GeB, SiGeSnB 또는 III-V 반도체 화합물을 포함할 수 있다. 나노 구조의 채널 영역들(120P-120N)의 직사각형 단면들이 도시되어 있지만, 나노 구조의 채널 영역들(120P-120N)은 다른 기하학적 형상들(예를 들어, 원형, 타원형, 삼각형 또는 다각형)의 단면들을 가질 수 있다.
에피택셜 영역들(110P-110N)이 각각의 핀 구조물들(108P-108N) 상에서 성장될 수 있고, PFET(102P1) 및 NFET(102N1)의 소스/드레인(S/D) 영역들일 수 있다. 에피택셜 영역들(110P-110N)은 서로 유사하거나 상이한 에피택셜-성장된 반도체 물질들을 포함할 수 있다. 일부 실시예에서, 에피택셜-성장된 반도체 물질은 기판(106)의 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다. 에피택셜 영역들(110P 및 110N)은 각각 p-형 및 n-형일 수 있다. 일부 실시예에서, n-형 에피택셜 영역들(110N)은 SiA, SiC 또는 SiCP를 포함할 수 있다. P-형 에피택셜 영역들(110P)은 SiGe, SiGeB, GeB, SiGeSnB, III-V 반도체 화합물 또는 이들의 조합을 포함할 수 있다.
게이트 구조물들(112P-112N)은 다층 구조물일 수 있다. 게이트 구조물들(112P-112N)은 각각의 나노 구조의 채널 영역들(120P-120N) 주위에 랩핑(wrap)될 수 있고, 이로 인해 게이트 구조물들(112P-112N)은 "GAA 구조물"또는 "수평 게이트-올-어라운드(HGAA, Horizontal Gate-All-Around) 구조물"로 지칭될 수 있다." PFET(102P1) 및 NFET(102N1)는 "GAA PFET(102P1) 및 NFET(102N1)"로 지칭될 수 있다. 일부 실시예에서, PFET(102P1) 및 NFET(102N1)은 finFET일 수 있고, 나노 구조의 채널 영역들(120P-120N) 대신 핀 영역들(미도시)을 가질 수 있다. 이러한 finFET들(120P1-120N1)은, 핀 영역들 상에 배치된 각각의 게이트 구조물들(112P-112N)을 가질 수 있다.
게이트 구조물들(112P-112N)은, (i) 계면 산화물(IO, Interfacial Oxide)층들(127), (ii) HK 게이트 유전체층들(128P-128N), (iii) 금속 도핑 영역들(128Pd-128Nd), (iv) n-형 WFM("nWFM)층들(131), (vii) 글루(glue)층들(132), 및 (viii) 게이트 금속 충전층들(133)을 포함할 수 있다. 게이트 구조물(112P)은 바이메탈 질화물층(129) 및 p-형 WFM("pWFM ")층(130)을 더 포함할 수 있다. 도 1b 및 도 1c는 게이트 구조물(112P)의 모든 층들이 나노 구조의 채널 영역들(120P) 주위에 랩핑되는 것으로 도시되지만, 나노 구조의 채널 영역들(120P) 주위는 적어도 IO층들(127) 및 HK 게이트 유전체층들(128P)에 의해 랩핑되어 인접한 나노 구조의 채널 영역들(120P) 사이의 공간들을 충전할 수 있다. 따라서, PFET(102P1)의 작업 동안 게이트 구조물(112P)과 S/D 영역들(110P) 사이의 단락을 방지하도록, 나노 구조의 채널 영역들(120P)은 서로 전기적으로 격리될 수 있다. 유사하게, NFET(102N1)의 작업 동안 게이트 구조물(112N)와 S/D 영역들(110N) 사이의 단락을 방지하도록, 나노 구조의 채널 영역들(120N)을 서로로부터 격리시키도록, 나노 구조의 채널 영역들(120N) 주위는 적어도 IO층들(127) 및 HK 게이트 유전체층들(128N)에 의해 랩핑될 수 있다.
IO층들(127)은 나노 구조의 채널 영역들(120P-120N) 상에 배치될 수 있다. 일부 실시예에서, IO층들(127)은 실리콘 산화물(SiO2), 실리콘 게르마늄 산화물(SiGeOx) 또는 게르마늄 산화물(GeOx) 및 약 0.5 nm 내지 약 1.5 nm 범위의 두께를 포함할 수 있다.
HK 게이트 유전체층들(128P-128N)이 IO층들(127) 상에 배치될 수 있다. 각각의 HK 게이트 유전체층들(128P-128N)은 IO층들(127)의 두께의 약 2 내지 3배의 두께(예를 들어, 약 1 nm 내지 약 3 nm)를 가질 수 있고, (i) 고-K 유전체 물질, 예컨대 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 및 지르코늄 실리케이트(ZrSiO2), 및 (ii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu) 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀륨(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 산화물을 갖는 고-K 유전체 물질, 또는 (iii) 이들의 조합을 포함할 수 있다.
HK 게이트 유전체층들(128P-128N)은 각각의 금속 도핑 영역들(128Pd-128Nd)을 포함할 수 있다. 일부 실시예에서, 금속 도핑 영역들(128Pd-128Nd)은 (i) 주기율표의 IIA족(예를 들어, 마그네슘(Mg) 또는 스트론튬(Sr)), IIIA족(예를 들어, 알루미늄(Al)), IIIB족(예를 들어, 이트륨(Y)), 또는 IVB족(예를 들어, 지르코늄(Zr))으로부터의 금속; (ii) 희토류 금속, 예컨대 란타넘(La), 이트륨(Y), 스칸듐(Sc), 세륨(Ce), 이테르븀(Yb), 에르븀(Er), 디스프로슘(Dy) 및 루테튬(Lu); 또는 (iii) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 금속 도핑 영역들(128Pd-128Nd)은 Al 도펀트들 또는 La 도펀트들을 포함할 수 있다. 일부 실시예에서, 이하에서 더 자세히 설명되는 바와 같이, PFET(102P1) 및 NFET(102N1)을 형성하도록 사용된 제조 공정(예를 들어, 방법(1200))의 결과로서, 금속 도핑 영역(128Nd)이 HK 게이트 유전체층(128N)(도 17b에 도시됨)에 존재하지 않을 수 있다.
바이메탈 질화물층(129)이 HK 게이트 유전체층(128P) 상에 배치될 수 있다. 일부 실시예에서, 바이메탈 질화물층(129)은 (i) 금속 도핑 영역(128Pd)에 포함된 도펀트 물질과 동일한 제1 금속, 및 (ii) pWFM층(130)에 포함된 금속과 동일한 제2 금속을 포함할 수 있다. 일부 실시예에서, pWFM층(130)은 나노 구조의 채널 영역들(120P)의 물질의 전도대-에지 에너지보다 가전자대-에지 에너지에 더 가까운 일함수 값을 갖는 금속 물질을 포함할 수 있다. 예를 들어, pWFM층(130)은, 4.5 eV 이상(예를 들어, 약 4.5 eV 내지 약 5.5 eV)의 일함수 값 - 이는 나노 구조의 채널 영역들(120P)의 전도대-에지 에너지(예를 들어, Si의 4.1 eV)보다 가전자대-에지 에너지(예를 들어, Si의 5.2 eV)에 더 가까울 수 있음 - 을 갖는 실질적으로 Al-미포함(예를 들어, Al이 없는) 금속 물질을 포함할 수 있다.
일부 실시예에서, pWFM층(130)은 (i) 실질적으로 Al-미포함(예를 들어, Al이 없는) Ti-계 질화물 또는 합금, 예컨대 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 티타늄 금(Ti-Au) 합금, 티타늄 구리(Ti-Cu) 합금, 티타늄 크롬(Ti-Cr) 합금, 티타늄 코발트(Ti-Co) 합금, 티타늄 몰리브덴(Ti-Mo) 합금 및 티타늄 니켈(Ti-Ni) 합금; ii) 실질적으로 Al-미포함(예를 들어, Al이 없는) Ta-계 질화물 또는 합금, 예컨대 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 금(Ta-Au) 합금, 탄탈륨 구리(Ta-Cu) 합금, 탄탈륨 텅스텐(Ta-W) 합금, 탄탈륨 백금(Ta-Pt) 합금, 탄탈륨 몰리브덴(Ta-Mo) 합금, 및 탄탈륨 니켈(Ta-Ni) 합금; 또는 (iii) 이들의 조합을 포함할 수 있다. 일부 실시예에서, pWFM층(130)은 약 1 nm 내지 약 3 nm 범위의 두께를 포함할 수 있다. 이 범위 내의 두께는 pWFM층(130)이 인접한 나노 구조의 채널 영역들(120P) 사이의 간격에 의해 제한되지 않고 나노 구조의 채널 영역들(120P) 주위에 랩핑될 수 있도록 한다.
pWFM층(130)의 일함수 값은 PFET(102P1)의 게이트 구조물(112P)에 대한 EWF 값을 유도할 수 있다. 금속 도핑 영역(128Pd)에서 금속 도펀트들의 농도 및/또는 바이메탈 질화물층(129)에서 제1 금속의 농도를 제어함으로써, pWFM층(130)의 두께를 변화시키지 않으면서, 게이트 구조물(112P)의 이러한 EWF 값이 조정될 수 있다. 또한, 금속 도펀트들 및/또는 제1 금속의 농도들을 제어함으로써, 유사한 pWFM층(130)을 갖는 PFET들(102P1-102P4)은 서로 다른 EWF 값들을 갖는 게이트 구조물들(112P)을 갖도록 구성될 수 있다. 게이트 구조물들의 EWF 값들은 FET들의 임계 전압에 대응하기 때문에, 상이한 EWF 값들을 갖는 게이트 구조물들(112P)은 동일한 기판(106) 상에서 상이한 임계 전압들을 갖는 PFET들(102P1-102P4)을 초래한다.
일부 실시예에서, 금속 도펀트들 및/또는 제1 금속의 농도들을 제어함으로써, 게이트 구조물(112P)의 EWF 값이 약 ±80 mV 범위 내에서 조정될 수 있다. 약 ±80 mV 범위 내에서 EWF 값을 조정하면, 약 ±50 mV 범위 내에서 게이트 구조물(112P)의 임계 값이 조정될 수 있다. 이러한 조절 범위는 바이메탈 질화물층(129)에서 약 2원자% 내지 약 10원자% 범위의 제1 금속(예를 들어, Al)의 농도 및/또는 약 0.05 내지 약 0.5 범위의, HK 게이트 유전체층(128P)의 금속 물질("HK 금속"; 예를 들어, Hf)에 대한 금속 도펀트들(예를 들어, Al 도펀트)의 농도비에 의해 달성될 수 있다.
일부 실시예에서, 금속 도핑 영역(128Pd)은 HK 게이트 유전체층(128P)의 상부 표면으로부터 HK 게이트 유전체층(128P)으로 약 0.1 nm 내지 약 2 nm의 거리(D1)로 연장될 수 있다. 일부 실시예에서, 바이메탈 질화물층(129)은 약 0.1 nm 내지 약 1 nm의 두께(T1)를 가질 수 있고, 두께(T1)는 거리(D1)보다 작을 수 있다. 이러한 거리(D1) 및 두께(T1)의 범위는 금속 도펀트들 및 제1 금속의 각각의 농도를 제어하기에 적합하다. 거리(D1)가 약 0.1nm 미만이면, 게이트 구조물(112P)의 EWF 값을 적절하게 조정하기 위해, 금속 도핑 영역(128Pd)은 약 0.05 내지 약 0.5 범위 내의 금속 도펀트-대-HK 금속의 농도비를 갖지 않을 수 있다. 유사하게, 두께(T1)가 약 0.1 nm 미만인 경우, 게이트 구조물(112P)의 EWF 값을 적절히 조정하도록, 바이메탈 질화물층(129)은 약 2원자% 내지 약 10원자% 범위 내의 제1 금속의 농도를 갖지 않을 수 있다. 한편, 거리(D1) 및/또는 두께(T1)가 상기 언급된 범위를 초과하면, 처리 시간(예를 들어, 도핑 처리 시간)이 증가하고, 결과적으로 디바이스 제조 비용이 증가한다.
도 1d 내지 도 1e를 참조하면, 일부 실시예에서, 금속 도핑 영역(128Pd)의 금속 도펀트들 및 바이메탈 질화물층(129)의 제1 금속의 농도 프로파일들은 도 1b의 선(C-C)을 따라 실질적으로 일정할 수 있다. 일부 실시예에서, 도 1d에 도시된 바와 같이 금속 도펀트들과 제1 금속의 농도들은 서로 동일할 수 있거나, 도 1e에 도시된 바와 같이 금속 도펀트들의 농도가 제1 금속의 농도보다 클 수 있다. 도 1f를 참조하면, 일부 실시예에서, 금속 도펀트들 및 제1 금속의 농도 프로파일들은 도 1b의 선(C-C)을 따라 구배될 수 있고(graded), 금속 도펀트들의 농도는 제1 금속의 농도보다 클 수 있다.
도 1g를 참조하면, 일부 실시예에서, IO층(127)은 실리콘 산화물(SiO2)을 포함하고, HK 게이트 유전체층(128P)은 금속 도핑 영역(128Pd)에서 Al 도펀트들을 갖는 하프늄 산화물(HfO2)을 포함하고, 바이메탈 질화물층(129)은 티타늄 알루미늄 질화물(TiAlN)을 포함하고, pWFM층(130)은 TiN을 포함한다. 도 1g는, 일부 실시예에 따라 도 1b의 선(C-C)을 따라 이들 층에 걸친 실리콘, 산소, 하프늄, 알루미늄, 티타늄 및 질소 원자들의 농도 프로파일들을 도시한다. 도 1g에 도시된 바와 같이, 금속 도핑 영역(128Pd)에서 알루미늄 농도는 바이메탈 질화물층(129)보다 높을 수 있다.
도 1b 및 도 1c를 다시 참조하면, 일부 실시예에서, nWFM층(131)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 탄화물(TaAlC), 또는 이들의 조합을 포함할 수 있다. 글루층들(132)은 TiN, Ti, Co 또는 이들의 조합을 포함할 수 있다. 게이트 금속 충전층들(133)은 적절한 전도성 물질, 예컨대 W, Ti, 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), Al, 이리듐(Ir), 니켈(Ni), 금속 합금 및 이들의 조합을 포함할 수 있다. 게이트 스페이서들(114) 및 내부 스페이서들(113)은 게이트 구조물들(112P-112N)의 측벽들을 형성할 수 있다. 게이트 스페이서들(114) 및 내부 스페이서들(113) 각각은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-K 물질 및 이들의 조합과 같은 절연 물질을 포함할 수 있다.
반도체 디바이스(100)는 격리 구조물(104), 에칭 정지층(ESL, Etch Stop Layer)(116), 층간 유전체(ILD, Interlayer Dielectric)층(118) 및 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들(138)을 더 포함할 수 있다. 격리 구조물(104)은 PFET들(102P1-102P4) 및 NFET들(102N1-102N4)을 서로로부터 전기적으로 격리시킬 수 있다. ESL(116)은 게이트 구조물들(112P-112N) 및/또는 S/D 영역들(110P-110N)을 보호하도록 구성될 수 있다. 일부 실시예에서, 격리 구조물(104) 및 ESL(116)은 절연 물질, 예컨대 실리콘 산화물 및 실리콘 게르마늄 산화물을 포함할 수 있다. ILD층(118)은 ESL(116) 상에 배치될 수 있고 유전체 물질을 포함할 수 있다. STI 영역들(138)이 PFET들(102P1-102P4)과 NFET들(102N1-102N4) 사이에 전기적 격리를 제공하도록 구성될 수 있고, 절연 물질을 포함할 수 있다.
도 2는 일부 실시예에 따른 반도체 디바이스(100)를 제조하기 위한 예시적인 방법(200)의 순서도이다. 예시적인 목적으로, 도 2에 도시된 작업들은 도 3a 내지 도 11b에 도시된 반도체 디바이스(100)를 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 3a 내지 도 11b는 일부 실시예에 따른 다양한 제조 단계에서 반도체 디바이스(100)의 선(A-A) 및 선(B-B)을 따른 단면도이다. 특정 응용예에 따라, 작업들이 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 반도체 디바이스(100)를 생성하지 않을 수 있음에 유의해야 한다. 따라서, 방법(200) 이전, 도중 및 이후에 추가 공정이 제공될 수 있으며, 일부 다른 공정이 여기서 간략하게 설명될 수 있음을 이해해야 한다. 도 1a 내지 도 1c의 구성 요소들과 동일한 참조 기호를 갖는 도 3a 내지 도 11b의 구성 요소들은 전술하였다.
작업(205)에서, 폴리실리콘 구조물들 및 에피택셜 영역들이 PFET 및 NFET의 핀 구조물들 상에 형성된다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 폴리실리콘 구조물들(312)은, 핀 구조물들(108P-108N) 상에 형성된 초격자(superlattice) 구조물들(119P-119N) 상에 형성될 수 있다. 초격자 구조물(119P)은 교번하는 구성으로 배열된 나노 구조의 영역들(120P-122P)을 포함할 수 있고, 초격자 구조물(119N)은 교번하는 구성으로 배열된 나노 구조의 영역들(120N-122N)을 포함할 수 있다. 후속 처리 동안, 폴리실리콘 구조물들(312) 및 나노 구조의 영역들(122P-122N)은 게이트 대체 공정에서 대체되어 게이트 구조물들(112P-112N)을 형성할 수 있다. 내부 스페이서들(113) 및 게이트 스페이서들(114)의 형성에 이어서, 폴리실리콘 구조물들(312) 아래에 위치하지 않는 핀 구조물들(108P-108N)의 부분들 상에 에피택셜 영역들(110P-110N)이 선택적으로 형성될 수 있다. 에피택셜 영역들(110P-110N)의 형성 후에, 도 3a 및 도 3b의 구조물들을 형성하도록 ESL(116) 및 ILD(118)가 형성될 수 있다.
도 2를 참조하면, 작업(210)에서, 게이트 개구부들이 핀 구조물들 상에 형성된다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 게이트 개구부들(412A-412B)이 핀 구조물들(108P-108N) 상에 형성될 수 있다. 게이트 개구부들(412A-412B)의 형성은 (i) 도 3a 및 도 3b의 구조물들로부터 폴리실리콘 구조물들(312)를 에칭하는 단계, 및 (ii) 도 3a 및 도 3b의 구조물들로부터 나노 구조의 영역들(122P-122N)을 에칭하는 단계의 순차적 작업들을 포함할 수 있다.
도 2를 참조하면, 작업들(215-235)에서, 게이트-올-어라운드(GAA) 구조물들이 게이트 개구부들에 형성된다. 예를 들어, 작업들(215-235)에 기초하여, 도 5a 내지 도 11b를 참조하여 설명된 바와 같이, 게이트 구조물들(112P-112N)이 나노 구조의 채널 영역들(120P-120N) 주위에 형성될 수 있다.
도 2를 참조하면, 작업(215)에서, 계면 산화물층들 및 HK 게이트 유전체층이 게이트 개구부들 내에 퇴적된다. 예를 들어, 도 5a 및 도 5b에 도시된 바와 같이, IO층들(127) 및 HK 게이트 유전체층(128)이 도 4a 및 도 4b의 게이트 개구부들(412A-412B) 내에 퇴적될 수 있다. 후속 처리 동안, HK 게이트 유전체층(128)이 도 1b 및 도 1c의 HK 게이트 유전체층들(128P-128N)을 형성할 수 있다. 일부 실시예에서, 나노 구조의 채널 영역들(120P-120N)을 산화 분위기에 노출시킴으로써, IO층들(127)이 형성될 수 있다. 산화 분위기는 오존(O3); 암모니아 수산화물, 과산화수소 및 물의 혼합물("SC1 용액"); 및/또는 염산, 과산화수소, 물의 혼합물("SC2 용액")의 조합을 포함할 수 있다. HK 게이트 유전체층(128)의 퇴적은, 약 250℃ 내지 약 350℃의 온도에서 전구체로서 하프늄 염화물(HfCl4)을 사용한 원자층 퇴적(ALD, Atomic Layer Deposition) 공정에서 HK 유전체 물질을 퇴적하는 단계를 포함할 수 있다. 일부 실시예에서, 인접한 나노 구조의 채널 영역들(120P)과 인접한 나노 구조의 채널 영역들(120N) 사이의 간격들에 의한 제한을 받지 않고, 게이트 유전체층(128)이 약 1 nm 내지 약 3 nm의 두께를 갖고 나노 구조의 채널 영역들(120P-120N) 주위를 랩핑할 수 있다.
도 2를 참조하면, 작업(220)에서, 금속 도핑 영역들이 HK 게이트 유전체층 내에 형성된다. 예를 들어, 도 7a 및 도 7b에 도시된 바와 같이, 금속 도핑 영역들(128Pd-128Nd)이 HK 게이트 유전체층(128) 내에 형성될 수 있다. 금속 도핑 영역들(128Pd-128Nd)의 형성은 (i) 금속 전구체 가스(538)로 도 5a 및 도 5b의 구조물들을 소킹(soak)하는 단계, 및 (ii) 금속 전구체 가스(642)로 도 6a 및 도 6b의 구조물들을 소킹하는 단계의 순차적인 작업들을 포함할 수 있다. 일부 실시예에서, 금속 전구체 가스(538)를 사용한 소킹 공정은, 약 0.1초 내지 약 5초의 지속 시간 동안 약 350℃ 내지 약 500℃의 온도 및 약 500 표준 입방 센티미터(sccm, standard cubic cm) 내지 약 9000 sccm의 압력에서, 도 5a 및 도 5b의 구조물들 상에 금속 전구체 가스(538)로서 티타늄 테트라클로라이드(TiCl4)를 공급하는 단계를 포함할 수 있다. 도 6a 및 도 6b에 도시된 바와 같이, 금속 전구체 가스(538)로 처리하는 동안, Ti를 갖고 약 0.1 nm 내지 약 0.5 nm의 두께를 갖는 금속층(640)이 도 5a 내지 도 5b의 구조물들 상에 퇴적될 수 있다.
일부 실시예에서, 금속 전구체 가스(642)를 사용한 소킹 공정은, 약 0.5초 내지 약 60초의 지속 시간 동안 약 350℃ 내지 약 500℃의 온도 및 약 2000 sccm 내지 약 9000 sccm의 압력에서, 도 6a 및 도 6b의 구조물들 상에 금속 전구체 가스(642)로서 트리에틸알루미늄(TEA, triethylaluminium) 또는 트리메틸알루미늄(TMA, Trimethylaluminum)을 공급하는 단계를 포함할 수 있다. 도 7a 및 도 7b에 도시된 바와 같이, 금속 전구체 가스(642)로 처리하는 동안, (i) 금속 도핑 영역들(128Pd-128Nd)이 HK 게이트 유전체층(128) 내에 형성될 수 있고, (ii) 금속층(640)은 TiAl을 갖는 금속층(740)으로 변환될 수 있고, (iii) Al을 갖고, 약 0.1 nm 내지 약 0.5 nm의 두께를 갖는 금속층(744)이 금속층(740) 상에 퇴적될 수 있다.
도 2를 참조하면, 작업(225)에서, 바이메탈 질화물층 및 pWFM층이 HK 게이트 유전체층 상에 형성된다. 예를 들어, 도 8a 및 도 8b에 도시된 바와 같이, 바이메탈 질화물층(129) 및 pWFM층(130)이 HK 게이트 유전체층(128) 상에 형성될 수 있다. 일부 실시예에서, pWFM층(130)의 형성은, 약 350℃ 내지 약 475℃의 온도에서 전구체들로서 TiCl4 및 암모니아(NH3)를 사용하는 ALD 공정에서 약 1 nm 내지 약 3 nm의 두께를 갖는 TiN층을 퇴적하는 단계를 포함할 수 있다. 일부 실시예에서, TiN층을 퇴적하기 위한 ALD 공정은 약 30사이클 내지 약 90사이클을 포함할 수 있으며, 여기서 하나의 사이클은 (i) TiCl4 가스 공급, (ii) TiCl4 가스 퍼징(purging) 공정, (iii) NH3 가스 공급, 및 (iv) NH3 가스 퍼징 공정의 순차적인 기간(period)들을 포함할 수 있다.
일부 실시예에서, ALD 공정 TiCl4 가스는 금속층(740)의 TiAl과 반응하여 바이메탈 질화물층(129A)의 TiAlN으로 변환될 수 있고, ALD 공정 NH3 가스는 금속층(744)의 Al과 반응하여 바이메탈 질화물층(129B)의 TiAlN으로 변환될 수 있다. 결과적으로, pWFM층(130)을 형성하기 위한 ALD 공정 동안, 도 8a 및 도 8b에 도시된 바와 같이, 금속층들(740 및 744)을 각각의 바이메탈 질화물층들(129A 및 129B)로 변환시킴으로써 바이메탈 질화물층(129)이 형성될 수 있다. 작업들(220-225)은 금속층들(740 및 744)의 산화에 인-시튜(in-situ)로 수행될 수 있다.
도 2를 참조하면, 작업(230)에서, 바이메탈 질화물층 및 pWFM층의 부분들이 NFET로부터 선택적으로 제거된다. 예를 들어, 도 9a 및 도 9b에 도시된 바와 같이, 바이메탈 질화물층(129) 및 pWFM층(130)의 부분들이 NFET(102N1)로부터 제거될 수 있다. 선택적 제거 공정은, (i) 도 9a 및 도 9b에 도시된 바와 같이, PFET(102P1) 상의 바이메탈 질화물층(129) 및 pWFM층(130)의 부분들 상에 마스킹층(946)(예를 들어, 포토 레지스트층)을 패터닝하는 단계, (ii) NFET(102N1)로부터 pWFM층(130)의 일부를 에칭하는 단계, 및 (iii) 도 9b의 구조물을 형성하도록 NFET(102N1)로부터 바이메탈 질화물층(129)의 일부를 에칭하는 단계의 순차적인 작업들을 포함할 수 있다. 일부 실시예에서, 작업(230)은 엑스-시튜(ex-situ) 작업일 수 있다.
도 2를 참조하면, 작업(235)에서, nWFM층들, 글루층들 및 게이트 금속 충전층들이 PFET의 pWFM층 및 NFET의 HK 유전체층 상에 형성된다. 예를 들어, 도 10a 내지 도 11b에 도시된 바와 같이, nWFM층들(131), 글루층들(132), 및 게이트 금속 충전층들(133)이 형성될 수 있다. 일부 실시예에서, nWFM층들(131)의 형성은, 약 350℃ 내지 약 475℃의 온도에서 전구체들로서 TiCl4 및 TEA 또는 TMA를 사용하는 ALD 공정에서 약 1 nm 내지 약 3 nm의 두께를 갖는 TiAl층을 퇴적하는 단계를 포함할 수 있다. 일부 실시예에서, TiAl층을 퇴적하기 위한 ALD 공정은 약 4사이클 내지 약 12사이클을 포함할 수 있으며, 여기서 하나의 사이클은 (i) TiCl4 가스 공급, (ii) TiCl4 가스 퍼징 공정, (iii) TEA 또는 TMA 가스 공급, 및 (iv) TEA 또는 TMA 가스 퍼징 공정의 순차적인 기간들을 포함할 수 있다. nWFM층(130)의 형성 후에, 도 10a 및 도 10b에 도시된 바와 같이 글루층(132) 및 게이트 금속 충전층(133)이 퇴적될 수 있고, 이어서 도 11a 및 도 11b의 구조물들을 형성하도록 화학적 기계적 연마 공정이 수행될 수 있다.
도 12는 일부 실시예에 따른 반도체 디바이스(100)를 제조하기 위한 예시적인 방법(200)의 순서도이다. 예시적인 목적으로, 도 12에 도시된 작업들이 도 13a 내지 도 17b에 도시된 바와 같은 반도체 디바이스(100)를 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 13a 내지 도 17b는, 일부 실시예에 따른 다양한 제조 단계에서 반도체 디바이스(100)의 선(A-A) 및 선(B-B)을 따른 단면도이다. 특정 응용예에 따라, 작업들이 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 반도체 디바이스(100)를 생성하지 않을 수 있음에 유의해야 한다. 따라서, 방법(200) 이전, 도중 및 이후에 추가 공정이 제공될 수 있으며, 일부 다른 공정이 여기서 간략하게 설명될 수 있음을 이해해야 한다. 도 1a 내지 도 1c의 구성 요소와 동일한 참조 기호를 갖는 도 13a 내지 도 17b의 구성 요소들은 전술하였다.
도 12를 참조하면, 작업들(205-215)과 유사하게, 도 5a 및 도 5b의 구조물들과 유사한 구조물들을 형성하도록 작업들(1205-1215)이 수행될 수 있다.
도 12를 참조하면, 작업(1220)에서, PFET의 HK 게이트 유전체층의 일부 내에 금속 도핑 영역이 선택적으로 형성되고, HK 게이트 유전체층의 일부 상에 바이메탈 질화물층 및 pWFM층이 선택적으로 형성된다. 예를 들어, 도 13a 내지 도 14b에 도시된 바와 같이, PFET(102P1)의 HK 게이트 유전체층(128)의 일부("HK PFET 부분") 내에 금속 도핑 영역(128Pd)이 선택적으로 형성될 수 있고, HK PFET 부분 상에 바이메탈 질화물층(129) 및 pWFM층(130)이 선택적으로 형성될 수 있다. 이러한 선택적 형성 공정은, (i) 도 13a 및 도 13b에 도시된 바와 같이 NFET(102N1)의 HK 게이트 유전체층(128)의 일부 상에 마스킹층(1246)(예를 들어, 포토 레지스트층)을 패터닝하는 단계, (ii) HK PFET 부분 내에 금속 도핑 영역(128Pd)을 형성하는 단계, 및 (iii) HK PFET 부분 상에 바이메탈 질화물층(129) 및 pWFM층(130)을 형성하는 단계의 순차적인 작업들을 포함할 수 있다. 금속 도핑 영역(128Pd)을 형성하는 공정은 도 2의 작업(220)에서 설명된 것과 유사할 수 있고, 바이메탈 질화물층(129) 및 pWFM층(130)을 형성하는 공정은 도 2의 작업(225)에서 설명된 것과 유사할 수 있다.
도 12를 참조하면, 작업(1225)에서, nWFM층들, 글루층들 및 게이트 금속 충전층들이 PFET의 pWFM층 상에 그리고 NFET의 HK 유전체층 상에 형성된다. 예를 들어, 도 15a 내지 도 17b에 도시된 바와 같이, nWFM층들(131), 글루층들(132) 및 게이트 금속 충전층들(133)이 형성될 수 있다. nWFM층들(131), 글루층들(132) 및 게이트 금속 충전층들(133)을 형성하기 전에, 도 15b의 구조물을 형성하도록 도 14b의 구조물로부터 마스킹층(1246)이 제거된다. 마스킹층(1246)의 제거 후에, 도 2의 작업(235)에서 설명된 것과 유사한 공정에서 nWFM층들(131), 글루층들(132) 및 게이트 금속 충전층들(133)이 형성되어 도 16a 및 도 16b의 구조물들을 형성할 수 있고, 이어서 도 17a 및 도 17b의 구조물들을 형성하도록 화학적 기계적 연마 공정이 수행될 수 있다.
본 개시는, 서로 다른 임계 전압들을 갖는 FET들(예를 들어, PFET들(102P1-102P4) 및 NFET들(102N1-102N4))을 갖는 예시적인 멀티-Vt 디바이스들을 제공하고, 동일한 기판(예를 들어, 기판(106)) 상에 그러한 FET들을 형성하는 예시적인 방법들을 제공한다. 예시적인 방법들은, 유사한 물질 및 두께의 WFM층(예를 들어, pWFM층(130))을 갖지만, 상이한 임계 전압들을 갖는 PFET들을 동일한 기판 상에 형성한다. 일부 실시예에서, 상이한 게이트 구조물 구성들을 갖지만 유사한 WFM층을 갖는 PFET들은 서로 다른 임계 전압들을 달성하도록 동일한 기판 상에 선택적으로 형성될 수 있다. 상이한 게이트 구조물들은 (i) HK 게이트 유전체층들 내의 상이한 금속 농도들의 금속 도핑 영역들 및 (ii) HK 게이트 유전체층들과 WFM층들 사이의, 상이한 금속 농도들의 바이메탈 질화물층들을 가질 수 있다. 상이한 금속 농도들은 상이한 EWF 값들 및 임계 전압들을 갖는 게이트 구조물들을 초래한다. 일부 실시예에서, 약 2원자% 내지 약 10원자% 범위 내의 다양한 금속 농도들이, EWF 값들에서 약 ±80 mV의 시프팅 및 임계 전압들에서 약 ±50 mV의 시프팅을 유도할 수 있다. 따라서, HK 게이트 유전체층들 내의 그리고 HK 게이트 유전체층들과 WFM층들 사이의 금속 농도들을 조정하면 PFET 게이트 구조물들의 EWF 값들을 조정할 수 있고, 결과적으로, WFM층들의 물질 및/또는 두께를 변경하지 않고 PFET들의 임계 전압들을 조정할 수 있다.
일부 실시예에서, 반도체 디바이스는, 기판, 기판 상에 배치된 핀 구조물, 핀 구조물 상에 배치된 나노 구조의 채널 영역, 및 나노 구조의 채널 영역을 둘러싸는 게이트-올-어라운드(GAA, Gate-All-Around) 구조물을 포함한다. GAA 구조물은, 제1 금속 물질의 도펀트들을 갖는 금속 도핑 영역을 갖는 고-K(HK, high-K) 게이트 유전체층, HK 게이트 유전체층 상에 배치된 p-형 일함수 금속(pWFM, p-type Work Function Metal)층, HK 게이트 유전체층과 pWFM층 사이에 개재된 바이메탈 질화물층, pWFM 상에 배치된 n-형 일함수 금속(nWFM, n-type Work Function Metal)층, 및 nWFM층 상에 배치된 게이트 금속 충전층을 포함한다. PWFM층은 제2 금속 물질을 포함하고, 바이메탈 질화물층은 제1 및 제2 금속 물질들을 포함한다.
일부 실시예에서, 반도체 디바이스는, 기판, 기판 상에 배치된 제1 게이트 구조물을 갖는 p-형 FET, 및 기판 상에 배치된 제2 게이트 구조물을 갖는 n-형 FET을 포함한다. 제1 및 제2 게이트 구조물들은, 제1 금속의 도펀트들을 갖는 금속 도핑 영역들을 갖는 HK 게이트 유전체층들, HK 게이트 유전체층들 상에 배치된 n-형 일함수 금속층들, 및 nWFM층들 상에 배치된 게이트 금속 충전층들을 포함한다. 제1 게이트 구조물은 p-형 일함수 금속층 및 HK 게이트 유전체층과 nWFM층 사이에 개재된 바이메탈 질화물층을 포함한다. PWFM층은 제2 금속을 갖고, 바이메탈 질화물층은 제1 및 제2 금속들을 갖는다.
일부 실시예에서, 방법은, 핀 구조물 상에 나노 구조의 채널 영역을 형성하는 단계, 나노 구조의 채널 영역을 둘러싸는 게이트 개구부를 형성하는 단계, 게이트 개구부 내에 HK 게이트 유전체층을 퇴적하는 단계, HK 게이트 유전체층 내에 제2 금속의 도펀트들로 금속 도핑 영역을 형성하는 단계, HK 게이트 유전체층 상에 바이메탈 질화물층을 형성하는 단계, 바이메탈 질화물층 상에 pWFM층을 퇴적하는 단계, pWFM층 상에 nWFM층을 퇴적하는 단계, 및 nWFM층 상에 게이트 금속 충전층을 퇴적하는 단계를 포함한다. HK 게이트 유전체층은 제1 금속을 포함하고, 제2 금속은 제1 금속과 상이하다. PWFM층은 제1 및 제2 금속들과 상이한 제3 금속을 포함하고, 바이메탈 질화물층은 제2 및 제3 금속들을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물체를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부 기>
1. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된 핀 구조물;
상기 핀 구조물 상에 배치된 나노 구조의 채널 영역; 및
상기 나노 구조의 채널 영역을 둘러싸는 게이트-올-어라운드(GAA, gate-all-around) 구조물을 포함하고,
상기 GAA 구조물은,
제1 금속 물질의 도펀트들을 가지는 금속 도핑 영역을 갖는 고-K(HK, high-K) 게이트 유전체층;
상기 HK 게이트 유전체층 상에 배치된 제1 일함수 금속(WFM, work function metal)층 - 상기 제1 WFM층은 제2 금속 물질을 포함함 -;
상기 HK 게이트 유전체층과 상기 제1 WFM층 사이에 개재된 바이메탈 질화물층 - 상기 바이메탈 질화물층은 상기 제1 및 제2 금속 물질들을 포함함 -;
상기 제1 WFM층 상에 배치된 제2 WFM층; 및
상기 제2 WFM층 상에 배치된 게이트 금속 충전층을 포함하는 것인, 반도체 디바이스.
2. 제1항에 있어서, 상기 금속 도핑 영역 내의 제1 금속 물질의 농도는 상기 바이메탈 질화물층 내의 제1 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 WFM층 내의 제2 금속 물질의 농도는 상기 바이메탈 질화물층 내의 제2 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
4. 제1항에 있어서, 상기 제1 WFM층은 p-형 WFM층이고, 상기 제2 WFM층은 n-형 WFM층인 것인, 반도체 디바이스.
5. 제1항에 있어서, 상기 바이메탈 질화물층 내의 상기 제1 금속 물질의 농도 프로파일은 상기 바이메탈 질화물층의 하부(bottom) 표면으로부터 상부(top) 표면까지 감소하는 기울기(slope)를 갖는 것인, 반도체 디바이스.
6. 제1항에 있어서, 상기 바이메탈 질화물층에서 상기 제1 금속 물질의 농도는 상기 제2 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
7. 제1항에 있어서, 상기 바이메탈 질화물층에서 상기 제1 금속 물질의 농도는 약 2원자% 내지 약 10원자%의 범위인 것인, 반도체 디바이스.
8. 제1항에 있어서, 상기 HK 게이트 유전체층의 미도핑 영역의 금속에 대한 상기 금속 도핑 영역 내의 제1 금속 물질의 농도비는 약 0.05 내지 약 0.5의 범위인 것인, 반도체 디바이스.
9. 제1항에 있어서, 상기 금속 도핑 영역의 두께는 상기 바이메탈 질화물층의 두께보다 큰 것인, 반도체 디바이스.
10. 제1항에 있어서, 상기 제1 금속 물질은 알루미늄을 포함하고, 상기 제2 금속 물질은 티타늄을 포함하는 것인, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된 제1 게이트 구조물을 갖는 p-형 FET; 및
상기 기판 상에 배치된 제2 게이트 구조물을 갖는 n-형 FET를 포함하고,
상기 제1 및 제2 게이트 구조물들은,
제1 금속의 도펀트들을 가지는 금속 도핑 영역들을 갖는 HK 게이트 유전체층들,
상기 HK 게이트 유전체층들 상에 배치된 n-형 일함수 금속(nWFM, n-type work function metal)층들, 및
상기 nWFM층들 상에 배치된 게이트 금속 충전층들을 포함하고,
상기 제1 게이트 구조물은 p-형 일함수 금속(pWFM, p-type work function metal)층 및 상기 HK 게이트 유전체층과 상기 nWFM층 사이에 개재된 바이메탈 질화물층 - 상기 pWFM층은 제2 금속을 갖고, 상기 바이메탈 질화물층은 상기 제1 및 제2 금속들을 가짐 - 을 포함하는 것인, 반도체 디바이스.
12. 제11항에 있어서, 상기 제1 금속은 알루미늄을 포함하는 것인, 반도체 디바이스.
13. 제11항에 있어서, 상기 바이메탈 질화물층에서 상기 제1 금속의 농도는 상기 제2 금속의 농도보다 큰 것인, 반도체 디바이스.
14. 제11항에 있어서, 상기 금속 도핑 영역 내의 제1 금속의 농도는 상기 바이메탈 질화물층 내의 제1 금속의 농도보다 큰 것인, 반도체 디바이스.
15. 방법에 있어서,
핀 구조물 상에 나노 구조의 채널 영역을 형성하는 단계;
상기 나노 구조의 채널 영역을 둘러싸는 게이트 개구부를 형성하는 단계;
상기 게이트 개구부 내에 HK 게이트 유전체층을 퇴적하는 단계 - 상기 HK 게이트 유전체층은 제1 금속을 포함함 -;
상기 HK 게이트 유전체층 내에 제2 금속의 도펀트들로 금속 도핑 영역을 형성하는 단계 - 상기 제2 금속은 상기 제1 금속과 상이함 -;
상기 HK 게이트 유전체층 상에 바이메탈 질화물층을 형성하는 단계;
상기 바이메탈 질화물층 상에 pWFM층을 퇴적하는 단계 - 상기 pWFM층은 상기 제1 및 제2 금속들과 상이한 제3 금속을 포함하고, 상기 바이메탈 질화물층은 상기 제2 및 제3 금속들을 포함함 -;
상기 pWFM층 상에 nWFM층을 퇴적하는 단계; 및
상기 nWFM층 상에 게이트 금속 충전층을 퇴적하는 단계
를 포함하는 방법.
16. 제15항에 있어서, 상기 금속 도핑 영역을 형성하는 단계는,
상기 HK 게이트 유전체층 상에 상기 제3 금속의 전구체로 제1 소킹(soaking) 공정을 수행하는 단계; 및
상기 제1 소킹 공정 후에, 상기 HK 게이트 유전체층 상에 상기 제2 금속의 전구체로 제2 소킹 공정을 수행하는 단계를 포함하는 것인, 방법.
17. 제15항에 있어서, 상기 금속 도핑 영역을 형성하는 단계는 상기 제2 금속으로 상기 HK 게이트 유전체층의 영역을 도핑하는 단계를 포함하고, 상기 금속 도핑 영역은 약 0.05 내지 약 0.5의 제2 금속-대-제1 금속 농도비를 포함하는 것인, 방법.
18. 제15항에 있어서, 상기 바이메탈 질화물층을 형성하는 단계는,
상기 HK 게이트 유전체층 상에 상기 제3 금속을 포함하는 제1 금속층을 퇴적하는 단계;
상기 제1 금속층 상에 제2 금속층을 퇴적하는 단계 - 상기 제2 금속층은 상기 제2 금속을 포함함 -; 및
상기 제2 금속층을 퇴적하는 단계 동안, 상기 제1 금속층을 제3 금속층으로 변환하는 단계 - 상기 제3 금속층은 상기 제2 및 제3 금속들을 포함함 - 를 포함하는 것인, 방법.
19. 제15항에 있어서, 상기 바이메탈 질화물층을 형성하는 단계는, 상기 제3 금속의 농도보다 큰 상기 제2 금속의 농도를 갖는 상기 바이메탈 질화물층을 형성하는 단계를 포함하는 것인, 방법.
20. 제15항에 있어서, 상기 바이메탈 질화물층을 형성하는 단계는, 상기 금속 도핑 영역의 제2 금속의 농도보다 작은 상기 제2 금속의 농도를 갖는 상기 바이메탈 질화물층을 형성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 핀 구조물;
    상기 핀 구조물 상에 배치된 나노 구조의 채널 영역; 및
    상기 나노 구조의 채널 영역을 둘러싸는 게이트-올-어라운드(GAA, gate-all-around) 구조물을 포함하고,
    상기 GAA 구조물은,
    제1 금속 물질의 도펀트들을 가지는 금속 도핑 영역을 갖는 고-K(HK, high-K) 게이트 유전체층;
    상기 HK 게이트 유전체층 상에 배치된 제1 일함수 금속(WFM, work function metal)층 - 상기 제1 WFM층은 제2 금속 물질을 포함함 -;
    상기 HK 게이트 유전체층과 상기 제1 WFM층 사이에 개재된 바이메탈 질화물층 - 상기 바이메탈 질화물층은 상기 제1 및 제2 금속 물질들을 포함함 -;
    상기 제1 WFM층 상에 배치된 제2 WFM층; 및
    상기 제2 WFM층 상에 배치된 게이트 금속 충전층을 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 금속 도핑 영역 내의 제1 금속 물질의 농도는 상기 바이메탈 질화물층 내의 제1 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 WFM층 내의 제2 금속 물질의 농도는 상기 바이메탈 질화물층 내의 제2 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 WFM층은 p-형 WFM층이고, 상기 제2 WFM층은 n-형 WFM층인 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 바이메탈 질화물층 내의 상기 제1 금속 물질의 농도 프로파일은 상기 바이메탈 질화물층의 하부(bottom) 표면으로부터 상부(top) 표면까지 감소하는 기울기(slope)를 갖는 것인, 반도체 디바이스.
  6. 제1항에 있어서, 상기 바이메탈 질화물층에서 상기 제1 금속 물질의 농도는 상기 제2 금속 물질의 농도보다 큰 것인, 반도체 디바이스.
  7. 제1항에 있어서, 상기 금속 도핑 영역의 두께는 상기 바이메탈 질화물층의 두께보다 큰 것인, 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 금속 물질은 알루미늄을 포함하고, 상기 제2 금속 물질은 티타늄을 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 제1 게이트 구조물을 갖는 p-형 FET; 및
    상기 기판 상에 배치된 제2 게이트 구조물을 갖는 n-형 FET를 포함하고,
    상기 제1 및 제2 게이트 구조물들은,
    제1 금속의 도펀트들을 가지는 금속 도핑 영역들을 갖는 HK 게이트 유전체층들,
    상기 HK 게이트 유전체층들 상에 배치된 n-형 일함수 금속(nWFM, n-type work function metal)층들, 및
    상기 nWFM층들 상에 배치된 게이트 금속 충전층들을 포함하고,
    상기 제1 게이트 구조물은 p-형 일함수 금속(pWFM, p-type work function metal)층 및 상기 HK 게이트 유전체층과 상기 nWFM층 사이에 개재된 바이메탈 질화물층 - 상기 pWFM층은 제2 금속을 갖고, 상기 바이메탈 질화물층은 상기 제1 및 제2 금속들을 가짐 - 을 포함하는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    핀 구조물 상에 나노 구조의 채널 영역을 형성하는 단계;
    상기 나노 구조의 채널 영역을 둘러싸는 게이트 개구부를 형성하는 단계;
    상기 게이트 개구부 내에 HK 게이트 유전체층을 퇴적하는 단계 - 상기 HK 게이트 유전체층은 제1 금속을 포함함 -;
    상기 HK 게이트 유전체층 내에 제2 금속의 도펀트들로 금속 도핑 영역을 형성하는 단계 - 상기 제2 금속은 상기 제1 금속과 상이함 -;
    상기 HK 게이트 유전체층 상에 바이메탈 질화물층을 형성하는 단계;
    상기 바이메탈 질화물층 상에 pWFM층을 퇴적하는 단계 - 상기 pWFM층은 상기 제1 및 제2 금속들과 상이한 제3 금속을 포함하고, 상기 바이메탈 질화물층은 상기 제2 및 제3 금속들을 포함함 -;
    상기 pWFM층 상에 nWFM층을 퇴적하는 단계; 및
    상기 nWFM층 상에 게이트 금속 충전층을 퇴적하는 단계
    를 포함하는 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080110522A (ko) * 2007-06-15 2008-12-18 도쿄엘렉트론가부시키가이샤 반도체 장치와 그 제조 방법
KR20160129666A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 상의 버퍼층 및 그 형성 방법
KR20180060944A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
KR20190000965A (ko) * 2017-06-23 2019-01-04 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150255267A1 (en) 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10665450B2 (en) 2017-08-18 2020-05-26 Applied Materials, Inc. Methods and apparatus for doping engineering and threshold voltage tuning by integrated deposition of titanium nitride and aluminum films
US10170317B1 (en) * 2017-09-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layer
US10516032B2 (en) 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10529815B2 (en) * 2017-10-31 2020-01-07 International Business Machines Corporation Conformal replacement gate electrode for short channel devices
KR102589667B1 (ko) * 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US10700064B1 (en) * 2019-02-15 2020-06-30 International Business Machines Corporation Multi-threshold voltage gate-all-around field-effect transistor devices with common gates
US11244871B2 (en) * 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages
US11049937B2 (en) * 2019-10-18 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11374090B2 (en) * 2019-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11489059B2 (en) * 2020-01-14 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080110522A (ko) * 2007-06-15 2008-12-18 도쿄엘렉트론가부시키가이샤 반도체 장치와 그 제조 방법
KR20160129666A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 상의 버퍼층 및 그 형성 방법
KR20180060944A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
KR20190000965A (ko) * 2017-06-23 2019-01-04 삼성전자주식회사 반도체 소자 및 이의 제조 방법

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