KR102268944B1 - 반도체 디바이스들을 위한 게이트 구조물들 - Google Patents

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Abstract

초저 문턱 전압들을 제공하도록 구성된 상이한 게이트 구조물들을 갖는 반도체 디바이스의 구조 및 반도체 디바이스를 제조하는 방법이 개시된다. 반도체 디바이스는, 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들, 및 제1 및 제2 나노구조화된 채널 영역들을 각각 둘러싸는 제1 및 제2 게이트 올 어라운드(gate-all-around; GAA) 구조물들을 포함한다. 제1 GAA 구조물은 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함한다. 제2 GAA 구조물은 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함한다.

Description

반도체 디바이스들을 위한 게이트 구조물들{GATE STRUCTURES FOR SEMICONDUCTOR DEVICES}
본 출원은 "Gate Structures for Ultra-Low Threshold Voltage Tuning of FinFET and Gate-All-Around (GAA) FET"이라는 발명의 명칭으로 2019년 5월 22일자로 출원된 미국 가특허 출원 제62/851,211호의 우선권을 청구하며, 상기 미국 가특허 출원의 전문은 본 명세서 내에서 참조로 원용된다.
반도체 기술의 진보에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 평면형 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 비롯한 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 반도체 디바이스들의 치수를 지속적으로 축소시키고 있다. 이러한 축소는 반도체 제조 공정들의 복잡성을 증가시켰다.
일부 실시예들에서, 반도체 디바이스는, 기판, 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들, 제1 및 제2 스택들 상에 각각 있는 반대 도전 유형의 제1 및 제2 에피택셜 영역들, 제1 및 제2 스택들의 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들, 및 제1 및 제2 나노구조화된 채널 영역들을 각각 둘러싸는 제1 및 제2 게이트 올 어라운드(GAA) 구조물들을 포함한다. 제1 GAA 구조물은 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함한다. 제2 GAA 구조물은 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함한다.
일부 실시예들에서, 반도체 디바이스는, 기판, 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들, 제1 및 제2 스택들의 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들, 제1 나노구조화된 채널 영역 상에 배치된 제1 게이트 구조물, 및 제2 나노구조화된 채널 영역 상에 배치된 제2 게이트 구조물을 포함한다. 제1 게이트 구조물은 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함한다. 제2 게이트 구조물은 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함한다.
일부 실시예들에서, 반도체 디바이스를 제조하는 방법은, 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들을 형성하는 단계, 제1 및 제2 스택들의 제1 및 제2 나노구조화된 층들 내에 제1 및 제2 나노구조화된 채널 영역들을 각각 형성하는 단계, 제1 나노구조화된 채널 영역들 상에 Al이 없는 p형 일함수 금속층을 선택적으로 형성하는 단계, Al이 없는 p형 일함수 금속층 상에 금속 성장 억제층을 선택적으로 퇴적하는 단계, 제2 나노구조화된 채널 영역들 상에 Al계 n형 일함수 금속층을 선택적으로 퇴적하는 단계, Al이 없는 p형 일함수 금속층과 Al계 n형 일함수 금속층 상에 금속 캡핑층을 퇴적하는 단계, 및 금속 캡핑층 상에 불소 또는 염소가 없는 게이트 금속 충전층을 퇴적하는 단계를 포함한다.
본 발명개시는 초저 문턱 전압들을 제공하도록 구성된 상이한 게이트 구조물들(예를 들어, 게이트 구조물들(112A~112B))을 갖는 FET들(예를 들어, FET들(102A~102B))의 예시적인 구조들 및 동일한 기판(예를 들어, 기판(106)) 상에 이러한 FET들을 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 상이한 일함수 값들을 갖는 상이한 도전 유형들의 FET들을 형성하고, 결과적으로, FET들은 상이한 및/또는 초저 문턱 전압들을 갖는다. 이러한 예시적인 방법은 동일한 기판 상에 유사한 채널 치수들과 문턱 전압들을 갖는 FET들을 형성하는 다른 방법에 비해, FET에서 나노구조화된 채널 영역들을 갖고 초저 문턱 전압들을 갖는 신뢰할 수 있는 게이트 구조물들을 제조하는데 있어서 덜 복잡하고 더 비용 효과적일 수 있다. 또한, 이러한 예시적인 방법은 유사한 문턱 전압들을 갖도록 FET들을 형성하는 다른 방법보다 더 작은 치수(예를 들어, 더 얇은 게이트 스택들)를 갖는 FET 게이트 구조물들을 형성할 수 있다. 예를 들어, 이러한 예시적인 방법을 사용하여, 게이트 스택층들의 두께는 다른 방법을 사용하여 형성된 게이트 스택층들의 두께에 비해 약 50% 내지 약 75% 감소될 수 있다.
일부 실시예들에서, 상이한 게이트 스택층 구성들을 갖는 NFET들(예를 들어, FET(102A))과 PFET들(예를 들어, FET(102B))이 동일한 기판 상에 선택적으로 형성될 수 있다. 초저 문턱 전압들을 갖는 NFET들과 PFET들을 달성하기 위해, NFET들과 PFET들은 각각, Al계 NFET 게이트 스택들 및 실질적으로 Al이 없는(예를 들어, Al 없음) PFET 게이트 스택들을 포함할 수 있다. NFET 및 PFET 게이트 스택들은 NFET 및 PFET의 게이트 유전체층들(예를 들어, 게이트 유전체층들(128A~128B))과 물리적으로 접촉하는 nWFM층들(예를 들어, nWFM층(130A)) 및 pWFM층들(예를 들어, pWFM층(130B))을 각각 가질 수 있다. 초저 문턱 전압들을 달성하기 위해, NFET 게이트 스택은 Al계 nWFM층들(예를 들어, Al계 티타늄(Ti) 또는 탄탈륨(Ta) 합금들)을 포함할 수 있고, PFET 게이트 스택은 3㎚(예컨대, 약 0.5㎚ 내지 약 3㎚)보다 작은 두께를 갖는 실질적으로 Al이 없는(예를 들어, Al 없음) pWFM(예를 들어, Al이 없는 Ti 또는 Ta 질화물들 또는 합금들)을 포함할 수 있다. 일부 실시예들에서, PFET 게이트 스택들은 NFET 게이트 스택들에서의 Al계 nWFM층들의 형성 동안 PFET 게이트 스택들에서 Al계 층들의 퇴적을 억제하도록 구성된 금속 성장 억제층들(예를 들어, 금속 성장 억제층(131))을 가질 수 있다. 이와 같이, 억제층들은 PFET 게이트 스택들이 Al 원자들로 오염되는 것을 방지할 수 있으며, 이는 pWFM층들의 일함수 값들을 감소시키고 PFET 문턱 전압을 증가시킬 수 있다. 일부 실시예들에서, NFET 게이트 구조물들은 Al계 nWFM층들 상에 금속 캡핑층들을 가질 수 있다. 금속 캡핑층들은 Al계 nWFM층들의 산화를 방지할 수 있고, 결과적으로, Al계 nWFM층들의 일함수 값들의 증가 및 NFET 문턱 전압의 증가를 방지할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 및 도 1b 내지 도 1d는 일부 실시예들에 따른, 상이한 게이트 구조물들을 갖는 반도체 디바이스의 등각투상도(isometric view) 및 단면도들을 나타낸다.
도 2a와 도 2b는 일부 실시예들에 따른, 반도체 디바이스의 상이한 구성들의 단면도들을 나타낸다.
도 3은 일부 실시예들에 따른, 상이한 게이트 구조물들을 갖는 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 4a 내지 도 12a는 일부 실시예들에 따른, 반도체 디바이스의 제조 공정의 다양한 스테이지들에서의 상이한 게이트 구조물들을 갖는 반도체 디바이스의 등각투상도들을 나타낸다.
도 4b 내지 도 18b, 도 7c 내지 도 12c, 도 7d 내지 도 12d, 및 도 13a 내지 도 18a는 일부 실시예들에 따른, 반도체 디바이스의 제조 공정의 다양한 스테이지들에서의 상이한 게이트 구조물들을 갖는 반도체 디바이스의 단면도들을 나타낸다.
이제부터 첨부 도면을 참조하여 예시적인 실시예들을 설명할 것이다. 도면들에서, 동일한 참조번호들은 일반적으로 동일하거나, 기능적으로 유사하고/유사하거나 구조적으로 유사한 엘리먼트들을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위에 제1 피처를 형성하기 위한 공정은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 제2 피처 상에서의 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성된다는 것을 의미한다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "예시" 등에 대한 언급들은 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수는 있으나, 모든 실시예가 반드시 이러한 특정한 특징, 구조, 또는 특성을 포함할 수 있다는 것은 아님을 나타낸다는 것을 유의한다. 또한, 이러한 어구들은 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 아닌지에 상관없이 다른 실시예들과 결부시켜서 이러한 특징, 구조, 또는 특성을 실시하는 것은 관련 기술(들)의 당업자의 지식 내에 있을 것이다.
본 명세서에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한성을 갖는 것은 아니며, 본 명세서의 용어 또는 어구는 본 명세서의 교시내용에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
본 명세서에서 사용된 용어 "에칭 선택비(selectivity)"는 동일한 에칭 조건들 하에서의 두 개의 상이한 물질들의 에칭율들의 비를 가리킨다.
본 명세서에서 사용된 용어 "퇴적 선택비"는 동일한 퇴적 조건들 하에서의 두 개의 물질들 또는 표면들 상에서의 퇴적율들의 비를 가리킨다.
본 명세서에서 사용된 용어 "하이 k"는 고 유전상수를 가리킨다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 하이 k는 SiO2의 유전상수보다 더 큰 유전상수(예컨대, 3.9보다 큼)를 가리킬 수 있다.
본 명세서에서 사용된 용어 "p형"은, 붕소와 같은 p형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "n형"은, 인과 같은 n형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "나노구조화"는, 구조물, 층, 및/또는 영역이, 예를 들어, 100㎚ 미만의 (예를 들어, X축 및/또는 Y축을 따른) 수평 치수 및/또는 (예를 들어, Z축을 따른) 수직 치수를 갖는 것을 정의한다.
본 명세서에서 사용된 용어 "n형 일함수 금속(n-type work function metal; nWFM)"은 FET 채널 영역의 물질의 가전자대(valence band) 에너지보다 전도대(conduction band) 에너지에 더 가까운 일함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다. 일부 실시예들에서, 용어 "n형 일함수 금속(nWFM)"은 4.5eV 미만의 일함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다.
본 명세서에서 사용된 용어 "p형 일함수 금속(p-type work function metal; pWFM)"은 FET 채널 영역의 물질의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다. 일부 실시예들에서, 용어 "p형 일함수 금속(pWFM)"은 4.5eV 이상의 일함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다.
일부 실시예들에서, "약"과 "실질적으로"의 용어들은 해당 값의 5% 내에서 변하는 주어진 양의 값(예를 들어, 해당 값의 ±1%, ±2%, ±3%, ±4%, ±5%)을 나타낼 수 있다.
본 명세서에서 개시된 핀 구조물들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일부 실시예들에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 잔존하는 스페이서들은 그 후에 핀 구조물들을 패터닝하는데 사용될 수 있다.
전계 효과 트랜지스터(FET)를 턴온(turn on)시키는데 필요한 게이트 전압 - 문턱 전압(Vt) -은 FET 채널 영역의 반도체 물질과 FET의 게이트 구조물 내에 포함된 층들의 스택("게이트 스택"이라고도 칭함)의 일함수 값들에 의존할 수 있다. 예를 들어, n형 FET(NFET)의 경우, NFET 게이트 스택의 일함수 값과 NFET 채널 영역의 물질의 전도대 에너지(예를 들어, Si의 경우 4.1eV 또는 SiGe의 경우 3.8eV) 사이의 차이를 감소시킴으로써 NFET 문턱 전압을 감소시킬 수 있다. p형 FET(PFET)의 경우, PFET 게이트 스택의 일함수 값과 PFET 채널 영역의 물질의 가전자대 에너지(예를 들어, Si의 경우 5.2eV 또는 SiGe의 경우 4.8eV) 사이의 차이를 감소시킴으로써 PFET 문턱 전압을 감소시킬 수 있다. FET 게이트 스택들의 일함수 값들은 FET 게이트 스택들의 각각의 층들의 두께 및/또는 물질 조성에 의존할 수 있다. 이와 같이, FET는 게이트 스택층들의 두께 및/또는 물질 조성을 조정함으로써 상이한 문턱 전압들을 갖도록 제조될 수 있다.
저전력 휴대용 디바이스들에 대한 수요가 증가함에 따라, 100㎷보다 낮은 문턱 전압("초저 문턱 전압"이라고도 칭함)과 같은, 낮은 문턱 전압을 갖는 FET들에 대한 수요가 증가하고 있다. FET에서 이러한 초저 문턱 전압을 달성하는 하나의 방법은 게이트 스택 내에서 약 4㎚(예를 들어, 약 5㎚ 내지 약 10㎚)보다 큰 두께를 갖는 일함수 금속(work function metal; WFM)층들을 사용하는 것일 수 있다. 그러나, 게이트 스택 내에서의 WFM층(들)의 두께는 FET의 게이트 스택 기하구조에 의해 제한될 수 있다. 예를 들어, GAA(gate-all-around) FET에서, WFM층(들)의 두께는 GAA FET의 나노구조화된 채널 영역들 사이의 간격에 의해 제한될 수 있다. 또한, 이러한 두꺼운 WFM층(들)을 퇴적하는 것은 FET(예를 들어, GAA FET)의 지속적인 스케일링 다운으로 점점 어려워질 수 있다.
본 발명개시는 초저 문턱 전압들을 제공하도록 구성된 상이한 게이트 구조물들을 갖는 FET(예를 들어, finFET 또는 GAA FET)의 예시적인 구조들 및 동일한 기판 상에 이러한 FET를 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 동일한 기판 상에서 상이한 일함수 값들을 갖고, 결과적으로, 상이한 및/또는 초저 문턱 전압들을 갖는 상이한 도전 유형들의 FET들을 형성한다. 이러한 예시적인 방법은 동일한 기판 상에 유사한 채널 치수들과 문턱 전압들을 갖는 FET들을 형성하는 다른 방법에 비해, FET에서 나노구조화된 채널 영역들을 갖고 초저 문턱 전압들을 갖는 신뢰할 수 있는 게이트 구조물들을 제조하는데 있어서 덜 복잡하고 더 비용 효과적일 수 있다. 또한, 이러한 예시적인 방법은 유사한 문턱 전압들을 갖도록 FET들을 형성하는 다른 방법보다 더 작은 치수(예를 들어, 더 얇은 게이트 스택들)를 갖는 FET 게이트 구조물들을 형성할 수 있다. 예를 들어, 이러한 예시적인 방법을 사용하여, 게이트 스택층들의 두께는 다른 방법을 사용하여 형성된 게이트 스택층들의 두께에 비해 약 50% 내지 약 75% 감소될 수 있다.
일부 실시예들에서, 상이한 게이트 스택층 구성들을 갖는 NFET들과 PFET들이 동일한 기판 상에 선택적으로 형성될 수 있다. 초저 문턱 전압들을 갖는 NFET들과 PFET들을 달성하기 위해, NFET들과 PFET들은 각각, Al계 NFET 게이트 스택들 및 실질적으로 Al이 없는(예를 들어, Al 없음) PFET 게이트 스택들을 포함할 수 있다. NFET 및 PFET 게이트 스택들은 각각, NFET들과 PFET들의 게이트 유전체층과 물리적으로 접촉하는 n형 WFM(nWFM)층(들)과 p형 WFM(pWFM)층(들)을 가질 수 있다. 초저 문턱 전압들을 달성하기 위해, NFET 게이트 스택은 Al계 nWFM층들(예를 들어, Al계 티타늄(Ti) 또는 탄탈륨(Ta) 합금들)을 포함할 수 있고, PFET 게이트 스택은 3㎚(예컨대, 약 0.5㎚ 내지 약 3㎚)보다 작은 두께를 갖는 실질적으로 Al이 없는(예를 들어, Al 없음) pWFM(예를 들어, Al이 없는 Ti 또는 Ta 질화물들 또는 합금들)을 포함할 수 있다. 일부 실시예들에서, PFET 게이트 스택은 NFET 게이트 스택에서의 Al계 nWFM층들의 형성 동안 PFET 게이트 스택들에서 Al계 층들의 퇴적을 억제하도록 구성된 금속 성장 억제층들을 가질 수 있다. 이와 같이, 억제층들은 PFET 게이트 스택들이 Al 원자들로 오염되는 것을 방지할 수 있으며, 이는 pWFM층들의 일함수 값들을 감소시키고 PFET 문턱 전압을 증가시킬 수 있다. 일부 실시예들에서, NFET 게이트 구조물들은 Al계 nWFM층들 상에 금속 캡핑층들을 가질 수 있다. 금속 캡핑층들은 Al계 nWFM층들의 산화를 방지할 수 있고, 결과적으로, Al계 nWFM층들의 일함수 값들의 증가 및 NFET 문턱 전압의 증가를 방지할 수 있다.
일부 실시예들에 따라, FET들(102A~102B)을 갖는 반도체 디바이스(100)를 도 1a 내지 도 1d를 참조하여 설명한다. 도 1a는 일부 실시예들에 따른 반도체 디바이스(100)의 등각투상도를 나타낸다. 도 1b 내지 도 1d는 일부 실시예들에 따른, 도 1a의 반도체 디바이스(100)의 B-B 라인, C-C 라인, 및 D-D 라인을 따른 단면도들을 각각 나타낸다. 일부 실시예들에서, FET들(102A~102B)은 각각 NFET 및 PFET일 수 있다. 도 1a 내지 도 1d를 참조하여 두 개의 FET들을 논의하지만, 반도체 디바이스(100)는 임의의 개수의 FET들을 가질 수 있다. 다른 언급이 없는 한, 동일한 주석들을 갖는 FET들(102A~102B)의 엘리먼트들에 대한 논의는 서로에 대해 적용된다. 반도체 디바이스(100)의 등각투상도 및 단면도들은 예시의 목적으로 도시된 것이며, 실척대로 도시되지 않을 수 있다.
도 1a 내지 도 1d를 참조하면, FET들(102A~102B)이 기판(106) 상에 형성될 수 있다. 기판(106)은 실리콘과 같은 반도체 물질일 수 있지만, 이에 한정되는 것은 아니다. 일부 실시예들에서, 기판(106)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 일부 실시예들에서, 기판(106)은 (i) 게르마늄(Ge)과 같은 원소 반도체; (ii) 실리콘 탄화물(SiC), 실리콘 비화물(SiAs), 갈륨 비화물(GaAs), 갈륨 인화물(InP), 인듐 비화물(InAs), 인듐 안티몬화물(InSb), 및/또는 Ⅲ-Ⅴ족 반도체 물질을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물(SiGeC), 게르마늄 주석(GeSn), 실리콘 게르마늄 주석(SiGeSn), 갈륨 비소 인화물(GaAsP), 갈륨 인듐 인화물(GaInP), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 비소 인화물(GaInAsP), 알루미늄 인듐 비화물(AlAs), 및/또는 알루미늄 갈륨 비화물(AlGaAs)을 비롯한 합금 반도체; (iv) 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물; (v) 실리콘 게르마늄(SiGe) 온 인슐레이터(silicon germanium (SiGe)-on insulator; SiGeOI) 구조물; (vi) 게르마늄 온 인슐레이터(germanium-on-insulator; GeOI) 구조물; 또는 (vii) 이들의 조합을 포함할 수 있다. 또한, 기판(106)은 설계 요건들에 따라 도핑될 수 있다(예컨대, p형 기판 또는 n형 기판). 일부 실시예들에서, 기판(106)은 p형 도펀트(예를 들어, 붕소, 인듐, 알루미늄 또는 갈륨)로 도핑되거나 또는 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다.
FET들(102A~102B)은 핀 구조물들(108A~108B), 패시베이션층들(109A~109B), 에피택셜 핀 영역들(110A~110B), 게이트 구조물들(112A~112B)("GAA(gate-all-around) 구조물들(112A~112B)"이라고도 칭함), 내부 스페이서들(113A~113B), 및 외부 스페이서들(114A~114B)을 각각 포함할 수 있다.
도 1b 내지 도 1d에서 도시된 바와 같이, 핀 구조물(108A)은 핀 기저 부분(119A) 및 핀 기저 부분(119A) 상에 배치된 제1 반도체층들(120)의 스택을 포함할 수 있고, 핀 구조물(108B)은 핀 기저 부분(119B) 및 제2 반도체층들(122)의 스택을 포함할 수 있다. 일부 실시예들에서, 핀 기저 부분들(119A~119B)은 기판(106)과 유사한 물질을 포함할 수 있다. 핀 기저 부분들(119A~119B)은 기판(106)의 포토리소그래픽 패터닝 및 에칭으로부터 형성될 수 있다. 제1 및 제2 반도체층들(120, 122)은 서로 상이한 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120, 122)은 서로 상이한 산화 속도 및/또는 에칭 선택비를 갖는 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120, 122)은 기판(106)과 유사하거나 또는 상이한 반도체 물질들을 포함할 수 있다. 제1 및 제2 반도체층들(120, 122)은 (i) 실리콘 또는 게르마늄과 같은 원소 반도체; (ii) Ⅲ-Ⅴ족 반도체 물질을 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석, 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 반도체층들(120, 122)은, Ge가 약 25원자% 내지 약 50원자% 범위이고 Si가 임의의 나머지 원자%인 SiGe를 포함할 수 있거나, 또는 어떠한 실질적인 양의 Ge도 없는(예컨대, Ge 없음) Si를 포함할 수 있다. 제1 및/또는 제2 반도체층들(120, 122)의 반도체 물질들은 각자의 에피택셜 성장 공정 동안 도핑되지 않거나 또는 다음을 사용하여 인시츄(in-situ) 도핑될 수 있다: (i) 붕소, 인듐, 또는 갈륨과 같은 p형 도펀트들; 및/또는 (ii) 인 또는 비소와 같은 n형 도펀트들. 일부 실시예들에서, 제1 반도체층(120)은 n형 FET(102A)를 위해 Si, SiAs, 실리콘 인화물(SiP), SiC, 또는 실리콘 탄소 인화물(SiCP)을 포함할 수 있고, 제2 반도체층(122)은 p형 FET(102A)를 위해 SiGe, 실리콘 게르마늄 붕소(SiGeB), 게르마늄 붕소(GeB), 실리콘 게르마늄 주석 붕소(SiGeSnB), 또는 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에서, 제1 및 반도체층들(120, 122) 둘 다는 n형 FET(102A~102B)를 위한 Si, SiAs, SiP, SiC, 또는 SiCP, 또는 p형 FET(102A~102B)를 위한 SiGe, SiGeB, GeB, SiGeSnB, 또는 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120, 122)은 NFET 및 PFET(102A~102B)를 위한 서로 유사한 물질들을 포함할 수 있다.
각각의 제1 반도체층(120)은, (i) 에피택셜 핀 영역(110A)에 의해 둘러싸이고 내부 및 외부 스페이서들(113A~114A) 아래에 있는 나노구조화된 영역(120A)(도 1a와 도 1d), 및 (ii) 게이트 구조물(112A)에 의해 둘러싸인 나노구조화된 채널 영역(120B)(도 1b와 도 1d)을 가질 수 있다. 마찬가지로, 각각의 제2 반도체층(122)은, (i) 에피택셜 핀 영역(110B)에 의해 둘러싸이고 내부 및 외부 스페이서들(113B~114B) 아래에 있는 나노구조화된 영역(122A)(도 1a와 도 1c), 및 (ii) 게이트 구조물(112B)에 의해 둘러싸인 나노구조화된 채널 영역(122B)(도 1b와 도 1c)을 가질 수 있다.
도 1b를 참조하면, 나노구조화된 채널 영역들(120B, 122B)은, 약 5㎚ 내지 약 12㎚ 범위의 Z축을 따른 각각의 수직 치수들(H1, H2)(예를 들어, 두께 또는 직경)과, 약 5㎚ 내지 약 30㎚ 범위의 Y축을 따른 각각의 수평 치수들(W1, W2)(예를 들어, 폭 또는 직경)을 가질 수 있다. H1/W1의 비와 H2/W2의 비는 각각 약 0.2 내지 약 5의 범위일 수 있다. 나노구조화된 채널 영역들(120B, 122B)의 직사각형 단면들이 도 1b에서 도시되어 있지만, 나노구조화된 채널 영역들(120B, 122B)은 다른 기하학적 형상들(예를 들어, 원형, 타원형, 삼각형, 또는 다각형)의 단면들을 가질 수 있다. 또한, 나노구조화된 채널 영역들(120B, 122B)은 약 10㎚ 내지 약 100㎚ 범위의 X축을 따른 각각의 수평 치수(L1)(도 1d) 및 수평 치수(L2)(도 1c)를 가질 수 있다. L1/H1의 비와 L2/H2의 비는 약 2 내지 약 20의 범위일 수 있다. 일부 실시예들에서, 치수들(H1과 H2, W1과 W2, L1과 L2)은 각각 서로 동일하거나 또는 상이할 수 있다. 일부 실시예들에서, H1/W1의 비와 H2/W2의 비, 그리고 L1/H1의 비와 L2/H2의 비는 각각 서로 동일하거나 또는 상이할 수 있다.
도 1a와 도 1b를 참조하면, 패시베이션층들(109A~109B)은 나노구조화된 채널 영역들(120B, 122B)의 측벽들 상에 그리고 핀 기저 부분들(119a, 119b)의 측벽들 상에 각각 배치될 수 있다. 일부 실시예들에서, 패시베이션층(109A)은 도 1d에서 도시된 바와 같이, 최상위 나노구조화된 채널 영역(120B)의 최상면 상에 배치될 수 있다. 일부 실시예들에서, 패시베이션층들(109A~109B)은 질화물, 산화물, 불화물, 염화물, 및/또는 황화물 막일 수 있다.
도 1a, 도 1c, 및 도 1d를 참조하면, 내부 또는 외부 스페이서들(113A~114A) 아래에 있지 않은 나노구조화된 영역(120A)을 둘러싸면서 에피택셜 핀 영역(110A)이 성장될 수 있다. 마찬가지로, 내부 또는 외부 스페이서들(113B~114B) 아래에 있지 않은 나노구조화된 영역(122A)을 둘러싸면서 에피택셜 핀 영역(110B)이 성장될 수 있다. 일부 실시예들에서, 도 2a 내지 도 2b에서 도시된 바와 같이, 에피택셜 핀 영역들(110B~110A)은 각각, 나노구조화된 영역들(122A, 120A)을 둘러싸는 대신에, 핀 기저 부분들(119B~119A) 상에서 성장될 수 있다. 에피택셜 핀 영역들(110A~110B)은 서로 유사하거나 또는 상이한 에피택셜 성장된 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 에피택셜 성장된 반도체 물질은 기판(106)의 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다. 에피택셜 핀 영역들(110A~110B)은 각각의 나노구조화된 영역들(120A, 122A)의 측벽들을 따라 약 3㎚ 내지 약 6㎚ 범위의 두께를 각각 가질 수 있다. 에피택셜 핀 영역들(110A~110B)의 삼각형 단면들이 도 1c와 도 1d에서 도시되어 있지만, 에피택셜 핀 영역들(110A~110B)은 다른 기하학적 형상들(예를 들어, 직사각형, 반원, 또는 다각형)의 단면들을 가질 수 있다.
에피택셜 핀 영역들(110A~110B)은 각각 n형 및 p형일 수 있다. p형 에피택셜 핀 영역(110B)은 SiGe, SiGeB, GeB, SiGeSnB, Ⅲ-Ⅴ족 반도체 화합물, 또는 이들의 조합과, 약 1x1020원자/㎤ 내지 약 1x1021원자/㎤ 범위의 도펀트 농도를 포함할 수 있다. 일부 실시예들에서, 각각의 p형 에피택셜 핀 영역(110B)은, SiGe를 포함할 수 있고, 예를 들어, 도핑 농도, 에피택셜 성장 공정 조건, 및/또는 Si에 대한 Ge의 상대적 농도에 기초하여 서로 상이할 수 있는 복수의 서브 영역들(미도시됨)을 가질 수 있다. 각각의 서브 영역들은 서로 유사하거나 상이한 두께를 가질 수 있고, 그 두께는 약 0.5㎚ 내지 약 5㎚의 범위일 수 있다. 일부 실시예들에서, 제1 서브 영역 내에서의 Ge 원자%는 제2 서브 영역 내에서의 Ge 원자%보다 작을 수 있다. 일부 실시예들에서, 제1 서브 영역은 약 15원자% 내지 약 35원자%의 범위의 Ge를 포함할 수 있는 반면에, 제2 서브 영역은 약 25원자% 내지 약 50원자%의 범위의 Ge를 포함할 수 있으며, 서브 영역들에서 임의의 나머지 원자%는 Si이다.
p형 에피택셜 핀 영역(110B)의 복수의 서브 영역들은, 일부 실시예들에 따라, 서로에 대해 상이한 p형 도펀트 농도들을 가질 수 있다. 예를 들어, 제1 서브 영역은 도핑되지 않을 수 있거나, 또는 제2 서브 영역의 도펀트 농도(예를 들어, 약 1x1020원자/㎤ 내지 약 3x1022원자/㎤의 범위의 도펀트 농도)보다 더 낮은 도펀트 농도(예를 들어, 약 8x1020원자/㎤ 미만의 도펀트 농도)를 가질 수 있다.
일부 실시예들에서, n형 에피택셜 핀 영역(110A)은 복수의 n형 서브 영역들(도시되지 않음)을 가질 수 있다. 제1 n형 서브 영역들은 SiA, SiC, 또는 SiCP를 갖는 물질들과, 약 1x1020원자/㎤ 내지 약 1x1021원자/㎤의 범위의 도펀트 농도와 약 1㎚ 내지 약 3㎚ 범위의 두께를 가질 수 있다. 제1 n형 서브 영역들 상에 배치된 제2 n형 서브 영역들은 SiP를 갖는 물질들과, 약 1x1020원자/㎤ 내지 약 1x1022원자/㎤의 범위의 도펀트 농도를 가질 수 있다. 제2 n형 서브 영역들 상에 배치된 제3 n형 서브 영역들은 제1 n형 서브 영역들과 유사한 물질 조성과 두께를 갖는 물질들을 가질 수 있다.
에피택셜 핀 영역들(110A~110B)과 더불어 그 아래에 있는 나노구조화된 영역들(120A, 122A)은 각각 소스/드레인(S/D) 영역들(126A~126B)을 형성할 수 있다. 일부 실시예들에서, 도 2b와 도 2a에서 도시된 에피택셜 핀 영역들(110A~110B)은 각각 S/D 영역들(126A~126B)을 형성할 수 있다. 나노구조화된 채널 영역들(120B, 122B)은 도 1c, 도 1d, 도 2a, 및 도 2b에서 도시된 바와 같이, S/D 영역들(126A~126B)의 쌍 사이에 각각 개재될 수 있다.
게이트 구조물들(112A~112B)은 다층 구조물들일 수 있고, 나노구조화된 채널 영역들(120B, 122B)을 둘러쌀 수 있으며, 이를 위한 게이트 구조물들(112A~112B)을 "GAA(gate-all-around) 구조물" 또는 "HGAA(horizontal gate-all-around) 구조물"이라고 칭할 수 있고, FET들(102A~102B)을 각각 "GAA FET(102A~102B)" 또는 "GAA NFET 및 PFET(102A~102B)"이라고 칭할 수 있다.
게이트 구조물들(112A~112B)은 계면 산화물층들(127A~127B), 게이트 유전체층들(128A~128B), 게이트 WFM층들(130A~130B), 금속 캡핑층들(132A~132B), 및 게이트 금속 충전층들(135A~135B)을 각각 포함할 수 있다. 게이트 구조물(112B)은 금속 성장 억제층(131)을 더 포함할 수 있다. 도 1b는 게이트 구조물들(112A~112B)의 모든 층들이 각각 나노구조화된 채널 영역들(120B, 122B)을 둘러싸는 것을 보여주지만, 인접한 나노구조화된 채널 영역들(120B, 122B) 사이의 공간을 채우고, 따라서 나노구조화된 채널 영역들(120B, 122B)을 서로 전기적으로 각각 격리하여, FET들(102A~102B)의 동작 동안 게이트 구조물들(112A~112B)과 S/D 영역들(126A~126B) 간의 단락을 각각 방지하기 위해, 나노구조화된 채널 영역들(120B, 122B)은 적어도 계면 산화층들(127A~127B) 및 게이트 유전체층들(128A~128B)에 의해 둘러싸일 수 있다. 일부 실시예들에서, 게이트 구조물들(112A~112B)의 모든 층들이 나노구조화된 채널 영역들(120B, 122B)을 둘러싸는 것 대신에, FET들(102A~102B)에 대해 각각 초저 문턱 전압을 달성하기 위해 인접한 나노구조화된 채널 영역들(120B, 122B) 사이의 공간을 채우도록, 나노구조화된 채널 영역들(120B, 122B)은 적어도 계면 산화물층들(127A~127B), 게이트 유전체층들(128A~128B), 게이트 WFM층들(130A~130B)에 의해 둘러싸일 수 있다.
계면 산화물층들(127A~127B) 각각은 각각의 나노구조화된 채널 영역들(120B, 122B) 상에 배치될 수 있으며, 실리콘 산화물 및 약 0.5㎚ 내지 약 1.5㎚의 범위의 두께를 포함할 수 있다. 게이트 유전체층들(128A~128B) 각각은, 계면 산화물층들(127A~127B)의 두께의 약 2배 내지 3배인 두께(예컨대, 약 1㎚ 내지 약 3㎚)를 가질 수 있고, (i) 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물의 층, (ii) 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2)와 같은 하이 k 유전체 물질, (iii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)의 산화물을 갖는 하이 k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다.
도 1b 내지 도 1d를 참조하면, 일부 실시예들에서, WFM층들(130A~130B)은 게이트 유전체층들(128A~128B) 상에 배치되고 게이트 유전체층들(128A~128B)과 물리적으로 접촉할 수 있고, 각각 NFET(102A) 및 PFET(102B)를 위한 nWFM층 및 pWFM층을 포함할 수 있다. nWFM층은 나노구조화된 채널 영역(120B)의 물질의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 금속성 물질을 포함할 수 있다. 예를 들어, nWFM층은 4.5eV 미만(예를 들어, 약 3.5eV 내지 약 4.4eV)의 일함수 값을 갖는 Al계 또는 Al 도핑된 금속성 물질을 포함할 수 있으며, 이 일함수 값은 Si계 또는 SiGe계 나노구조화된 채널 영역(120B)의 가전자대 에너지(예를 들어, Si의 5.2eV 또는 SiGe의 4.8eV)보다 전도대 에너지(예를 들어, Si의 4.1eV 또는 SiGe의 3.8eV)에 각각 더 가까울 수 있다. 일부 실시예들에서, nWFM층은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 탄화물(TaAlC), Al 도핑된 Ti, Al 도핑된 TiN, Al 도핑된 Ta, Al 도핑된 TaN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 각각의 nWFM층은 약 1㎚ 내지 약 3㎚의 범위의 두께를 포함할 수 있다. 이 범위 내의 두께는 nWFM층이 인접한 나노구조화된 채널 영역들(120B) 사이의 간격에 의해 제한받지 않으면서 NFET(102A)의 초저 문턱 전압을 위해 나노구조화된 채널 영역(120B)을 둘러싸게 할 수 있다.
pWFM층은 나노구조화된 채널 영역(122B)의 물질의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 갖는 금속성 물질을 포함할 수 있다. 예를 들어, pWFM층은 4.5eV 이상(예를 들어, 약 4.5eV 내지 약 5.5eV)의 일함수 값을 갖는 실질적으로 Al이 없는(예를 들어, Al 없음) 금속성 물질을 포함할 수 있으며, 이 일함수 값은 Si계 또는 SiGe계 나노구조화된 채널 영역(122B)의 전도대 에너지(예를 들어, Si의 4.1eV 또는 SiGe의 3.8eV)보다 가전자대 에너지(예를 들어, Si의 5.2eV 또는 SiGe의 4.8eV)에 각각 더 가까울 수 있다. 일부 실시예들에서, pWFM층은 실질적으로 Al이 없는(예를 들어, Al 없음), (i) TiN, TiSiN, 티타늄 금(Ti-Au) 합금, 티타늄 구리(Ti-Cu) 합금, 티타늄 크롬(Ti-Cr) 합금, 티타늄 코발트(Ti-Co) 합금, 티타늄 몰리브덴(Ti-Mo) 합금, 또는 티타늄 니켈(Ti-Ni) 합금과 같은, Ti계 질화물들 또는 합금들; (ii) TaN, TaSiN, Ta-Au 합금, Ta-Cu 합금, Ta-W 합금, 탄탈륨 백금(Ta-Pt) 합금, Ta-Mo 합금, Ta-Ti 합금, 또는 Ta-Ni 합금과 같은, Ta계 질화물들 또는 합금들; 또는 (iii) 이들의 조합을 포함할 수 있다.
금속 성장 억제층(131)은 게이트 유전체층(128A) 상으로의 WFM층(130A)의 Al계 금속성 물질의 퇴적 이전에 게이트 유전체층(128A) 상에 배치되지 않고서 WFM층(130B) 상에 선택적으로 배치될 수 있다. 금속 성장 억제층(131)은 WFM층(130A)의 퇴적 동안 WFM층(130B) 상으로의 임의의 실질적인 두께(예를 들어, WFM층(130B) 상의 Al계 금속성 물질의 약 0㎚, 약 0.1㎚, 약 0.2㎚, 또는 약 0.5㎚의 두께)의 Al계 금속성 물질의 퇴적을 억제하도록 구성될 수 있다. 이와 같이, 금속 성장 억제층(131)은 Al 원자들에 의한 PFET 게이트 구조물(112B)의 오염을 방지 및/또는 실질적으로 감소시킬 수 있으며, 이는 WFM층(130B)의 pWFM층들의 일함수 값들을 감소시키고 PFET 문턱 전압을 증가시킬 수 있다. 금속 성장 억제층(131)은 게이트 유전체층(128A)과 같은 유전체 표면들 상보다 WFM층(130B)과 같은 금속 표면들 상에서 더 높은 퇴적 선택비를 갖는 물질의 층을 포함할 수 있다. 일부 실시예들에서, 금속 성장 억제층(131)은 Si 또는 그 화합물의 층, 비정질 또는 다결정질 Si의 층, 또는 이들의 조합과 같은, Si계 층을 포함할 수 있다. 일부 실시예들에서, 금속 성장 억제층(131)은 약 0.5㎚ 내지 약 2㎚의 범위의 두께를 가질 수 있다. 이와 같은 두께 범위는 금속 성장 억제층(131)이 인접한 나노구조화된 채널 영역들(122B) 사이의 간격에 의해 제한받지 않으면서 PFET(102B)의 초저 문턱 전압을 위해 나노구조화된 채널 영역(122B)을 둘러싸게 할 수 있다.
금속 캡핑층들(132A~132B)은 WFM층(130A) 및 금속 성장 억제층(131) 상에 각각 배치될 수 있다. 일부 실시예들에서, 금속 캡핑층들(132A~132B)은 위에 있는 층들(예를 들어, 게이트 금속 충전층들(135A~135B))을 위한 접착 촉진층, 접착제층, 프라이머층, 및/또는 핵생성층으로서 작용하고, 및/또는 아래에 있는 층들(예를 들어, WFM층들(130A~130B))을 위한 보호층, 산소 확산 배리어층, 및/또는 금속 확산 배리어층으로서 작용하는 금속층들을 포함할 수 있다. 일부 실시예들에서, 금속 캡핑층들(132A~132B)은 게이트 구조물들(112A~112B)의 처리 동안 WFM층들(130A)(예를 들어, Al계 또는 Al 도핑된 층들)의 산화를 방지하는 물질들을 포함할 수 있다. WFM층(130A)은 산화로부터 방지되는데, 그 이유는 산화된 WFM층(130A)(예를 들어, 알루미늄 산화물계 층들)은 Si계 또는 SiGe계 나노구조화된 채널 영역들(120B)의 전도대 에너지(예를 들어, Si의 4.1eV 또는 SiGe의 3.8eV)보다 가전자대 에너지(예를 들어, Si의 5.2eV 또는 SiGe의 4.8eV)에 각각 더 가까운 일함수 값들을 가질 수 있고, 그 결과로, NFET(102A)의 문턱 전압을 증가시킬 수 있기 때문이다. 일부 실시예들에서, 금속 캡핑층들(132A~132B)은 Ti, TiN, TiSiN, Ta, TaN, TaSiN, WN, WCN과 같은 Al이 없는 금속층들, 다른 적절한 금속 질화물들, 금속 합금들, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 금속 캡핑층들(132A~132B)은 약 1㎚ 내지 약 3㎚의 범위의 두께를 가질 수 있다.
게이트 금속 충전층들(135A~135B) 각각은 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전층들(135A~135B) 각각은 W, Ti, Ag, 루테늄(Ru), 이리듐(Ir), Mo, Cu, 코발트(Co), Ni, 금속 합금들, 및/또는 이들의 조합과 같은 적절한 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전층들(135A~135B)은 유기 프리커서(예를 들어, η4-2,3- 디메틸부타디엔 루테늄 트리카르보닐(Ru(DMBD)(CO)3) 또는 이리듐 아세틸아세토네이트(Ir(acac)3))와 같은 불소가 없고 및/또는 염소가 없는 프리커서들로부터 형성된 불소가 없고 및/또는 염소가 없는 금속층들(예를 들어, Ru 또는 Ir)을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전층들(135A~135B)은 약 150㎚ 내지 약 200㎚의 범위의 두께를 가질 수 있다.
게이트 구조물들(112A~112B)이 GAA 구조물들을 갖는 것이 도시되어 있지만, 다른 게이트 구조물들(예를 들어, 수직 GAA 구조물들 또는 GAA 구조물들이 없는 게이트 구조물들)이 본 발명개시의 범위와 사상 내에 있다.
각각의 내부 스페이서들(113A)은 에피택셜 영역(110A)의 서브 영역(110As)과 게이트 구조물(112A)의 서브 영역(112As) 사이에 배치될 수 있고, 각각의 내부 스페이서들(113B)은 에피택셜 영역(110B)의 서브 영역(110Bs)과 게이트 구조물(112B)의 서브 영역(112Bs) 사이에 배치될 수 있다. 내부 스페이서들(113A~113B) 각각은 서브 영역들(110As, 112As) 간 및 서브 영역들(110Bs, 112Bs) 간의 용량성 커플링을 각각 방지할 수 있다. 이들 서브 영역들 간의 용량성 커플링을 방지하는 것은 S/D 영역들(126A~126B)과 게이트 구조물들(112A~112B) 간의 기생 커패시턴스를 감소시키고 FET들(102A~102B)의 디바이스 성능을 향상시킬 수 있다.
일부 실시예들에서, 내부 스페이서들(113A~113B)은 약 3.9 미만 및/또는 약 1 내지 약 3.5의 유전상수를 갖는 로우 k 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 로우 k 유전체 물질은 실리콘 옥시카본질화물(SiOCN), 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄화물(SiOC), 폴리이미드, 탄소 도핑된 산화물, 불소 도핑된 산화물, 수소 도핑된 산화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 내부 스페이서들(113A~113B)은 서로 유사하거나 상이한 물질을 가질 수 있다. 일부 실시예들에서, FET들(102A~102B) 둘 다는 내부 스페이서들(113A~113B)과 같은 내부 스페이서들을 가질 수 있거나, 또는 FET들(102A~102B) 중 하나는 내부 스페이서들(113A 또는 113B)과 같은 내부 스페이서들을 가질 수 있다. 내부 스페이서들(113A~113B)의 직사각형 단면들이 도 1c와 도 1d에서 도시되어 있지만, 내부 스페이서들(113A~113B)은 다른 기하학적 형상들(예를 들어, 삼각형, 반원, 또는 다각형)의 단면들을 가질 수 있다. 일부 실시예에서, 내부 스페이서들(113A~113B) 각각은 약 3㎚ 내지 약 15㎚의 범위의, X축을 따른 수평 치수를 가질 수 있다.
일부 실시예들에 따라, 외부 스페이서들(114A~114B)은 각각의 게이트 구조물들(112A~112B)의 측벽들 상에 배치될 수 있고 각각의 게이트 유전체층들(128A~128B)과 물리적으로 접촉할 수 있다. 외부 스페이서들(114A~114B)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 실리콘 옥시카본 질화물(SiOCN), 로우 k 물질, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 외부 스페이서들(114A~114B)은 약 3.9 미만 및/또는 약 1 내지 약 3.5의 유전상수를 갖는 로우 k 물질을 가질 수 있다. 일부 실시예들에서, 외부 스페이서들(114A~114B) 각각은 약 2㎚ 내지 약 10㎚의 범위의 두께를 가질 수 있다. 일부 실시예들에서, X축을 따른 외부 스페이서들(114A) 간의 수평 거리는 X축을 따른 내부 스페이서들(113A) 간의 수평 거리보다 크다. 마찬가지로, X축을 따른 외부 스페이서들(114B) 간의 수평 거리는 X축을 따른 내부 스페이서들(113B) 간의 수평 거리보다 크다.
FET들(102A~102B)이 게이트 콘택트 구조물, S/D 콘택트 구조물, 도전성 비아, 도전성 라인, 상호연결 금속층 등과 같은 다른 구조적 컴포넌트들(이들은 명확화를 위해 여기서 도시되지 않음)의 사용을 통해 집적 회로 내에 통합될 수 있다.
도 1a 내지 도 1d를 참조하면, 반도체 디바이스(100)는 에칭 정지층(etch stop layer; ESL)(116), 층간 유전체(interlayer dielectric; ILD)층(118), 및 얕은 트렌치 격리(shallow trench isolation; STI) 영역(138)을 더 포함할 수 있다. ESL(116)은 외부 스페이서들(114A~114B)의 측벽들 상에 그리고 에피택셜 영역들(110A~110B) 상에 배치될 수 있다. ESL(116)은 게이트 구조물들(112A~112B) 및/또는 S/D 영역들(126A~126B)을 보호하도록 구성될 수 있다. 이러한 보호는, 예를 들어, ILD층(118) 및/또는 S/D 콘택트 구조물들(도시되지 않음)의 형성 동안에 제공될 수 있다. 일부 실시예들에서, ESL(116)은, 예컨대, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON), 실리콘 탄화물(SiC), 실리콘 카보질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, ESL(116)은 약 3㎚ 내지 약 30㎚의 범위의 두께를 가질 수 있다.
ILD층(118)은 ESL(116) 상에 배치될 수 있고, 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산화질화물, 유동성 실리콘 탄화물, 또는 유동성 실리콘 산화탄화물)에 적절한 퇴적 방법을 이용하여 퇴적되는 유전체 물질을 포함할 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. 일부 실시예들에서, ILD층(118)은 약 50㎚ 내지 약 200㎚의 범위의 두께를 가질 수 있다.
STI 영역(138)은 기판(106) 상의 FET들(102A~102B)과 이웃하는 FET들(도시되지 않음) 및/또는 기판(106)과 통합되거나 또는 기판(106) 상에 퇴적된 이웃하는 능동 및 수동 엘리먼트들(도시되지 않음) 간에 전기적 격리를 제공하도록 구성될 수 있다. 일부 실시예들에서, STI 영역(138)은 질화물층, 질화물층 상에 배치된 산화물층, 및 질화물층 상에 배치된 절연층과 같은 복수의 층들을 포함할 수 있다. 일부 실시예들에서, 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluorine-doped silicate glass), 로우 k 유전체 물질, 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 일부 실시예들에서, STI 영역(138)은 약 40㎚ 내지 약 200㎚의 범위의 Z축을 따른 수직 치수를 가질 수 있다.
반도체 디바이스(100) 및 그 엘리먼트들(예를 들어, 핀 구조물(108A~108B), 게이트 구조물(112A~112B), 에피택셜 핀 영역(110A~110B), 내부 스페이서(113A~113B), 외부 스페이서(114A~114B), 및/또는 STI 영역(138)의 단면 형상들은 예시적인 것이며 제한적인 것으로 의도된 것은 아니다.
도 3은 일부 실시예들에 따른, 반도체 디바이스(100)를 제조하기 위한 예시적인 방법(300)의 흐름도이다. 예시적인 목적을 위해, 도 3에서 예시된 동작들은 도 4a 내지 도 18a, 도 4b 내지 도 18b, 도 7c 내지 도 12c, 및 도 7d 내지 도 12d에서 예시된 반도체 디바이스를 제조하기 위한 예시적인 제조 공정(300)을 참조하여 설명될 것이다. 도 4a 내지 도 12a는 그 제조의 다양한 스테이지들에서의 반도체 디바이스(100)의 등각투상도들이다. 도 4b 내지 도 12b는 일부 실시예들에 따른, 도 4a 내지 도 12a의 구조물들의 B-B 라인을 각각 따른 단면도들이다. 도 7c 내지 도 12c 및 도 7d 내지 도 12d는 일부 실시예들에 따른, 도 7a 내지 도 12a의 구조물들의 C-C라인과 D-D 라인을 각각 따른 단면도들이다. 도 13a 내지 도 18a 및 도 13b 내지 도 18b는 일부 실시예들에 따른, 도 12a의 구조물의 형성 이후의 게이트 구조물들(112A~112B)의 다양한 제조 스테이지들에서의 반도체 디바이스(100)의 C-C 라인 및 D-D 라인을 각각 따른 단면도들이다. 동작들은 특정 응용들에 따라 다른 순서로 수행되거나 또는 수행되지 않을 수 있다. 방법(300)은 완성된 반도체 디바이스(100)를 생성하지 않을 수 있다는 것을 유념해야 한다. 따라서, 추가적인 공정들이 방법(300) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다. 도 1a 내지 도 1d에서의 엘리먼트들과 동일한 주석을 갖는 도 4a 내지 도 18a, 도 4b 내지 도 18b, 도 7c 내지 도 12c, 및 도 7d 내지 도 12d에서의 엘리먼트들은 상기에서 설명되었다.
동작(305)에서, NFET 및 PFET의 핀 구조물들이 기판 상에 형성된다. 예를 들어, 교호 구성들로 배열된 제1 및 제2 반도체층들(120, 122)의 스택들과 핀 기저 부분들(119A~119B)을 갖는 핀 구조물들(108A*~108B*)(도 5a와 도 5b에서 도시됨)이 도 4a 내지 도 5b를 참조하여 설명되는 바와 같이 기판(106) 상에 형성될 수 있다. 후속 처리에서, 핀 구조물들(108A*~108B*)은, 핀 구조물들(108A*~108B*)로부터의 제2 및 제1 반도체층들(122, 120)의 제거 이후에 핀 구조물들(108A~108B)(도 1a 내지 도 1d에서 도시됨)을 형성할 수 있다. 핀 구조물들(108A*~108B*)을 형성하기 위한 공정은 도 4a와 도 4b에서 도시된 바와 같이 기판(106) 상에 적층된 층(108*)을 형성하는 단계를 포함할 수 있다. 적층된 층(108*)은 교호 구성으로 적층된 제1 및 제2 반도체층들(120*, 122*)을 포함할 수 있다. 제1 및 제2 반도체층들(120*, 122*)은 약 5㎚ 내지 약 30㎚의 범위의 Z축을 따른 각각의 수직 치수들(H1, H2)을 가질 수 있다.
제1 및 제2 반도체층들(120*, 122*) 각각은 그 아래에 있는 층 상에서 에피택셜 성장될 수 있고, 서로 상이한 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120*, 122*)은 서로 상이한 산화 속도 및/또는 에칭 선택비를 갖는 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120*, 122*)은 기판(106)과 유사하거나 또는 상이한 반도체 물질들을 포함할 수 있다. 제1 및 제2 반도체층들(120*, 122*)은 (i) 실리콘 또는 게르마늄과 같은 원소 반도체; (ii) Ⅲ-Ⅴ족 반도체 물질을 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석, 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제1 반도체층(120*)은 Si를 포함할 수 있고, 제2 반도체층(122*)은 SiGe를 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 반도체층들(120*, 122*)은, Ge가 약 25원자% 내지 약 50원자% 범위이고 Si가 임의의 나머지 원자%인 SiGe를 포함할 수 있거나, 또는 어떠한 실질적인 양의 Ge도 없는(예컨대, Ge 없음) Si를 포함할 수 있다.
제1 및/또는 제2 반도체층들(120*, 122*)은 도핑되지 않을 수 있거나, 또는 (i) 붕소, 인듐, 또는 갈륨과 같은 p형 도펀트; 및/또는 (ii) 인 또는 비소와 같은 n형 도펀트를 사용하여 인시츄 도핑될 수 있다. p형 인시츄 도핑의 경우, 디보란(B2H6), 삼불화붕소(BF3)와 같은 p형 도핑 전구체, 및/또는 다른 p형 도핑 전구체가 사용될 수 있다. n형 인시츄 도핑의 경우, 포스핀(PH3), 아르신(AsH3)과 같은 n형 도핑 전구체, 및/또는 다른 n형 도핑 전구체가 사용될 수 있다.
핀 구조물들(108A*~108B*)을 형성하기 위한 공정은 도 4a의 적층된 층(108*) 상에 형성된 패터닝된 하드 마스크층들(미도시됨)을 통해 도 4a의 구조물을 에칭하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 하드 마스크층들은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물의 층들 및/또는, 예를 들어, 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 사용하여 형성된 실리콘 질화물의 층들을 포함할 수 있다. 도 4a의 구조물의 에칭은 건식 에칭, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다.
건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, NF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, HCl, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 암모니아 가스(NH3), 요오드 함유 가스, 다른 적절한 에칭 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 갖는 에천트들을 사용하는 것을 포함할 수 있다. 건식 에칭 공정은 약 150V 내지 약 350V의 범위의 높은 바이어스 전압에서, 약 10W 내지 약 50W의 범위의 무선 주파수 전력에서, 약 5Torr 내지 약 50Torr의 압력에서, 약 25℃ 내지 약 40℃의 범위의 온도에서, 그리고 약 10초 내지 약 40초의 범위의 기간 동안 수행될 수 있다.
습식 에칭 공정은 희석화된 플루오르화수소산(DHF), 수산화 칼륨(KOH) 용액, 암모니아, 용액 함유 플루오르화수소산(HF), 질산(HNO3), 아세트산(CH3COOH), 또는 이들의 조합에서의 에칭을 포함할 수 있다.
적층된 층(108*)의 에칭 후, 도 5a와 도 5b에서 도시된 바와 같이, 약 40㎚ 내지 약 60㎚의 범위의 Z축을 따른 각각의 수직 치수들을 갖는 핀 기저 부분들(119A~119B)을 갖는 핀 구조물들(108A*~108B*)이 형성될 수 있다. 핀 기저 부분들(119A~119B) 상에 형성된 제1 및 제2 반도체층들(120, 122)의 스택들은 약 5㎚ 내지 약 30㎚의 범위의 Z축을 따른 각각의 수직 치수들(H3, H4) 및 약 5㎚ 내지 약 50㎚의 범위의 Y축을 따른 각각의 수평 치수들(W3, W4)을 가질 수 있다. H1/W1의 비와 H2/W2의 비는 각각 약 0.2 내지 약 5의 범위일 수 있다. 일부 실시예들에서, 치수들(H3~H4, W3~W4)은 각각 서로 동일하거나 또는 상이할 수 있다. 일부 실시예들에서, H1/W1의 비와 H2/W2의 비는 각각 서로 동일하거나 또는 상이할 수 있다.
핀 구조물들(108A*~108B*)의 형성 이후, 도 6a와 도 6b에서 도시된 바와 같이, 패시베이션층들(109A~109B)이 각각 핀 구조물들(108A*~108B*) 상에 형성될 수 있고, STI 영역(138)이 패시베이션층들(109A~109B) 상에 형성될 수 있다. 핀 구조물들(108A*~108B*) 상에 패시베이션층들(109A~109B)을 형성하는 공정은 불소, 염소, 질소, 산소, 수소, 중수소, NH3, 및/또는 황화수소(H2S)를 갖는 하나 이상의 전구체 가스를 ALD 또는 CVD 공정에서 사용하여 도 5a의 구조물 상에 패시베이션층(109)을 블랭킷 퇴적하는 단계를 포함할 수 있다. 핀 구조물들(108A*~108B*) 상에 블랭킷 퇴적된 패시베이션층(109)의 일부분들을 각각 "패시베이션층(109A~109B)"이라고 칭할 수 있다.
STI 영역(138)의 형성은, (i) ALD 또는 CVD를 사용하여 패시베이션층(109) 상에 질화물 물질층(도시되지 않음)을 퇴적하는 단계, (ii) ALD 또는 CVD를 사용하여 질화물 물질층 상에 산화물 물질층(도시되지 않음)을 퇴적하는 단계, (iii) 산화물 물질층 상에 절연 물질층(도시되지 않음)을 퇴적하는 단계, (iv) 절연 물질층을 어닐링하는 단계, (v) 질화물 및 산화물 물질층들 및 어닐링된 절연 물질층을 화학적 기계적 폴리싱(CMP)하는 단계, 및 (vi) 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합에 의해 상기 폴리싱된 구조물을 에치 백(etching back)하여, 도 6a와 도 6b의 STI 영역(138)을 형성하는 단계를 포함할 수 있다.
도 3을 참조하면, 동작(310)에서, 폴리실리콘 구조물들이 핀 구조물들 상에 형성된다. 예를 들어, 도 6a와 도 6b에서 도시된 바와 같이, 폴리실리콘 구조물들(112A*~112B*)이 핀 구조물들(108A*~108B*) 상에 형성될 수 있고, 외부 스페이서들(114A~114B)이 폴리실리콘 구조물들(112A*~112B*)의 측벽들 상에 형성될 수 있다. 일부 실시예들에서, 폴리실리콘 구조물들(112A*~112B*)의 형성 이전에, 도 6a와 도 6b를 참조하여 설명되는 바와 같이, 보호 산화물층들(640A~640B)이 각각의 패시베이션층들(109A~109B) 상에 형성될 수 있고, 폴리실리콘 구조물들(112A*~112B*)이 각각의 보호 산화물층(640A~640B) 및 STI 영역(138) 상에 형성될 수 있다.
보호 산화물층들(640A~640B)을 형성하는 공정은 (i) STI 영역(138)의 형성 후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음) 상에 산화물 물질층(도시되지 않음)을 블랭킷 퇴적하는 단계, (ii) 고온 어닐링 공정, 및 (iii) 에칭 공정을 포함할 수 있다. 산화물 물질층은 실리콘 산화물을 포함할 수 있고, CVD, ALD, 플라즈마 강화 ALD(PEALD), 물리적 기상 증착(PVD), 또는 전자빔 증발과 같은 적절한 퇴적 공정을 사용하여 블랭킷 퇴적될 수 있다. 일부 실시예들에서, 산화물 물질층은 약 400W 내지 약 500W의 범위의 에너지로 그리고 약 300℃ 내지 약 500℃의 범위의 온도에서 PEALD를 사용하여 블랭킷 퇴적될 수 있다. 산화물 물질층의 블랭킷 퇴적에 이어서, 약 800℃ 내지 약 1050℃의 범위의 온도에서의 산소 가스 흐름 하에서 건식 어닐링 공정이 뒤따를 수 있다. 산소 전구체 농도는 전체 가스 유량의 약 0.5% 내지 약 5%의 범위일 수 있다. 일부 실시예들에서, 어닐링 공정은 어닐링 시간이 약 0.5초 내지 5초 사이일 수 있는 플래시 공정일 수 있다. 보호 산화물층들(640A~640B)을 형성하기 위한 에칭 공정은 어닐링 공정을 뒤따르지 않을 수 있고, 후술되는 폴리실리콘 구조물들(112A*~112B*)의 형성 동안 또는 폴리실리콘 구조물들(112A*~112B*)의 형성 후에 별개의 에칭 공정으로서 수행될 수 있다.
보호 산화물층들(640A~640B)을 위한 블랭킷 퇴적된 산화물 물질층의 어닐링에 이어서, 폴리실리콘 구조물들(112A*~112B*)의 형성이 뒤따를 수 있다. 후속 처리 동안, 폴리실리콘 구조물들(112A*~112B*)은 게이트 대체 공정에서 대체되어 게이트 구조물들(112A~112B)을 각각 형성할 수 있다. 일부 실시예들에서, 폴리실리콘 구조물들(112A*~112B*)을 형성하는 공정은, 보호 산화물층들(640A~640B)을 위한 어닐링된 산화물 물질층 상에 폴리실리콘 물질층을 블랭킷 퇴적하는 단계, 및 폴리실리콘 물질층 상에 형성된 패터닝된 하드 마스크층들(642A~642B)을 통해 블랭킷 퇴적된 폴리실리콘 물질층을 에칭하는 단계를 포함할 수 있다. 일부 실시예들에서, 폴리실리콘 물질은 도핑되지 않을 수 있고, 하드 마스크층들(642A~642B)은 산화물층 및/또는 질화물층을 포함할 수 있다. 산화물층은 열 산화 공정을 사용하여 형성될 수 있고, 질화물층은 LPCVD 또는 PECVD에 의해 형성될 수 있다. 하드 마스크층들(642A~642B)은 후속 처리 단계들로부터(예를 들어, 내부 스페이서들(113A~113B), 외부 스페이서들(114A~114B), 에피택셜 핀 영역들(110A~110B), ILD층(118), 및/또는 ESL(116)의 형성 동안) 폴리실리콘 구조물들(112A*~112B*)을 보호할 수 있다.
폴리실리콘 물질층의 블랭킷 퇴적은 CVD, PVD, ALD, 또는 다른 적절한 퇴적 공정들을 포함할 수 있다. 일부 실시예들에서, 블랭킷 퇴적된 폴리실리콘 물질층의 에칭은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 블랭킷 퇴적된 폴리실리콘 물질층의 에칭은 네 개의 에칭 단계들을 포함할 수 있다. 제1 폴리실리콘 에칭 단계는 브롬화 수소(HBr), 산소(O2), 플루오로폼(CHF3), 및 염소(Cl2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 제2 폴리실리콘 에칭 단계는 약 45mTorr 내지 약 60mTorr의 압력에서 HBr, O2, Cl2, 및 질소(N2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 제3 폴리실리콘 에칭 단계는 약 45mTorr 내지 약 60mTorr의 압력에서 HBr, O2, Cl2, N2, 및 아르곤(Ar)을 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 제4 폴리실리콘 에칭 단계는 약 45mTorr 내지 약 60mTorr의 압력에서 HBr, O2, Cl2, 및 N2를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예들에 따라, 폴리실리콘 물질과 함께, 제4 폴리실리콘 에칭 단계는 폴리실리콘 구조물들(112A*~112B*)에 의해 덮혀있지 않은 보호 산화물층들(640A~640B)을 위한 어닐링되고 블랭킷 퇴적된 산화물 물질층의 일부를 제거할 수 있다. 제1 폴리실리콘 에칭 단계는 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계보다 더 높은 폴리실리콘 에칭율을 가질 수 있다. 제1 폴리실리콘 에칭 단계는 핀 구조물들(108A*~108B*) 위의 폴리실리콘 물질의 블랭킷 퇴적된 층의 원하지 않는 부분들을 에칭하는데 사용될 수 있다. 제2, 제3, 및 제4 폴리실리콘 에칭 단계들은 고 종횡비 공간(643) 내에서 블랭킷 퇴적된 폴리실리콘 물질층의 원하지 않는 부분들을 에칭하는데 사용될 수 있다.
일부 실시예들에서, 핀 구조물들(108A*~108B*)의 최상면들 상의 Z축을 따른 폴리실리콘 구조물들(112A*~112B*)의 수직 치수들은 약 40㎚ 내지 약 60㎚의 범위 내에 있을 수 있다. 폴리실리콘 구조물들(112A*~112B*)은 약 9 이상의 종횡비를 가질 수 있으며, 여기서 종횡비는 폴리실리콘 구조물들(112A*~112B*)의 Z축을 따른 수직 치수 대 Y축을 따른 수평 치수의 비이다. 일부 실시예들에서, Y축을 따라 인접한 폴리실리콘 구조물들(112A*~112B*)의 중심선들 간의 수평 치수(예를 들어, 간격)는 약 30㎚ 내지 약 70㎚의 범위 내에 있을 수 있다.
폴리실리콘 구조물들(112A*~112B*)의 형성에 이어서, 폴리실리콘 구조물들(112A*~112B*)에 의해 덮혀있지 않은 블랭킷 퇴적된 산화물층의 부분들은, 도 6a와 도 6b의 구조물을 형성하기 위한 제4 폴리실리콘 에칭 단계 동안에 제거되지 않은 경우, 건식 또는 습식 에칭 공정에 의해 제거될 수 있다. 도 6a와 도 6b의 구조물은 나노구조화된 영역들(120B, 122B)(도 6b)의 스택들 상에 배치된 폴리실리콘 구조물들(112A*~112B*) 및 보호 산화물층들(640A~640B)을 각각 갖고, X축을 따라 폴리실리콘 구조물들(112A*~112B*)의 양측으로부터 각각 연장되어 나온 나노구조화된 영역들(120A, 122A)(도 6a)의 스택들을 갖는다.
일부 실시예들에서, 보호 산화물층들(640A~640B)은 약 1㎚ 내지 약 3㎚의 범위의, Z축을 따른 수직 치수들(예컨대, 핀 구조물들(108A*~108B*)의 최상면 상의 두께)과 Y축을 따른 수평 치수들(예컨대, 핀 구조물들(108A*~108B*)의 측벽들 상의 두께)을 가질 수 있다. 일부 실시예들에서, 수직 치수는 수평 치수 이상일 수 있다. 보호 산화물층들(640A~640B)의 존재는 폴리실리콘 구조물들(112A*~112B*)의 형성 동안 핀 구조물들(108A*~108B*)을 실질적으로 에칭 및/또는 손상시키지 않으면서 고 종횡비 공간(643)(예를 들어, 1:15, 1:18, 또는 1:20보다 큰 종횡비)으로부터 폴리실리콘 물질을 에칭할 수 있게 한다.
폴리실리콘 구조물들(112A*~112B*)의 형성에 이어서, 도 6a와 도 6b에서 도시된 바와 같이, 외부 스페이서들(114A~114B)이 폴리실리콘 구조물들(112A*~112B*)의 측벽들 상에 그리고 폴리실리콘 구조물들(112A*~112B)에 의해 덮혀있지 않은 패시베이션층들(109A~109B)의 일부분들 상에 형성될 수 있다.
도 3을 참조하면, 동작(315)에서, n형 및 p형 에피택셜 핀 영역들이 핀 구조물들 상에 선택적으로 형성된다. 예를 들어, n형 및 p형 에피택셜 핀 영역들(110A~110B)은, 도 7a 내지 도 8d를 참조하여 설명되는 바와 같이, 각각 폴리실리콘 구조물들(112A*~112B) 아래에 있지 않은 핀 구조물들(108A*~108B*)(예를 들어, 각각 나노구조화된 영역들(120A, 122A))의 일부분들 상에 선택적으로 형성될 수 있다. 일부 실시예들에서, 에피택셜 핀 영역들(110A~110B)의 선택적 형성 전에, 후속 처리에서, 내부 스페이서들(113A~113B)이 에피택셜 핀 영역들(110A~110B)에 의해 각각 둘러싸이지 않은 나노구조화된 영역들(120A, 122B)의 일부분들 상에 선택적으로 형성될 수 있다. 일부 실시예들에서, 도 7a 내지 도 8d를 참조하여 설명되는 바와 같이, 내부 스페이서(113A)의 선택적 형성에 이어서, 에피택셜 핀 영역(110A)의 선택적 형성이 이어질 수 있고, 이어서 내부 스페이서(113B)의 선택적 형성이 이어질 수 있으며, 이어서 에피택셜 핀 영역(110B)의 선택적 형성이 이어질 수 있다.
FET(102A)의 내부 스페이서(113A) 및 에피택셜 영역(110A)의 형성 전에, FET(102B)는 도 7b와 도 7c에서 도시된 바와 같이 FET(102B) 상에 포토레지스트층(746)을 패터닝함으로써 보호될 수 있다. 명확화를 위해 포토레지스트층(746)은 도 7a에서 도시되지 않는다. 내부 스페이서(113A)를 형성하는 공정은, (i) X축을 따라 폴리실리콘 구조물(112A*)의 양측으로부터 연장되어 나온 나노구조화된 영역들(120A, 122A)의 스택으로부터 외부 스페이서(114A)의 일부분들을 에칭하는 단계, (ii) 나노구조화된 영역들(120A, 122A)의 스택으로부터 나노구조화된 영역(122A)을 에칭하여 이들 사이에 개구(도시되지 않음)를 갖는 부유된(suspended) 나노구조화된 영역(120A)을 형성하는 단계, (iii) 개구가 로우 k 유전체 물질의 층으로 채워지거나 또는 부분적으로 채워질 때까지 로우 k 유전체 물질의 층(도시되지 않음)을 블랭킷 퇴적하는 단계, 및 (iv) 개구 내의 로우 k 유전체 물질의 층을 에치 백하도록 블랭킷 퇴적된 로우 k 유전체 물질의 층을 에칭하여 도 7d에서 도시된 내부 스페이서(113A)를 형성하는 단계의 순차적 단계들을 포함할 수 있다.
외부 스페이서(114A)의 에칭은 CH4, O2, 및 CH3F와 같은 에천트 가스들을 사용하는 건식 에칭 공정을 포함할 수 있다. CH4:O2:CH3F의 유량비는 약 1:1:1 내지 약 1:2:4의 범위일 수 있다. 나노구조화된 영역(122A)의 에칭은 Si보다 SiGe에 대한 선택비가 더 높은 건식 에칭 공정 또는 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 황산(H2SO4)과 과산화수소(H2O2)의 혼합물(SPM) 및/또는 암모니아 하이드록사이드(NH4OH)와 H2O2 및 탈이온수(DI)의 혼합물(APM)을 사용하는 것을 포함할 수 있다. 나노구조화된 영역(122A)의 에칭의 결과로서, 부유된 나노구조화된 영역(120A)이 이들 사이에 개구를 갖도록 형성될 수 있다. 에칭 공정은, 개구들이 적어도 외부 스페이서(114A) 아래에서 X축을 따라 연장되고 나노구조화된 영역(122B)의 측벽들이 외부 스페이서(114A)와 폴리실리콘 구조물(112A*) 사이의 계면들과 실질적으로 정렬되도록, 제어될 수 있다. 일부 실시예들에서, 후속 처리에서 나노구조화된 영역(122B) 및 폴리실리콘 구조물(112A*)을 게이트 구조물(112A)로 대체하는 동안 외부 스페이서(114A) 아래에서의 게이트 구조물(112A)의 형성을 방지하기 위해 개구들은 폴리실리콘 구조물(112A*) 아래에서 X축을 따라 추가로 연장될 수 있다.
로우 k 유전체 물질층의 블랭킷 퇴적은 ALD 공정 또는 CVD 공정을 사용하는 것을 포함할 수 있다. 일부 실시예들에서, 블랭킷 퇴적 공정은 복수의 사이클들의 퇴적 및 에칭 공정들을 포함할 수 있다. 일부 실시예들에서, 로우 k 유전체 물질은 실리콘 옥시카본질화물(SiOCN), 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄화물(SiOC), 폴리이미드, 탄소 도핑된 산화물, 불소 도핑된 산화물, 수소 도핑된 산화물, 또는 이들의 조합을 포함할 수 있다. 블랭킷 퇴적된 로우 k 유전체 물질층 에칭은 HF와 NF3의 가스 혼합물을 사용하는 건식 에칭 공정을 포함할 수 있다. HF 대 NF3의 가스 비는 약 1 내지 약 20의 범위일 수 있다.
에피택셜 핀 영역(110A)은 내부 스페이서(113A)의 형성 후에 부유된 나노구조화된 영역(120A) 주위에서 성장될 수 있다. 일부 실시예들에서, 에피택셜 핀 영역(110A)은, (i) 예를 들어, 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고진공 CVD(ultrahigh vacuum CVD; UHVCVD), 감압 CVD(reduced pressure CVD; RPCVD), 또는 임의의 적절한 CVD와 같은 CVD; (ii) 분자빔 에피택시(molecular beam epitaxy; MBE) 공정; (iii) 임의의 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예들에서, 에피택셜 핀 영역(110A)은 에피택셜 퇴적/부분적 에칭 공정에 의해 성장될 수 있으며, 이는 에피택셜 퇴적/부분적 에칭 공정을 적어도 한 번 반복한다. n형 에피택셜 핀 영역(110A)은 실질적인 양의 Ge가 없는 (예를 들어, Ge 없음) Si를 포함할 수 있고, 인 또는 비소와 같은, n형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. n형 인시츄 도핑의 경우, 비제한적인 예시로서, 포스핀(PH3), 아르신(AsH3)과 같은 n형 도핑 전구체, 및/또는 다른 n형 도핑 전구체가 사용될 수 있다.
FET(102A)의 내부 스페이서(113A) 및 에피택셜 영역(110A)의 형성 이후, 도 8a 내지 도 8d를 참조하여 설명되는 바와 같이, FET(102B)의 내부 스페이서(113B)와 에피택셜 영역(110B)을 형성하기 위해 후속 처리 단계들 동안 FET(102A)를 보호하도록 포토레지스트층(746)이 FET(102B)로부터 제거될 수 있고, 다른 포토레지스트층(846)은 FET(102A)(도 8b와 도 8d에서 도시됨) 상에서 패터닝될 수 있다. 명확화를 위해 포토레지스트층(846)은 도 8a에서 도시되지 않는다.
내부 스페이서(113B)를 형성하는 공정은, (i) X축을 따라 폴리실리콘 구조물(112B*)의 양측으로부터 연장되어 나온 나노구조화된 영역들(120A, 122A)의 스택으로부터 외부 스페이서(114B)의 일부분들을 에칭하는 단계, (ii) 나노구조화된 영역들(120A, 122A)의 스택으로부터 나노구조화된 영역(120A)을 에칭하여 이들 사이에 개구(도시되지 않음)를 갖는 부유된 나노구조화된 영역(122A)을 형성하는 단계, (iii) 개구가 로우 k 유전체 물질의 층으로 채워지거나 또는 부분적으로 채워질 때까지 로우 k 유전체 물질의 층(도시되지 않음)을 블랭킷 퇴적하는 단계, 및 (iv) 개구 내의 로우 k 유전체 물질의 층을 에치 백하도록 블랭킷 퇴적된 로우 k 유전체 물질의 층을 에칭하여 도 8c에서 도시된 내부 스페이서(113B)를 형성하는 단계의 순차적 단계들을 포함할 수 있다.
외부 스페이서(114B)의 일부분을 에칭하는 공정은 외부 스페이서(114A)의 에칭 공정과 유사할 수 있다. 나노구조화된 영역(120A)의 에칭은 SiGe보다 Si에 대한 선택비가 더 높은 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 HCl과의 혼합물(NH4OH)을 사용하는 것을 포함할 수 있다. 나노구조화된 영역(120A)을 에칭하기 위한 공정은, 개구들이 적어도 외부 스페이서(114B) 아래에서 X축을 따라 연장되고 나노구조화된 영역(120B)의 측벽들이 외부 스페이서(114B)와 폴리실리콘 구조물(112B*) 사이의 계면과 실질적으로 정렬되도록, 제어될 수 있다. 일부 실시예들에서, 후속 처리에서 나노구조화된 영역(120B) 및 폴리실리콘 구조물(112B*)을 게이트 구조물(112B)로 대체하는 동안 외부 스페이서(114B) 아래에서의 게이트 구조물(112B)의 형성을 방지하기 위해 개구들은 폴리실리콘 구조물(112B*) 아래에서 X축을 따라 추가로 연장될 수 있다. 로우 k 유전체 물질층의 블랭킷 퇴적과 에칭은 내부 스페이서(113A)를 형성하기 위해 로우 k 유전체 물질층을 퇴적하고 에치 백하는데 사용된 것과 유사할 수 있다.
에피택셜 핀 영역(110B)은 내부 스페이서(113B)의 형성 후에 부유된 나노구조화된 영역(122A) 주위에서 성장될 수 있다. 에피택셜 핀 영역(110B)은, SiGe를 갖는 p형 에피택셜 핀 영역(110B)이 붕소, 인듐, 또는 갈륨과 같은 p형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다는 점을 제외하고, 도 7a 내지 도 7d를 참조하여 설명된 에피택셜 핀 영역(110A)과 유사하게 성장될 수 있다. p형 인시츄 도핑의 경우, 비제한적인 예시로서, 디보란(B2H6), 삼불화붕소(BF3)와 같은 p형 도핑 전구체, 및/또는 다른 p형 도핑 전구체가 사용될 수 있다. 내부 스페이서(113B) 및 에피택셜 영역(110B)의 형성 후에, 포토레지스트층(846)은 FET(102A)로부터 제거될 수 있다.
일부 실시예들에서, 내부 스페이서들(113A~113B)을 형성하기 위한 처리 단계들은, 두 FET들(102A~102B)이 동일한 도전 유형(예를 들어, n형 또는 p형)인 경우, 포토레지스트층들(746, 846)을 사용하지 않고서 동시에 수행될 수 있다. 마찬가지로, 에피택셜 핀 영역들(110A~110B)을 형성하기 위한 처리 단계들은, 두 FET들(102A~102B)이 유사한 도전 유형을 갖는 경우, 내부 스페이서들(113A~113B)을 동시에 형성한 후에 포토레지스트층들(746, 846)을 사용하지 않고서 동시에 수행될 수 있다.
도 3을 참조하면, 동작(320)에서, 나노구조화된 채널 영역들이 n형 에피택셜 핀 영역들 사이에 그리고 p형 에피택셜 핀 영역들 사이에 형성된다. 예를 들어, 나노구조화된 채널 영역들(120B, 122B)이 도 9a 내지 도 12d를 참조하여 설명되는 바와 같이, 폴리실리콘 구조물들(112A*~112B*) 아래에 있는 핀 구조물들(108A*~108B*)의 영역들 내에서 순차적으로 형성될 수 있다. 나노구조화된 채널 영역들(120B, 122B)의 형성 전에, ESL(116)이 도 8a의 구조물 상에 퇴적될 수 있고, ILD(118)가 ESL(116) 상에 퇴적될 수 있다.
일부 실시예들에서, ESL(116)은 SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN, SiCBN, 또는 이들의 조합을 포함하는 물질들로 형성될 수 있다. ESL(116)의 형성은 PECVD, 대기압 미만 화학적 기상 증착(sub atmospheric chemical vapor deposition; SACVD), LPCVD, ALD, 고밀도 플라즈마(high-density plasma; HDP), 플라즈마 강화 원자층 증착(plasma enhanced atomic layer deposition; PEALD), 분자층 증착(molecular layer deposition; MLD), 플라즈마 임펄스 화학적 기상 증착(plasma impulse chemical vapor deposition; PICVD), 또는 다른 적절한 증착 방법을 사용하여 도 8a의 구조물 상에 ESL(116)을 위한 물질층을 블랭킷 퇴적하는 단계를 포함할 수 있다.
ESL(116)을 위한 물질층의 블랭킷 퇴적에 이어서, ILD(118)를 위한 유전체 물질층의 블랭킷 퇴적이 이어질 수 있다. 일부 실시예들에서, 유전체 물질은 실리콘 산화물일 수 있다. 유전체 물질층은 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산화질화물, 유동성 실리콘 탄화물, 또는 유동성 실리콘 산화탄화물)에 적절한 퇴적 방법을 사용하여 퇴적될 수 있다. 예를 들어, 유동성 실리콘 산화물은 FCVD를 사용하여 퇴적될 수 있다. 블랭킷 퇴적 공정에 이어서, 약 30분 내지 약 120분의 범위의 기간 동안 약 200℃ 내지 약 700℃의 범위의 온도의 증기 내에서 유전체 물질의 퇴적된 층의 열 어닐링이 이어질 수 있다. 열 어닐링에 이어서, ESL(116), ILD(118), 외부 스페이서들(114A~114B), 및 폴리실리콘 구조물들(112A*~112B*)의 최상면들을 도 9a에서 도시된 바와 같이 서로 동평면화하기 위해 CMP 공정이 이어질 수 있다. CMP 공정 동안, 하드 마스크층들(642A~642B)이 제거될 수 있다.
CMP 공정에 이어서, FET(102A)의 나노구조화된 채널 영역(120B)이 도 9a 내지 도 10d를 참조하여 설명된 바와 같이 형성될 수 있다. 나노구조화된 채널 영역(120B)을 형성하기 위한 공정은, (i) 도 9a 내지 도 9c에서 도시된 바와 같이 FET(102B) 상에 포토레지스트층(950)을 형성하는 단계, (ii) 폴리실리콘 구조물(112A*) 및 보호 산화물층(640A)을 도 9a의 구조물로부터 에칭하는 단계, 및 (iii) 도 9a의 구조물로부터 FET(102A)의 나노구조화된 영역(122B)을 에칭하는 단계의 순차적 단계들을 포함할 수 있다. 일부 실시예들에서, 동작(310)에서 설명된 제1, 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계들을 사용하여 폴리실리콘 구조물(112A*) 및 보호 산화물층(640A)이 에칭될 수 있다. 일부 실시예들에서, 나노구조화된 영역(122B)은 도 7a 내지 도 7d를 참조하여 설명된 나노구조화된 영역(122A)을 에칭하는데 사용된 것과 유사한 습식 에칭 공정을 사용하여 에칭될 수 있다. 나노구조화된 영역(122B)의 에칭의 결과로서, 자신들 주변에 게이트 개구(1052A)를 갖는 나노구조화된 채널 영역(120B)이 도 10b와 도 10d에서 도시된 바와 같이 형성된다.
FET(102A)의 나노구조화된 영역(122B)의 에칭에 이어서, FET(102B)의 나노구조화된 채널 영역(122B)이 도 11a 내지 도 12d를 참조하여 설명된 바와 같이 형성될 수 있다. 나노구조화된 채널 영역(122B)을 형성하기 위한 공정은, (i) 포토레지스트층(950)을 제거하는 단계, (ii) 도 11b와 도 11d에서 도시된 나노구조화된 채널 영역(120A)을 보고하기 위해 (도 10b와 도 10d에서 도시된) 게이트 개구(1052A) 내에 포토레지스트층(1150)을 형성하는 단계, (iii) 폴리실리콘 구조물(112B*) 및 보호 산화물층(640B)을 에칭하는 단계, 및 (iv) 도 10a의 구조물로부터 FET(102B)의 나노구조화된 영역(120B)을 에칭하는 단계의 순차적 단계들을 포함할 수 있다. 폴리실리콘 구조물(112A*) 및 보호 산화물층(640A)의 에칭과 마찬가지로, 동작(310)에서 설명된 제1, 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계들을 사용하여 폴리실리콘 구조물(112B*) 및 보호 산화물층(640B)이 에칭될 수 있다. 일부 실시예들에서, 나노구조화된 영역(120B)은 도 8a 내지 도 8d를 참조하여 설명된 나노구조화된 영역(120A)을 에칭하는데 사용된 것과 유사한 습식 에칭 공정을 사용하여 에칭될 수 있다. 나노구조화된 영역(120B)의 에칭의 결과로서, 자신들 주변에 게이트 개구(1052B)를 갖는 나노구조화된 채널 영역(122B)이 도 11b와 도 11d에서 도시된 바와 같이 형성된다. FET(102B)의 나노구조화된 채널 영역(122B)의 형성에 이어서, 포토레지스트층(1150)이 도 12a 내지 도 12d의 구조물을 형성하도록 게이트 개구(1052A)로부터 제거될 수 있다.
Z축을 따른 게이트 개구들(1052A~1052B)의 수직 치수들(예를 들어, 간격)은 각각, FET(102A~102B)로부터 제거된 나노구조화된 영역(122B, 120B)의 두께에 기초하여 및/또는 게이트 개구들(1052A~1052B)의 형성 이후의 나노구조화된 채널 영역들(120B, 122B)의 추가적인 에칭에 의해 조정될 수 있다. 수직 치수들은, FET들(102A~102B)의 동작 동안 게이트 구조물들(112A~112B)과 S/D 영역들(126A~126B) 간의 단락을 방지하도록 게이트 개구들(1052A~1052B)을 채우기 위해 나노구조화된 채널 영역들(120B, 122B)이 적어도 계면 산화물층들(127A~127B) 및 게이트 유전체층들(128A~128B)에 의해 둘러싸일 수 있도록 하는 값(예를 들어, 약 8㎚ 내지 약 12㎚)일 수 있다. 일부 실시예들에서, 수직 치수들은, FET들(102A~102B)을 위한 초저 문턱 전압을 달성하도록 게이트 개구들(1052A~1052B)을 채우기 위해 나노구조화된 채널 영역들(120B, 122B)이 적어도 계면 산화물층들(127A~127B), 게이트 유전체층들(128A~128B), 및 게이트 WFM층들(130A~130B)에 의해 둘러싸일 수 있도록 하는 값(예를 들어, 약 8㎚ 내지 약 12㎚)일 수 있다.
도 3을 참조하면, 동작들(325~350)에서, 게이트 올 어라운드(GAA) 구조물들이 나노구조화된 채널 영역들 상에 형성된다. 예를 들어, 동작들(325~350)에서 설명된 단계들을 사용하여, 도 13a 내지 도 18d 및 도 1a 내지 도 1d를 참조하여 설명된 바와 같이, 게이트 구조물들(112A~112B)은 각각 나노구조화된 채널 영역들(120B, 122B)에 의해 둘러싸일 수 있다.
동작(325)에서, 계면 산화물층 및 게이트 유전체층이 나노구조화된 채널 영역 상에 퇴적되고 어닐링된다. 예를 들어, 계면 산화물층들(127A~127B) 및 게이트 유전체층(128)은 도 13a 내지 도 14b를 참조하여 설명된 바와 같이, 각각 나노구조화된 채널 영역들(120B, 122B) 상에 퇴적되고 어닐링될 수 있다. 후속 처리 동안, 게이트 유전체층(128)은 도 1a 내지 도 1d에서 도시된 바와 같이 게이트 유전체층들(128A~128B)을 형성할 수 있다.
계면 산화물층들(127A~127B)은 게이트 개구들(1052A~1052B) 내에서 나노구조화된 채널 영역들(120B, 122B)의 노출된 표면들 상에 각각 형성될 수 있다. 일부 실시예들에서, 계면 산화물층들(127A~127B)은 나노구조화된 채널 영역들(120B, 122B)을 산화 분위기에 노출시킴으로써 형성될 수 있다. 예를 들어, 산화 분위기는 오존(O3), 암모니아 하이드록사이드, 과산화수소, 및 물의 혼합물(SC1 용액), 및/또는 염산, 과산화수소, 물의 혼합물(SC2 용액)을 포함할 수 있다. 산화 공정의 결과로서, 약 0.5㎚ 내지 약 1.5㎚의 범위의 산화물층들이 나노구조화된 채널 영역들(120B, 122B)의 노출된 표면들 상에 형성될 수 있다.
게이트 유전체층(128)의 퇴적은 계면 산화물층들(127A~127B)의 형성 후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음) 상에 게이트 유전체층(128)을 블랭킷 퇴적하는 것을 포함할 수 있다. 블랭킷 퇴적된 게이트 유전체층(128)은 도 13a와 도 13b에서 도시된 바와 같이 계면 산화물층들(127A~127B) 및 부분적 반도체 디바이스(100)의 노출된 표면들(예를 들어, 게이트 개구들(1052A~1052B)의 측벽들 및 ILD(118)의 최상면들) 상에 실질적으로 컨포멀하게 퇴적될 수 있다. 일부 실시예들에서, 게이트 유전체층(128)은 약 3.9보다 높은 유전상수(k 값)를 갖는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체층(128)은, (i) 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물, (ii) 예를 들어, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 하이 k 유전체 물질, (iii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu의 산화물들을 갖는 하이 k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이 k 유전체층(예를 들어, HfO2)을 갖는 게이트 유전체층(128)은 ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 유전체층(128)은 약 250℃ 내지 약 350℃의 범위의 온도에서 전구체로서 염화 하프늄(HfCl4)을 사용하여 ALD로 형성될 수 있다. 일부 실시예들에서, 게이트 유전체층(128)은 인접한 나노구조화된 채널 영역들(120B) 간과 인접한 나노구조화된 채널 영역들(122B) 간의 간격에 의해 제약받지 않고서 나노구조화된 채널 영역들(120B, 122B)을 둘러싸기 위해 약 1㎚ 내지 약 3㎚의 범위의 두께를 가질 수 있다.
계면 산화물층들(127A~127B) 및 게이트 유전체층(128)의 형성에 이어서, 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128)의 전기적 특성 및/또는 신뢰성을 향상시키기 위해 게이트 유전체층(128) 상의 배리어층(도시되지 않음)에 대한 쓰리 스테이지(three-stage) 어닐링 공정이 이어질 수 있다. 제1 스테이지 어닐링 공정은, (i) 게이트 유전체층(128) 상에 금속 질화물 캡핑층(1354)(도 13a~도 13b)을 블랭킷 퇴적하는 단계, (ii) 금속 질화물 캡핑층(1354) 상에 Si 캡핑층(1356)을 인시츄 블랭킷 퇴적하는 단계, 및 (iii) Si 캡핑층(1356)의 인시츄 블랭킷 퇴적 후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음)에 대해 제1 스파이크 어닐링 공정을 수행하는 단계의 순차적 단계들을 포함할 수 있다.
일부 실시예들에서, 금속 질화물 캡핑층(1354)은 TiSiN 또는 TiN을 포함할 수 있고, 약 400℃ 내지 약 500℃의 범위의 온도에서 사염화 티타늄(TiCl4), 실란(SiH4), 및 암모니아(NH3)를 전구체로서 사용하여 ALD 또는 CVD 공정에 의해 퇴적될 수 있다. 금속 질화물 캡핑층(1354)은 약 1㎚ 내지 약 3㎚의 범위의 두께를 가질 수 있고, 후속하는 제1 및/또는 제2 스파이크 어닐링 공정들(후술됨) 동안 게이트 유전체층(128)과 반응하여 게이트 유전체층(128) 상에 배리어층(도시되지 않음)을 형성할 수 있다. 일부 실시예들에서, 배리어층은 약 1㎚ 내지 약 3㎚의 범위의 두께를 갖는 하프늄 티타늄 실리케이트(HfTiSiOx)를 포함할 수 있다. 배리어층은 후속 처리 동안 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128) 내로의 엘리먼트들(예를 들어, 금속들과 산소)의 확산을 방지하도록 구성될 수 있다.
Si 캡핑층(1356)의 인시츄 블랭킷 퇴적은 ALD, CVD, 또는 PVD 공정을 포함할 수 있다. 일부 실시예들에서, Si 캡핑층(1356)의 인시츄 블랭킷 퇴적은 약 400℃ 내지 약 500℃의 범위의 온도에서의 TiCl4 및 SiH4 가스들을 통한 소킹(soaking) 공정을 포함할 수 있다. 소킹 공정은 금속 질화물 캡핑층(1354)의 표면들 상에 약 80초 내지 약 100초의 범위의 기간 동안 TiCl4 가스를 유동시키고, 그런 후, 약 100초 내지 약 200초의 범위의 기간 동안 SiH4 가스를 유동시키는 것을 포함할 수 있다. 일부 실시예들에서, Si 캡핑층(1356)은 Si 또는 그 화합물을 포함할 수 있고/있거나 비정질 또는 다결정질 Si를 포함할 수 있다. Si 캡핑층(1356)은 후속하는 어닐링 공정들 및/또는 엑스 시츄(ex-situ) 공정들 동안 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128)의 산화를 방지할 수 있고, 결과적으로 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128)의 추가적인 성장을 방지할 수 있다.
제1 스파이크 어닐링 공정은 질소 분위기에서 약 1초 내지 약 5초의 범위의 기간 동안 약 850℃ 내지 약 900℃의 범위의 어닐링 온도에서 Si 캡핑층(1356)의 퇴적 이후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음)에 대해 어닐링 공정을 수행하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제1 스파이크 어닐링 공정은 계면 산화물층들(127A~127B)과 게이트 유전체층(128) 간의 계면에서의 화학적 결합을 강화시켜서 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128)의 신뢰성을 향상시키고, 결과적으로, 게이트 구조물들(112A~112B)의 신뢰성을 향상시킬 수 있다.
제2 스테이지 어닐링 공정은, (i) 제1 스파이크 어닐링 공정 이후 Si 캡핑층(1356) 상에 Si 캡핑층(1358)(도 13a와 도 13b)을 엑스 시츄 블랭킷 퇴적하는 단계와, (ii) Si 캡핑층(1358)의 엑스 시츄 블랭킷 퇴적 후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음)에 대해 제2 스파이크 어닐링 공정을 수행하는 단계의 순차적 단계들을 포함할 수 있다.
Si 캡핑층(1358)의 엑스 시츄 블랭킷 퇴적은 ALD, CVD, 또는 PVD 공정을 포함할 수 있다. 일부 실시예들에서, Si 캡핑층(1358)의 엑스 시츄 블랭킷 퇴적은 약 350℃ 내지 약 450℃의 범위의 온도에서 SiH4, 디실란(Si2H6), 및 수소를 사용하여 CVD 공정에 의해 Si 캡핑층(1356) 상에 실리콘계 층을 퇴적하는 것을 포함할 수 있다. Si 캡핑층(1358)은 Si 캡핑층(1356)의 두께보다 약 2배 내지 약 5배 더 큰 두께(예를 들어, 약 2㎚ 내지 약 5㎚)로 퇴적될 수 있다. 더 두꺼운 Si 캡핑층(1358)은 후속하는 제2 어닐링 공정 동안 계면 산화물층들(127A~127B) 및/또는 게이트 유전체층(128)의 산화를 방지할 수 있으며, 이는 제1 스파이크 어닐링 공정보다 높은 온도에서 수행된다. 제2 스파이크 어닐링 공정은 질소 분위기에서 약 1초 내지 약 10초의 범위의 기간 동안 약 900℃ 내지 약 950℃의 범위의 어닐링 온도에서 수행될 수 있다.
제3 스테이지 어닐링 공정은, (i) 제2 스파이크 어닐링 공정 이후 금속 질화물층(1354), 인시츄 Si 캡핑층(1356), 및 엑스 시츄 Si 캡핑층(1358)을 제거하는 단계(도 14a와 도 14b)와, (ii) 도 14a와 도 14b의 구조물들에 대해 제3 스파이크 어닐링 공정을 수행하는 단계의 순차적 단계들을 포함할 수 있다. 금속 질화물층(1354), 인시츄 Si 캡핑층(1356), 및 엑스 시츄 Si 캡핑층(1358)은 습식 에칭 공정에 의해 제거될 수 있다. 일부 실시예들에서, 습식 에칭 공정은 DHF, KOH 용액, SC1 용액, 또는 이들의 조합에서의 에칭을 포함할 수 있다. 제3 스파이크 어닐링 공정은 NH3 분위기에서 약 850℃ 내지 약 950℃의 범위의 어닐링 온도에서 수행될 수 있다. 제3 스파이크 어닐링 공정은 게이트 유전체층(128)으로부터 산소 공석(oxygen vacancy)과 같은 결함들을 제거하기 위해 게이트 유전체층(128) 내에 질소를 혼입시킬 수 있고, 그 결과로서, (도 1a에서 도시된) 게이트 구조물들(112A~112B)의 신뢰성을 향상시킬 수 있다. 일부 실시예들에서, 제1 및 제3 스파이크 어닐링 공정들의 어닐링 온도들은 서로 유사하거나 상이할 수 있다. 일부 실시예들에서, 제2 스파이크 어닐링 공정의 어닐링 온도는 제1 및 제3 스파이크 어닐링 공정들의 어닐링 온도들보다 높을 수 있다.
도 3을 참조하면, 동작(330)에서 pWFM층이 PFET의 나노구조화된 채널 영역들 상에 선택적으로 형성된다. 예를 들어, pWFM층(130B*)이 도 15a 내지 도 16b를 참조하여 설명된 바와 같이, FET(102B)의 나노구조화된 채널 영역들(122B) 상에 선택적으로 형성될 수 있다. 후속 처리 동안, pWFM층(130B*)은 도 1a 내지 도 1c에서 도시된 pWFM층(130B)을 형성할 수 있다. 나노구조화된 채널 영역들(122B) 상에 pWFM층(130B*)을 선택적으로 형성하기 위한 공정은, (i) 제3 스파이크 어닐링 공정 이후 도 14a와 도 14b의 구조물들 상에 pWFM층(130B*)(도 15a와 도 15b)을 블랭킷 퇴적하는 단계, (ii) 도 15a에서 도시된 FET(102B)의 pWFM층(130B*)의 일부분 상에 마스킹층(1560)(예컨대, 포토레지스트층 또는 질화물층)을 선택적으로 형성하는 단계, (iii) 도 16b의 구조물을 형성하기 위해 FET(102A)의 pWFM층(130B*)의 일부분들을 선택적으로 제거하는 단계, 및 (v) 마스킹층(1560)을 제거하는 단계의 순차적 단계들을 포함할 수 있다.
pWFM층(130B*)의 블랭킷 퇴적은 약 350℃ 내지 약 475℃의 범위의 온도에서 사염화 티타늄(TiCl4)과 NH3를 전구체들로서 사용하여 CVD 또는 ALD를 통해 약 1㎚ 내지 약 3㎚의 두께의 Al이 없는 pWFM층을 블랭킷 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, Al이 없는 pWFM층은 약 30회 사이클 내지 약 90회 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은, (i) 제1 전구체 가스(예를 들어, TiCl4) 흐름, (ii) 제1 가스 퍼지 공정, (iii) 제2 전구체 가스(예를 들어, NH3) 가스 흐름, 및 (iv) 제2 가스 퍼지 공정의 순차적 기간들을 포함할 수 있다. 일부 실시예들에서, Al이 없는 pWFM층은 실질적으로 Al이 없는(예를 들어, Al 없음) Ti계 질화물들 또는 합금들을 포함할 수 있다. 블랭킷 퇴적된 pWFM층(130B*)은 도 14a와 도 14b의 구조물들 상에 실질적으로 컨포멀하게 퇴적될 수 있다(예를 들어, 약 99%의 스텝 커버리지).
마스킹층(1560)의 선택적 형성은 도 15a와 도 15b의 구조물들을 형성하기 위해 pWFM층(130B*) 상에 포토레지스트 또는 질화물의 층을 퇴적하고 패터닝하는 것을 포함할 수 있다. 마스킹층(1560)에 의해 보호되지 않은 pWFM층(130B*)의 일부분들의 선택적 제거는 마스킹층(1560)보다 pWFM층(130B*)에 대해 더 높은 에칭 선택비를 갖는 에천트들을 사용하는 습식 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 에천트들은 암모니아 하이드록사이드, 과산화수소, 및 물의 혼합물(SC1 용액), 및/또는 염산, 과산화수소, 물의 혼합물(SC2 용액)을 포함할 수 있고, 에칭 기간은 약 2분 내지 약 5분일 수 있다. 습식 에칭 공정 이후에 마스킹층(1560)이 제거될 수 있다.
도 3을 참조하면, 동작(335)에서, 금속 성장 억제층이 pWFM층 상에 선택적으로 퇴적된다. 예를 들어, 금속 성장 억제층(131*)은 도 16a와 도 16b를 참조하여 설명된 바와 같이 pWFM층(130B*) 상에 선택적으로 퇴적될 수 있다. 후속 처리 동안, 금속 성장 억제층(131*)은 도 1a 내지 도 1c에서 도시된 바와 같이, 금속 성장 억제층(131)을 형성할 수 있다. 금속 성장 억제층(131*)의 선택적 퇴적은, (i) pWFM층(130B*)의 형성 이후에 형성된 부분적 반도체 디바이스(100)(도시되지 않음) 상에 금속 전구체로 제1 소킹 공정을 수행하는 단계, 및 (ii) 도 16a의 구조물을 형성하기 위해 Si 전구체로 제2 소킹 공정을 수행하는 단계의 순차적 단계들을 포함할 수 있다. 제1 및 제2 소킹 공정들은 인시츄 공정들일 수 있다.
제1 소킹 공정은 약 300℃ 내지 약 500℃의 범위의 온도에서 그리고 약 3torr 내지 약 30torr의 범위의 압력에서, ALD 또는 CVD 챔버에서 약 80초 내지 약 100초의 범위의 기간 동안 금속 전구체(예를 들어, TiCl4 가스)를 유동시키는 것을 포함할 수 있다. 제1 소킹 공정 동안 게이트 유전체층(128) 상에 실질적인 두께(예를 들어, 약 0㎚의 두께)의 금속층이 퇴적되지 않도록 하고 pWFM층(130B*) 상에 약 0.1㎚ 내지 약 0.5㎚ 두께의 금속층(예를 들어, Ti층)이 퇴적될 수 있도록, 금속 전구체는 (NFET(102A)의 게이트 유전체층(128)의 일부분(도 16b)과 같은) 유전체 표면들 상에서보다 (pWFM층(130B*)과 같은) 금속 표면들 상에서 더 높은 퇴적 선택비를 가질 수 있다.
제2 소킹 공정은 약 300℃ 내지 약 500℃의 범위의 온도에서 그리고 약 3torr 내지 약 30torr의 범위의 압력에서, ALD 또는 CVD 챔버에서 약 4분 내지 약 6분의 범위의 기간 동안 Si 전구체(예를 들어, SiH4 가스)를 유동시키는 것을 포함할 수 있다. Si 전구체는 NFET(102A)(도 16b)의 게이트 유전체층(128)의 일부분 상에서보다 pWFM층(130B*) 상의 금속층 상에서 더 높은 퇴적 선택비를 가질 수 있다. 결과적으로, 제2 소킹 공정 동안 실질적인 두께(예를 들어, 약 0㎚의 두께)의 금속 성장 억제층(131*)이 게이트 유전체층(128)(도 16b) 상에서 퇴적될 수 없고, 약 0.5㎚ 내지 약 2㎚ 두께의 금속 성장 억제층(131*)(도 16a)이 pWFM층(130B*) 상에 퇴적될 수 있다. 선택적으로 퇴적된 금속 성장 억제층(131*)은 도 16a에서 도시된 바와 같이 pWFM층(130B*) 상에 실질적으로 컨포멀하게 퇴적될 수 있다(예를 들어, 약 99%의 스텝 커버리지).
도 3을 참조하면, 동작(340)에서, nWFM층이 NFET의 게이트 유전체층의 일부분 상에 선택적으로 퇴적된다. 예를 들어, nWFM층(130A*)은 도 17a와 도 17b를 참조하여 설명된 바와 같이, FET(102A)의 게이트 유전체층(128)의 일부분 상에 선택적으로 퇴적될 수 있다. 후속 처리 동안, nWFM층(130A*)이 도 1a와 도 1b 및 도 1d에서 도시된 nWFM층(130A)을 형성할 수 있다. nWFM층(130A*)을 선택적으로 퇴적하기 위한 공정은 도 16a와 도 16b의 구조물들에 대해 금속 및 Al 전구체들을 사용하여 ALD 또는 CVD 공정을 수행하는 것을 포함할 수 있다. 금속 및 Al 전구체들은 금속 성장 억제층(131*) 상에서보다 게이트 유전체층(128) 상에서 더 높은 퇴적 선택비를 가질 수 있다. 그 결과, ALD 또는 CVD 공정 동안 금속 성장 억제층(131*)(도 17a) 상에 실질적인 두께(예를 들어, 약 0㎚의 두께)의 Al계 nWFM층(130A*)이 퇴적될 수 없고, 게이트 유전체층(128)(도 17b) 상에 약 1㎚ 내지 약 3㎚ 두께의 Al계 nWFM층(130A*)이 퇴적될 수 있다. 선택적으로 퇴적된 Al계 nWFM층(130A*)은 도 17b에서 도시된 바와 같이 게이트 유전체층(128) 상에 실질적으로 컨포멀하게 퇴적될 수 있다(예를 들어, 약 99%의 스텝 커버리지).
일부 실시예들에서, nWFM층(130A*)을 선택적으로 퇴적하기 위한 공정은 약 350℃ 내지 약 450℃의 범위의 온도에서 사염화 티타늄(TiCl4) 및 티타늄 에틸렌 알루미늄(TEAl) 또는 염화 탄탈륨(TaCl5) 및 트리메틸알루미늄(TMA)을 사용하여 ALD 또는 CVD 공정을 수행하는 것을 포함할 수 있다. 일부 실시예들에서, nWFM층(130A*)은 약 4회 사이클 내지 약 12회 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은, (i) 제1 전구체 가스(예를 들어, TiCl4 또는 TaCl5) 흐름, (ii) 제1 가스 퍼지 공정, (iii) 제2 전구체 가스(예를 들어, TEAl 또는 TMA) 가스 흐름, 및 (iv) 제2 가스 퍼지 공정의 순차적 기간들을 포함할 수 있다. 일부 실시예들에서, nWFM층(130A*)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 탄화물(TaAlC), 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, Al계 nWFM층(130A*)을 선택적으로 퇴적하는 것 대신에, 금속층(예를 들어, TiN, TiC, TaN, TaC)이 금속 전구체를 사용하여 ALD 또는 CVD 공정에서 FET(102A)의 게이트 유전체층(128)의 일부분 상에 선택적으로 퇴적될 수 있고, 이어서 Al 도펀트를 사용한 도핑 공정으로 이어져서, nWFM층(130A*)을 형성한다.
도 3을 참조하면, 동작(345)에서, 금속 캡핑층 및 게이트 금속 충전층이 nWFM층과 pWFM층 상에 퇴적된다. 예를 들어, 도 18a와 도 18b를 참조하여 설명되는 바와 같이 금속 캡핑층(132)이 nWFM층과 pWFM층(130A*~130B*) 상에 퇴적될 수 있고, 게이트 금속 충전층(135)이 금속 캡핑층(132) 상에 퇴적될 수 있다. 후속 처리 동안, 금속 캡핑층(132) 및 게이트 금속 충전층(135)은 도 1a 내지 도 1d에서 도시된 바와 같이, 각각 금속 캡핑층들(132A~132B) 및 게이트 금속 충전층들(135A~135B)을 형성할 수 있다.
금속 캡핑층(132)의 퇴적은 nWFM층과 pWFM층(130A*~130B*) 상에 Ti, TiN, TiSiN, Ta, TaN, TaSiN, WN, WCN과 같은 Al이 없는 금속층, 다른 적절한 금속 질화물들, 금속 합금들, 또는 이들의 조합을 블랭킷 퇴적하는 것을 포함할 수 있다. 금속층의 블랭킷 퇴적은 약 350℃ 내지 약 475℃의 범위의 온도에서 금속 전구체(예컨대, 사염화 티타늄(TiCl4))와 NH3를 사용하여 CVD 또는 ALD 공정을 통해 약 1㎚ 내지 약 3㎚의 두께의 금속층을 블랭킷 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, 금속층은 약 30회 사이클 내지 약 90회 사이클의 ALD 공정으로 퇴적될 수 있으며, 여기서 하나의 사이클은, (i) 제1 전구체 가스(예를 들어, TiCl4) 흐름, (ii) 제1 가스 퍼지 공정, (iii) 제2 전구체 가스(예를 들어, NH3) 가스 흐름, 및 (iv) 제2 가스 퍼지 공정의 순차적 기간들을 포함할 수 있다. 블랭킷 퇴적된 금속 캡핑층(132)은 도 17a와 도 17b의 구조물들 상에 실질적으로 컨포멀하게 퇴적될 수 있다(예를 들어, 약 99%의 스텝 커버리지).
금속 캡핑층(132)의 퇴적에 이어서, 도 18a와 도 18b에서 도시된 바와 같이 게이트 개구들(1052A~1052B)이 채워질 때까지 금속 캡핑층(132) 상에 게이트 금속 충전층(135)의 퇴적이 이어질 수 있다. 게이트 금속 충전층(135)의 퇴적은 약 225℃ 내지 약 400℃의 범위의 온도에서 유기금속 전구체들(예컨대, Ru(DMBD)(CO)3 또는 Ir(acac)3)과 같은, 불소 및/또는 염소가 없는 금속 전구체들 및 O2를 사용하여 CVD 공정에서 약 150㎚ 내지 약 200㎚ 두께의 금속층을 블랭킷 퇴적하는 것을 포함할 수 있다.
도 3을 참조하면, 동작(350)에서, 게이트 유전체층, pWFM층, nWFM층, 금속 성장 억제층, 금속 캡핑층, 및 게이트 금속 충전층이 폴리싱된다. 예를 들어, 게이트 유전체층(128), nWFM층과 pWFM층(130A*~130B*), 금속 성장 억제층(131*), 금속 캡핑층(132), 및 게이트 금속 충전층(135)의 최상면들을 도 1a 내지 도 1d에서 도시된 ILD층(118)의 최상면과 실질적으로 동평면화하기 위해 게이트 유전체층(128), nWFM층과 pWFM층(130A*~130B*), 금속 성장 억제층(131*), 금속 캡핑층(132), 및 게이트 금속 충전층(135)은 화학적 기계적 폴리싱 공정에 의해 폴리싱될 수 있다. 폴리싱 공정의 결과로서, 게이트 구조물들(112A~112B)이 도 1a 내지 도 1d에서 도시된 바와 같이 형성될 수 있다. 따라서, 동작들(325~350)에서 설명된 바와 같이, Al계 nWFM층으로부터 Al이 없는 pWFM층들이 Al로 오염되는 것을 방지하거나 또는 실질적으로 감소시키기 위해 Al계 nWFM층(예를 들어, nWFM층(130A*))의 형성 전에 Al이 없는 pWFM층(예를 들어, pWFM층(130B*))이 형성될 수 있는 pWFM 퍼스트(first) 방식을 사용하여 게이트 구조물들(112A~112B)이 형성될 수 있다.
게이트 구조물들(112A~112B)의 형성에 이어서, 명확성을 위해 도시되지 않은 S/D 콘택트, 게이트 콘택트, 비아, 상호연결 금속층, 유전체층, 패시베이션층 등과 같은 다른 엘리먼트들의 형성이 이어질 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들;
상기 제1 및 제2 스택들 상에 각각 있는 반대 도전 유형의 제1 및 제2 에피택셜 영역들;
상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들; 및
상기 제1 및 제2 나노구조화된 채널 영역들을 각각 둘러싸는 제1 및 제2 게이트 올 어라운드(gate-all-around; GAA) 구조물들을 포함하고,
상기 제1 GAA 구조물은, 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함하며,
상기 제2 GAA 구조물은, 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함한 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 금속 성장 억제층은 상기 Al이 없는 p형 일함수 금속층 상에 배치된 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 금속 성장 억제층은 상기 Al이 없는 p형 일함수 금속층과 물리적으로 접촉한 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 금속 성장 억제층은 상기 제2 나노구조화된 채널 영역들을 둘러싼 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 Al계 n형 일함수 금속층은 상기 제1 게이트 유전체층과 물리적으로 접촉한 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 Al이 없는 p형 일함수 금속층은 상기 제2 게이트 유전체층과 물리적으로 접촉한 것인 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제1 금속 캡핑층은 상기 Al계 n형 일함수 금속층 내로의 산소의 확산을 차단하도록 구성된 것인 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 Al이 없는 p형 일함수 금속층과 상기 금속 성장 억제층 사이에 배치된 금속층을 더 포함하는 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 상기 Al계 n형 일함수 금속층은 상기 제1 나노구조화된 채널 영역들의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 것인 반도체 디바이스.
실시예 10. 실시예 1에 있어서, 상기 Al이 없는 p형 일함수 금속층은 상기 제2 나노구조화된 채널 영역들의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 갖는 것인 반도체 디바이스.
실시예 11. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들;
상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들;
상기 제1 나노구조화된 채널 영역 상에 배치된 제1 게이트 구조물 - 상기 제1 게이트 구조물은 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함함 -; 및
상기 제2 나노구조화된 채널 영역 상에 배치된 제2 게이트 구조물 - 상기 제2 게이트 구조물은 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함함 -
을 포함하는 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 금속 성장 억제층은 상기 Al이 없는 p형 일함수 금속층과 물리적으로 접촉한 것인 반도체 디바이스.
실시예 13. 실시예 11에 있어서, 상기 금속 성장 억제층은 상기 제2 나노구조화된 채널 영역들을 둘러싼 것인 반도체 디바이스.
실시예 14. 실시예 1에 있어서, 상기 Al이 없는 p형 일함수 금속층과 상기 금속 성장 억제층 사이에 배치된 금속층을 더 포함하는 반도체 디바이스.
실시예 15. 반도체 디바이스를 제조하는 방법에 있어서,
기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들을 형성하는 단계;
상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 제1 및 제2 나노구조화된 채널 영역들을 각각 형성하는 단계;
상기 제1 나노구조화된 채널 영역들 상에 Al이 없는 p형 일함수 금속층을 선택적으로 형성하는 단계;
상기 Al이 없는 p형 일함수 금속층 상에 금속 성장 억제층을 선택적으로 퇴적하는 단계;
상기 제2 나노구조화된 채널 영역들 상에 Al계 n형 일함수 금속층을 선택적으로 퇴적하는 단계;
상기 Al이 없는 p형 일함수 금속층과 상기 Al계 n형 일함수 금속층 상에 금속 캡핑층을 퇴적하는 단계; 및
상기 금속 캡핑층 상에 불소 또는 염소가 없는 게이트 금속 충전층을 퇴적하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 Al이 없는 p형 일함수 금속층을 선택적으로 형성하는 단계는,
상기 제1 및 제2 나노구조화된 채널 영역들 상에 Al이 없는 금속성 물질의 층을 퇴적하는 단계 - 상기 Al이 없는 금속성 물질은 상기 제2 나노구조화된 채널 영역들의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 가짐 -;
상기 제1 나노구조화된 채널 영역들 상의 상기 Al이 없는 금속성 물질의 층의 제1 부분 상에 마스킹층을 선택적으로 형성하는 단계; 및
상기 제2 나노구조화된 채널 영역들 상에 상기 Al이 없는 금속성 물질의 층의 제2 부분을 에칭하는 단계를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 15에 있어서, 상기 금속 성장 억제층을 선택적으로 퇴적하는 단계는,
상기 Al이 없는 p형 일함수 금속층에 대해 금속 전구체로 제1 소킹(soaking) 공정을 수행하는 단계; 및
상기 Al이 없는 p형 일함수 금속층에 대해 실리콘 전구체로 제2 소킹 공정을 수행하는 단계를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 15에 있어서, 상기 Al계 n형 일함수 금속층을 선택적으로 퇴적하는 단계는 상기 제2 나노구조화된 채널 영역들 상에 Al계 금속성 물질의 층을 퇴적하는 단계를 포함하며, 상기 Al계 금속성 물질은 상기 제2 나노구조화된 채널 영역들의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 것인 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 15에 있어서, 상기 Al계 n형 일함수 금속층을 선택적으로 퇴적하는 단계는,
상기 제2 나노구조화된 채널 영역들 상에 금속성 물질의 층을 퇴적하는 단계; 및
상기 금속성 물질의 층을 Al 도펀트들로 도핑하여, 상기 제1 나노구조화된 채널 영역들의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 Al계 금속성 물질의 층을 형성하는 단계를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 15에 있어서, 상기 Al이 없는 p형 일함수 금속층을 선택적으로 형성하는 단계는 상기 Al계 n형 일함수 금속층을 선택적으로 퇴적하기 전에 수행되는 것인 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들;
    상기 제1 및 제2 스택들 상에 각각 있는 반대 도전 유형의 제1 및 제2 에피택셜 영역들;
    상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들; 및
    상기 제1 및 제2 나노구조화된 채널 영역들을 각각 둘러싸는 제1 및 제2 게이트 올 어라운드(gate-all-around; GAA) 구조물들
    을 포함하고,
    상기 제1 GAA 구조물은, 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함하며,
    상기 제2 GAA 구조물은, 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함한 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 금속 성장 억제층은 상기 Al이 없는 p형 일함수 금속층 상에 배치된 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 금속 성장 억제층은 상기 Al이 없는 p형 일함수 금속층과 물리적으로 접촉한 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 금속 성장 억제층은 상기 제2 나노구조화된 채널 영역들을 둘러싼 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 금속 캡핑층은 상기 Al계 n형 일함수 금속층 내로의 산소의 확산을 차단하도록 구성된 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 Al이 없는 p형 일함수 금속층과 상기 금속 성장 억제층 사이에 배치된 금속층
    을 더 포함하는 반도체 디바이스.
  7. 제1항에 있어서,
    상기 Al계 n형 일함수 금속층은 상기 제1 나노구조화된 채널 영역들의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 것인 반도체 디바이스.
  8. 제1항에 있어서,
    상기 Al이 없는 p형 일함수 금속층은 상기 제2 나노구조화된 채널 영역들의 전도대 에너지보다 가전자대 에너지에 더 가까운 일함수 값을 갖는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들;
    상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 각각 있는 제1 및 제2 나노구조화된 채널 영역들;
    상기 제1 나노구조화된 채널 영역 상에 배치된 제1 게이트 구조물 - 상기 제1 게이트 구조물은 제1 게이트 유전체층, Al계 n형 일함수 금속층, 제1 금속 캡핑층, 및 제1 게이트 금속 충전층을 갖는 Al계 게이트 스택을 포함함 -; 및
    상기 제2 나노구조화된 채널 영역 상에 배치된 제2 게이트 구조물 - 상기 제2 게이트 구조물은 제2 게이트 유전체층, Al이 없는 p형 일함수 금속층, 금속 성장 억제층, 제2 금속 캡핑층, 및 제2 게이트 금속 충전층을 갖는 Al이 없는 게이트 스택을 포함함 -
    을 포함하는 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 상에 교호 구성으로 배열된 제1 및 제2 나노구조화된 층들의 제1 및 제2 스택들을 형성하는 단계;
    상기 제1 및 제2 스택들의 상기 제1 및 제2 나노구조화된 층들 내에 제1 및 제2 나노구조화된 채널 영역들을 각각 형성하는 단계;
    상기 제1 나노구조화된 채널 영역들 상에 Al이 없는 p형 일함수 금속층을 선택적으로 형성하는 단계;
    상기 Al이 없는 p형 일함수 금속층 상에 금속 성장 억제층을 선택적으로 퇴적하는 단계;
    상기 제2 나노구조화된 채널 영역들 상에 Al계 n형 일함수 금속층을 선택적으로 퇴적하는 단계;
    상기 Al이 없는 p형 일함수 금속층과 상기 Al계 n형 일함수 금속층 상에 금속 캡핑층을 퇴적하는 단계; 및
    상기 금속 캡핑층 상에 불소 또는 염소가 없는 게이트 금속 충전층을 퇴적하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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