TW202213785A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202213785A
TW202213785A TW110118643A TW110118643A TW202213785A TW 202213785 A TW202213785 A TW 202213785A TW 110118643 A TW110118643 A TW 110118643A TW 110118643 A TW110118643 A TW 110118643A TW 202213785 A TW202213785 A TW 202213785A
Authority
TW
Taiwan
Prior art keywords
metal
layer
work function
gate
semiconductor device
Prior art date
Application number
TW110118643A
Other languages
English (en)
Other versions
TWI801884B (zh
Inventor
李欣怡
陳智城
洪正隆
張文
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202213785A publication Critical patent/TW202213785A/zh
Application granted granted Critical
Publication of TWI801884B publication Critical patent/TWI801884B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

揭露有著不同的閘極結構配置的半導體裝置及其製造方法。半導體裝置包含設置於基底上的鰭結構、設置於鰭結構上的奈米結構通道區以及圍繞奈米結構通道區的全繞式閘極結構。全繞式閘極結構包含具有金屬摻雜區的高介電常數閘極介電層，金屬摻雜區具有第一金屬材料的摻雜物；設置於高介電常數閘極介電層上的p型功函數金屬層、設置於高介電常數閘極介電層與p型功函數金屬層之間的雙金屬氮化物層、設置於p型功函數金屬層上的n型功函數金屬層及設置於n型功函數金屬層上的閘極金屬填充層。p型功函數金屬層包含第二金屬材料，且雙金屬氮化物層包含第一金屬材料和第二金屬材料。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
隨著半導體技術的進步，對更大的儲存容量、更快的處理系統、更高的效能及更低的成本的需求不斷增加。為了達到這些需求，半導體工業持續將半導體裝置的尺寸微縮化，這些半導體裝置例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFETs)，金屬氧化物半導體場效電晶體包含平面金屬氧化物半導體場效電晶體和鰭式場效電晶體(fin field effect transistors，finFETs)。尺寸微縮化增加了半導體製造過程的複雜性。
在一些實施例中，提供半導體裝置，半導體裝置包含基底；鰭結構，設置於基底上；奈米結構通道區，設置於鰭結構上；以及全繞式閘極結構，圍繞奈米結構通道區，其中全繞式閘極結構包含:高介電常數閘極介電層，具有金屬摻雜區，金屬摻雜區具有第一金屬材料的摻雜物；第一功函數金屬層，設置於高介電常數閘極介電層上，其中第一功函數金屬層包含第二金屬材料；雙金屬氮化物層，設置於高介電常數閘極介電層與第一功函數金屬層之間，其中雙金屬氮化物層包含第一金屬材料和第二金屬材料；第二功函數金屬層，設置於第一功函數金屬層上；及閘極金屬填充層，設置於第二功函數金屬層上。
在一些其他實施例中，提供半導體裝置，半導體裝置包含基底；p型場效電晶體，具有設置於基底上的第一閘極結構；以及n型場效電晶體，具有設置於基底上的第二閘極結構，其中第一閘極結構和第二閘極結構包含:高介電常數閘極介電層，具有金屬摻雜區，金屬摻雜區具有第一金屬的摻雜物；n型功函數金屬層，設置於高介電常數閘極介電層上；及閘極金屬填充層，設置於n型功函數金屬層上，其中第一閘極結構包含設置於高介電常數閘極介電層與n型功函數金屬層之間的p型功函數金屬層和雙金屬氮化物層，p型功函數金屬層具有第二金屬，且雙金屬氮化物層具有第一金屬和第二金屬。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在鰭結構上形成奈米結構通道區；形成閘極開口圍繞奈米結構通道區；在閘極開口中沉積高介電常數閘極介電層，其中高介電常數閘極介電層包含第一金屬；在高介電常數閘極介電層中形成具有第二金屬的摻雜物的金屬摻雜區，其中第二金屬不同於第一金屬；在高介電常數閘極介電層上形成雙金屬氮化物層；在雙金屬氮化物層上沉積p型功函數金屬層，其中p型功函數金屬層包含不同於第一金屬和第二金屬的第三金屬，且雙金屬氮化物層包含第二金屬和第三金屬；在p型功函數金屬層上沉積n型功函數金屬層；以及在n型功函數金屬層上沉積閘極金屬填充層。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
應當注意的是，說明書中對“一實施例”、“實施例”、“範例實施例”、“例示性”等表示所描述的實施例可包含特定的部件、結構或特徵，但是每個實施例可能未必包含特定的部件、結構或特徵。再者，這些文字不一定代表相同的實施例。再者，當結合實施例描述特定的部件、結構或特徵時，無論是否明確描述，結合其他實施例來實現此特定的部件、結構或特徵在本發明所屬技術領域人員的知識範圍內。
應當理解的是，本文的措詞或術語是出於描述而非限制的目的，使得本說明書的措詞或術語將由相關領域的技術人員根據本文教示來進行解釋。
如本文所用，術語“high-k”是指高介電常數。 在半導體裝置結構和製造過程的領域中，高介電常數是指介電常數大於SiO 2的介電常數(例如大於3.9)。
如本文所用，術語“low-k”是指高介電常數。 在半導體裝置結構和製造過程的領域中，高介電常數是指介電常數小於SiO 2的介電常數(例如小於3.9)。
如本文所用，術語“p型”定義摻雜p型摻雜物(例如硼)的結構、層及/或區域。
如本文所用，術語“n型”定義摻雜n型摻雜物(例如磷)的結構、層及/或區域。
如本文所用，術語“奈米結構”定義具有水平尺寸(例如沿X軸及/或Y軸)及/或垂直尺寸(例如沿Z軸)小於例如100nm的結構、層及/或區域。
如本文所用，術語“n型功函數金屬(n-type work function metal，nWFM)”定義有著功函數值比場效電晶體通道區的材料的價帶能量更靠近導電帶能量的金屬或含金屬材料。在一些實施例中，術語“n型功函數金屬(nWFM)”定義有著功函數值小於4.5eV的金屬或含金屬材料。
如本文所用，術語“p型功函數金屬(p-type work function metal，pWFM)”定義有著功函數值比場效電晶體通道區的材料的導電帶能量更靠近價帶能量的金屬或含金屬材料。在一些實施例中，術語“p型功函數金屬(pWFM)”定義有著功函數值大於4.5eV的金屬或含金屬材料。
在一些實施例中，術語“大約”、“大致”可表示在給定數值5%以內的數值(例如給定數值的±1%、±2%、±3%、±4%、±5%)。這些數值僅為範例，且不意圖限制。術語“大約”、“大致”可指由相關領域的技術人員根據本文教示來進行解釋的數值的百分比。
如本文所用，術語“多臨界電壓(multi-threshold voltage，multi-Vt)裝置”定義有著兩個或更多個場效電晶體的半導體裝置，其中兩個或更多個場效電晶體的每一者具有彼此不同的臨界電壓。
本文揭露的鰭結構可透過任何合適的方法圖案化。舉例來說，鰭結構可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物來將鰭結構圖案化。
用以開啟場效電晶體(FET)所需的閘極電壓-臨界電壓(Vt)可取決於場效電晶體通道區的半導體材料及/或場效電晶體的閘極結構的有效功函數(effective work function，EWF)值。舉例來說，對於n型場效電晶體(NFET)，減少n型場效電晶體的有效功函數值與n型場效電晶體通道區的材料的導電帶能量(例如Si為4.1eV，或SiGe為3.8eV)之間的差異可降低n型場效電晶體的臨界電壓。對於p型場效電晶體(PFET)，減少p型場效電晶體的有效功函數值與p型場效電晶體通道區的材料的價帶能量(例如Si為5.2eV，或SiGe為4.8eV)之間的差異可降低p型場效電晶體的臨界電壓。p型場效電晶體的有效功函數值可取決於場效電晶體閘極結構的每層的厚度及/或材料組成。因此，可透過調整場效電晶體閘極結構的厚度及/或材料組成來製造有著不同臨界電壓的場效電晶體。
由於對多功能可攜式裝置的需求增加，因此在同一基底上具有不同臨界電壓的場效電晶體的需求增加。實現此多臨界電壓裝置的方式之一可為在場效電晶體閘極結構中有著不同的功函數金屬(WFM)層厚度。然而，不同的功函數金屬層厚度可透過場效電晶體閘極結構的幾何形狀來限制。舉例來說，在全繞式閘極(gate-all-around，GAA)場效電晶體中，功函數金屬層厚度可透過全繞式閘極場效電晶體的奈米結構通道區之間的間隔來限制。再者，隨著場效電晶體(例如全繞式閘極場效電晶體及/或鰭式場效電晶體)的持續微縮化，沉積不同的功函數金屬層厚度可變得越來越有挑戰性。
本發明實施例提供了具有彼此不同的臨界電壓的場效電晶體(例如全繞式閘極場效電晶體)的例示性多臨界電壓裝置，並提供了在同一基底上形成這些場效電晶體的例示性方法。例示性方法形成有著相似材料和厚度的功函數金屬層但是在同一基底上有著不同臨界電壓的p型場效電晶體。相較於在同一基底上形成有著相似通道尺寸和臨界電壓的場效電晶體的其他方法，這些例示性方法在製造有著不同臨界電壓的可靠性場效電晶體閘極結構可更具成本效益(例如成本降低約20%至約30%)和時間效率(時間減少約15%至約20%)。此外，相較於形成有著相似臨界電壓的場效電晶體的其他方法，這些例示性方法可形成有著更小尺寸的場效電晶體閘極結構(例如較薄的閘極結構)。
在一些實施例中，有著不同閘極結構配置但是有著相似功函數金屬層的p型場效電晶體可選擇性形成於同一基底上，以實現彼此不同的臨界電壓。不同的閘極結構可具有(i)在高介電常數(high-k，HK)閘極介電層中不同金屬濃度的金屬摻雜區以及(ii)在高介電常數閘極介電層與功函數金屬層之間不同的金屬濃度的雙金屬氮化層。不同的金屬濃度導致有著不同有效功函數值和臨界電壓的閘極結構。在一些實施例中，改變的金屬濃度在約2原子%至約10原子%的範圍內可導致有效功函數值偏移約±80 mV以及臨界電壓偏移約±50 mV。因此，調整高介電常數閘極介電層中以及高介電常數閘極介電層與功函數金屬層之間的金屬濃度可調整p型場效電晶體閘極結構的有效功函數值，且因此在不改變功函數金屬層的材料及/或厚度的情況下，可調整p型場效電晶體的臨界電壓。
依據一些實施例，參考第1A-1G圖描述具有p型場效電晶體102P1-102P4和n型場效電晶體102N1-102N4的半導體裝置100。第1A圖顯示依據一些實施例之半導體裝置100的等角視圖。第1B和1C圖顯示依據一些實施例，分別沿第1A圖的半導體裝置100的線A-A和B-B的剖面示意圖。第1D-1G圖顯示依據一些實施例之半導體裝置100的裝置特性。除非另有說明，否則p型場效電晶體102P1的討論可應用至p型場效電晶體102P2-102P4，且n型場效電晶體102N1的討論可應用至n型場效電晶體102N2-102N4。除非另有說明，否則有著相同註解的p型場效電晶體102P1-102P4和n型場效電晶體102N1-102N4的元件的討論適用於彼此。
請參照第1A-1C圖，半導體裝置100可形成於基底106上。基底106可為半導體材料，例如矽、鍺(Ge)、矽鍺(SiGe)、絕緣層上覆半導體(semiconductor-on-insulator，SOI)結構和前述之組合。再者，基底106可摻雜p型摻雜物(例如硼、銦、鋁或鎵)或n型摻雜物(例如磷或砷)。
p型場效電晶體102P1和n型場效電晶體102N1可包含沿X方向延伸的鰭結構108P和108N、設置於個別鰭結構108P和108N上的磊晶區110P和110N、設置於個別磊晶區110P和110N之間的奈米結構通道區120P和120N、圍繞個別奈米結構通道區120P和120N的閘極結構112P和112N、內部間隙壁113和閘極間隙壁114。
在一些實施例中，鰭結構108P和108N可包含相似於基底106的材料。奈米結構通道區120P和120N可包含與基底106相似或不同的半導體材料，且可包含與彼此相似或不同的半導體材料。在一些實施例中，奈米結構通道區120N可包含Si、SiAs、SiP、SiC或SiCP，且奈米結構通道區120P可包含SiGe、SiGeB、GeB、SiGeSnB或第III-V族半導體化合物。在一些實施例中，奈米結構通道區120P和120N可皆包含Si、SiAs、SiP、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB或第III-V族半導體化合物。雖然顯示了矩形剖面的奈米結構通道區120P和120N，但是奈米結構通道區120P和120N可具有其他幾何形狀的剖面(例如圓形、橢圓形、三角形或多邊形)。
磊晶區110P和110N可成長於個別的，鰭結構108P和108N上，且可為p型場效電晶體102P1和n型場效電晶體102N1的源極/汲極(source/drain，S/D)區。磊晶區110P和110N可包含彼此相似或不同的磊晶成長半導體材料。在一些實施例中，磊晶成長半導體材料可包含與基底106相同或不同的材料。磊晶區110P和110N可分別為p型和n型。在一些實施例中，n型的磊晶區110N可包含SiAs、SiC或SiCP。p型的磊晶區110P可包含SiGe、SiGeB、GeB、SiGeSnB、第III-V族半導體化合物或前述之組合。
閘極結構112P和112N可為多層結構。奈米結構通道區120P和120N可圍繞個別的閘極結構112P和112N，因此閘極結構112P和112N可被稱為“全繞式閘極(GAA)結構” or “水平全繞式閘極(horizontal GAA，HGAA) 結構”。 p型場效電晶體102P1和n型場效電晶體102N1可被稱為“全繞式閘極p型場效電晶體和全繞式閘極n型場效電晶體”。在一些實施例中，p型場效電晶體102P1和n型場效電晶體102N1可為鰭式場效電晶體並具有鰭區域(未顯示)，而不具有奈米結構通道區120P和120N。這些鰭式場效電晶體可分別具有設置於鰭區域上的閘極結構112P和112N。
閘極結構112P和112N可包含(i)界面氧化物(interfacial oxide，IO)層127、(ii)高介電常數閘極介電層128P和128N、(iii)金屬摻雜區128Pd和128Nd、(iv)n型功函數金屬(nWFM)層131、(v)黏著層132和(vi)閘極金屬填充層133。閘極結構112P可更包含雙金屬氮化物層129和p型功函數金屬(pWFM)層130。雖然第1B-1C圖顯示奈米結構通道區120P圍繞閘極結構112P的所有層，但是至少界面氧化物層127和高介電常數閘極介電層128P圍繞奈米結構通道區120P，以填充相鄰奈米結構通道區120P之間的空間。因此，奈米結構通道區120P可彼此電性隔離，以防止在p型場效電晶體102P1的操作期間閘極結構112P與磊晶區110P之間的短路。相似地，至少界面氧化物層127和高介電常數閘極介電層128N圍繞奈米結構通道區120N，以將奈米結構通道區120N彼此電性隔離，以防止在n型場效電晶體102N1的操作期間閘極結構112N與磊晶區110N之間的短路。
界面氧化物層127可設置於奈米結構通道區120P和120N上。在一些實施例中，界面氧化物層127可包含氧化矽(SiO 2)、氧化矽鍺(SiGeO x)或氧化鍺(GeO x)，且界面氧化物層127的厚度在約0.5nm至約1.5nm的範圍中。
高介電常數閘極介電層128P和128N可設置於界面氧化物層127上。每個高介電常數閘極介電層128P和128N可具有的厚度(例如約1nm至約3nm)是界面氧化物層127的厚度的約2倍至3倍，且可包含(i)高介電常數介電材料，例如氧化鉿(HfO 2)、氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、氧化鋯(ZrO 2)和 矽酸鋯(ZrSiO 2)、(ii)具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)的氧化物或(iii)前述之組合。
高介電常數閘極介電層128P和128N可包含個別的金屬摻雜區128Pd和128Nd。在一些實施例中，金屬摻雜區128Pd和128Nd可包含(i)週期表的第IIA族(例如鎂(Mg)或鍶(Sr))、第IIIA族(例如鋁(Al))、第IIIB族(例如釔(Y))或第IVB族(例如鋯(Zr))金屬、(ii)稀土金屬(例如鑭(La)、釔(Y)、鈧(Sc)、鈰(Ce)、鐿(Yb)、鉺(Er)、鏑(Dy)和鎦(Lu))或(iii)前述之組合的摻雜物。在一些實施例中，金屬摻雜區128Pd和128Nd可包含Al摻雜物或La摻雜物。在一些實施例中，由於用於形成p型場效電晶體102P1和n型場效電晶體102N1的製造過程(例如方法1200)的緣故，金屬摻雜區128Pd和128Nd可不存在於高介電常數閘極介電層128N中(顯示於第17B圖中)，以下進一步詳細描述。
雙金屬氮化物層129可設置於高介電常數閘極介電層128P上。在一些實施例中，雙金屬氮化物層129可包含(i)與包含在金屬摻雜區128Pd中的摻雜材料相同的第一金屬以及(ii)與包含在p型功函數金屬層130中的金屬相同的第二金屬。在一些實施例中，p型功函數金屬層130可包含有著功函數值比奈米結構通道區120P的材料的導電帶邊緣能量更靠近價帶邊緣能量的金屬材料。舉例來說，p型功函數金屬層130可包含大致沒有鋁(例如沒有鋁)的金屬材料，此金屬材料有著功函數值等於或大於4.5eV(例如約4.5eV至約5.5eV)，此功函數值比奈米結構通道區120P的導電帶邊緣能量(例如Si的4.1eV)更靠近價帶邊緣能量(例如Si的5.2eV)。
在一些實施例中，p型功函數金屬層130可包含(i)大致沒有鋁(例如沒有鋁)的鈦基氮化物或合金，例如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、鈦鉻(Ti-Cr)合金、鈦鈷(Ti-Co)合金、鈦鉬(Ti-Mo)合金和鈦鎳(Ti-Ni)合金、(ii)大致沒有鋁(例如沒有鋁)的鉭基氮化物或合金，例如氮化鉭(TaN)、氮化坦矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)合金、鉭鎢(Ta-W)合金、鉭鉑(Ta-Pt)合金、鉭鉬(Ta-Mo)合金和鉭鎳(Ta-Ni)合金或(iii)前述之組合。在一些實施例中，p型功函數金屬層130可包含厚度在約1nm至約3nm的範圍中。此厚度範圍可允許在不透過限制相鄰奈米結構通道區120P之間的間隔的情況下，使得奈米結構通道區120P環繞p型功函數金屬層130。
p型功函數金屬層130的功函數值可將有效功函數值誘導至p型場效電晶體102P1的閘極結構112P。透過控制金屬摻雜區128Pd中的金屬摻雜物的濃度及/或雙金屬氮化物層129中的第一金屬的濃度，在不改變p型功函數金屬層130的厚度的情況下，可調整閘極結構112P的有效功函數值。此外，透過控制金屬摻雜物及/或第一金屬的濃度，有著相似p型功函數金屬層130的p型場效電晶體102P1-102P4可被配置為具有彼此不同有效功函數值的閘極結構112P。由於閘極結構的有效功函數值對應至場效電晶體的臨界電壓，因此有著不同有效功函數值的閘極結構112P導致在同一基底106上的p型場效電晶體102P1-102P4有著不同的臨界電壓。
在一些實施例中，可透過控制金屬摻雜物及/或第一金屬的濃度來將閘極結構112P的有效功函數值調整在約±80 mV的範圍中。將有效功函數值調整在約±80 mV的範圍中可將閘極結構112P的臨界電壓調整在約±50 mV的範圍中。可透過將雙金屬氮化物層129中的第一金屬(例如鋁)的濃度範圍設定從約2原子%至約10原子%及/或高介電常數閘極介電層128P的金屬摻雜物(例如鋁摻雜物)與金屬材料(“高介電常數金屬”，例如鉿)的濃度比值範圍設定從約0.05至約0.5來實現這些調整範圍。
在一些實施例中，金屬摻雜區128Pd可從高介電常數閘極介電層128P的頂表面延伸至高介電常數閘極介電層128P中距離D1在約0.1nm至約2nm。在一些實施例中，雙金屬氮化物層129可具有厚度T1在約0.1nm至約1nm，且厚度T1可小於距離D1。距離D1和厚度T1的這些範圍足以控制金屬摻雜物和第一金屬的個別濃度。如果距離D1小於約0.1nm，則金屬摻雜區128Pd可能不具有足以調整閘極結構112P的有效功函數值的金屬摻雜物對高介電常數金屬的濃度比值範圍約0.05至約0.5。相似地，如果厚度T1小於約0.1nm，則雙金屬氮化物層129可能不具有足以調整閘極結構112P的有效功函數值的第一金屬的濃度範圍約2原子%至約10原子%。另一方面，如果距離D1及/或厚度T1大於上述範圍，則會增加加工時間(例如摻雜製程時間)，並因此增加裝置製造成本。
請參照第1D-1E圖，在一些實施例中，金屬摻雜區128Pd中的金屬摻雜物和雙金屬氮化物層129中的第一金屬的濃度輪廓沿第1B圖的線C-C可大致一致。在一些實施例中，如第1D圖所示，金屬摻雜物和第一金屬的濃度可彼此相等，或如第1E圖所示，金屬摻雜物的濃度可大於第一金屬的濃度。請參照第1F圖，在一些實施例中，金屬摻雜物和第一金屬的濃度輪廓可沿第1B圖的線C-C漸變，且金屬摻雜物的濃度可大於第一金屬的濃度。
請參照第1G圖，在一些實施例中，界面氧化物層127包含氧化矽(SiO 2)，高介電常數閘極介電層128P包含氧化鉿(HfO 2)且在金屬摻雜區128Pd中有著鋁摻雜物，雙金屬氮化物層129包含氮化鈦鋁(TiAlN)，且p型功函數金屬層130包含TiN。第1G圖顯示依據一些實施例之沿第1B圖的線C-C橫跨這些層的矽、氧、鉿、鋁、鈦和氮原子的濃度輪廓。如第1G圖所示，在金屬摻雜區128Pd中的鋁濃度可大於在雙金屬氮化物層129中的鋁濃度。
請參照第1B和1C圖，在一些實施例中，n型功函數金屬層131可包含鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)或前述之組合。黏著層132可包含TiN、Ti、Co或前述之組合。閘極金屬填充層133可包含合適的導電材料，例如W、Ti、Ag、Ru、Mo、Cu、Co、Al、Ir、Ni、金屬合金或前述之組合。閘極間隙壁114和內部間隙壁113可形成閘極結構112P和112N的側壁。閘極間隙壁114和內部間隙壁113的每一者可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數材料或前述之組合。
半導體裝置100可更包含隔離結構104、蝕刻停止層(etch stop layer，ESL)116、層間介電(interlayer dielectric，ILD)層118和淺溝槽隔離(shallow trench isolation，STI)區138。隔離結構104可將p型場效電晶體102P1-102P4和n型場效電晶體102N1-102N4彼此電性隔離。蝕刻停止層116可被配置為保護閘極結構112P和112N及/或磊晶區110P和110N。在一些實施例中，隔離結構104和蝕刻停止層116可包含絕緣材料，例如氧化矽或氧化矽鍺。層間介電層118可設置於蝕刻停止層116上，且可包含介電材料。淺溝槽隔離區138可被配置為提供p型場效電晶體102P1-102P4與n型場效電晶體102N1-102N4之間的電性隔離，且可包含絕緣材料。
第2圖為依據一些實施例之製造半導體裝置100的例示性方法200的流程圖。為了顯示目的，將參考製造第3A-11B圖所示的半導體裝置100的例示性製造過程來描述第2圖的操作。第3A-11B圖為依據一些實施例，在各種製造階段沿半導體裝置100的線A-A和線B-B的剖面示意圖。取決於特定應用，可以不同順序進行或不進行這些操作。應當注意的是，方法200可能不產生完整的半導體裝置100。因此，可以理解的是，可在方法200之前、期間及之後提供額外的製程，且本文僅簡要地描述一些其他製程。以上以描述在第3A-11B圖中有著與第1A-1C圖相同註解的元件。
在操作205中，在p型場效電晶體和n型場效電晶體的鰭結構上形成多晶矽結構和磊晶區。舉例來說，如第3A和3B圖所示，多晶矽結構312可形成於超晶格結構(superlattice structure)119P和119N上，超晶格結構119P和119N形成於鰭結構108P和108N上。超晶格結構119P可包含以交替配置排列的奈米結構通道區120P和122P，且超晶格結構119N可包含以交替配置排列的奈米結構通道區120N和122N。在後續加工期間，可在閘極取代製程中取代多晶矽結構312和奈米結構通道區122P和122N，以形成閘極結構112P和112N。在形成內部間隙壁113和閘極間隙壁114之後，磊晶區110P和110N可選擇性形成於鰭結構108P和108N不在多晶矽結構312下方的部分上。在形成磊晶區110P和110N之後，可形成蝕刻停止層116和層間介電層118，以形成第3A-3B圖的結構。
請參照第2圖，在操作210中，在鰭結構上形成閘極開口。舉例來說，如第4A-4B圖所示，閘極開口412A和412B可形成於鰭結構108P和108N上。閘極開口412A和412B的形成可包含以下操作順序:(i)蝕刻第3A-3B圖的結構中的多晶矽結構312以及(ii)蝕刻第3A-3B圖的結構中的奈米結構通道區122P和122N。
請參照第2圖，在操作215-235中，在閘極開口中形成全繞式閘極(GAA)結構。舉例來，基於操作215-235，可形成閘極結構112P和112N圍繞奈米結構通道區120P和120N，如以下參考第5A-11B圖所描述。
請參照第2圖，在操作215中，在閘極開口中沉積界面氧化物層和高介電常數閘極介電層。舉例來說，如第5A-5B圖所示，界面氧化物層127和高介電常數閘極介電層128P和128N可沉積於第4A-4B圖的閘極開口412A和412B中。在後續加工期間，高介電常數閘極介電層可形成第1B-1C圖的高介電常數閘極介電層128P和128N。在一些實施例中，界面氧化物層127可透過將奈米結構通道區120P和120N暴露於氧化環境來形成。氧化環境可包含臭氧(O3)、氫氧化銨、過氧化氫和水的混合物(“SC1溶液”)及/或氫氯酸、過氧化氫和水的混合物(“SC2溶液”)。高介電常數閘極介電層128P和128N的沉積可包含在溫度約250 ºC至約350ºC使用氯化鉿(HfCl 4)作為前驅物的原子層沉積(atomic layer deposition，ALD)製程中沉積高介電常數介電材料。在一些實施例中，高介電常數閘極介電層128P和128N可具有厚度約1nm至約3nm，以在不透過限制相鄰奈米結構通道區120P之間和相鄰奈米結構通道區120N之間的間隔的情況下來環繞奈米結構通道區120P和120N。
請參照第2圖，在操作220中，在高介電常數閘極介電層中形成金屬摻雜區。舉例來說，如第7A-7B圖所示，金屬摻雜區128Pd和128Nd可形成於高介電常數閘極介電層128中。金屬摻雜區128Pd和128Nd的形成可包含以下操作順序:(i)將第5A-5B圖的結構浸於金屬前驅物氣體538中(ii)將第6A-6B圖的結構浸於金屬前驅物氣體642中。在一些實施例中，使用金屬前驅物氣體538的浸置製程可包含在第5A-5B圖的結構上流動四氯化鈦(TiCl 4)作為金屬前驅物氣體538，製程溫度在約350ºC至約500ºC，壓力在約500sccm至約9000sccm，持續時間在約0.1秒至約5秒。在金屬前驅物氣體538的處理期間，具有Ti和厚度約0.1nm至約0.5nm的金屬層640可沉積於第5A-5B圖的結構上，如第6A-6B圖所示。
在一些實施例中，使用金屬前驅物氣體642的浸置製程可包含在第6A-6B圖的結構上流動三乙基鋁(Triethylaluminium，TEA)或三甲基鋁(Trimethylaluminum，TMA)作為金屬前驅物氣體642，製程溫度在約350ºC至約500ºC，壓力在約2000sccm至約9000sccm，持續時間在約0.5秒至約60秒。在金屬前驅物氣體642的處理期間，(i)金屬摻雜區128Pd和128Nd可形成於高介電常數閘極介電層128P和128N中(ii)金屬層640可轉變為具有TiAl的金屬層740以及(iii)具有Al和厚度約0.1nm至約0.5nm的金屬層744可沉積於金屬層740上，如第7A-7B圖所示。
請參照第2圖，在操作225中，在高介電常數閘極介電層上形成雙金屬氮化物層和p型功函數金屬層。舉例來說，如第8A-8B圖所示，雙金屬氮化物層129和p型功函數金屬層130可形成於高介電常數閘極介電層128P上。在一些實施例中，p型功函數金屬層130的形成可包含在溫度約350ºC至約475ºC以TiCl 4和氨(NH 3)作為前驅物的原子層沉積製程來沉積厚度約1nm至約3nm的TiN層。在一些實施例中，用於沉積TiN層的原子層沉積製程可包含約30個循環至約90個循環，其中一個循環可包含以下週期順序:(i)TiCl 4氣流、(ii)TiCl 4氣體吹掃製程、(iii)NH 3氣流以及(iv)NH 3氣體吹掃製程。
在一些實施例中，原子層沉積製程的TiCl 4氣體可與金屬層740的TiAl反應，以轉變成雙金屬氮化物層129A的TiAlN，而原子層沉積製程的NH 3氣體可與金屬層744反應，以轉變成雙金屬氮化物層129B的TiAlN。因此，在用於形成p型功函數金屬層130的原子層沉積製程期間，雙金屬氮化物層129可透過將金屬層740和744轉變為個別的雙金屬氮化物層129A和129B，如第8A-B圖所示。操作220-225可與金屬層740和744的氧化原位進行。
請參照第2圖，在操作230中，從n型場效電晶體選擇性移除雙金屬氮化物層和p型功函數金屬層的一部分。舉例來說，如第9A-9B圖所示，可從n型場效電晶體102N1移除雙金屬氮化物層129和p型功函數金屬層130的一部分。選擇性移除製程可包含以下操作順序: (i)將在p型場效電晶體102P1上的雙金屬氮化物層129和p型功函數金屬層130的一部分上的遮罩層946(例如光阻層)圖案化，如第9A-9B圖所示、(ii)從n型場效電晶體102N1蝕刻p型功函數金屬層130的一部分和(iii)從n型場效電晶體102N1蝕刻雙金屬氮化物層129的一部分，以形成第9B圖的結構。在一些實施例中，操作230可為非原位操作。
請參照第2圖，在操作235中，在p型場效電晶體的p型功函數金屬層上和n型場效電晶體的高介電常數閘極介電層上形成n型功函數金屬層、黏著層和閘極金屬填充層。舉例來說，如第10A-11B圖所示，可形成n型功函數金屬層131、黏著層132和閘極金屬填充層133。在一些實施例中，n型功函數金屬層131的形成可包含在溫度約350ºC至約475ºC使用TiCl 4和三乙基鋁或三甲基鋁作為前驅物的原子層沉積製程來沉積厚度約1nm至約3nm的TiAl層。在一些實施例中，用於沉積TiAl層的原子層沉積製程可包含約4個循環至約12個循環，其中一個循環可包含以下週期順序: (i)TiCl 4氣流、(ii)TiCl 4氣體吹掃製程、(iii)三乙基鋁或三甲基鋁氣流以及(iv)三乙基鋁或三甲基鋁氣體吹掃製程。在形成n型功函數金屬層131之後，可沉積黏著層132和閘極金屬填充層133，如第10A-10B圖所示，之後進行化學機械研磨製程，以形成第11A-11B圖的結構。
第12圖為依據一些實施例之製造半導體裝置100的例示性方法1200的流程圖。為了顯示目的，將參考製造第13A-17B圖所示的半導體裝置100的例示性製造過程來描述第12圖的操作。第13A-17B圖為依據一些實施例，在各種製造階段沿半導體裝置100的線A-A和線B-B的剖面示意圖。取決於特定應用，可以不同順序進行或不進行這些操作。應當注意的是，方法1200可能不產生完整的半導體裝置100。因此，可以理解的是，可在方法1200之前、期間及之後提供額外的製程，且本文僅簡要地描述一些其他製程。以上以描述在第13A-17B圖中有著與第1A-1C圖相同註解的元件。
請參照第12圖，相似於操作205-215，可進行操作1205-1215，以形成相似於第5A-5B圖的結構。
請參照第12圖，在操作1220中，在p型場效電晶體的高介電常數閘極介電層的一部分中選擇性形成金屬摻雜區，並在高介電常數閘極介電層的此部分上選擇性形成雙金屬氮化物層和p型功函數金屬層。舉例來說，如第13A-14B圖所示，金屬摻雜區128Pd可選擇性形成於p型場效電晶體102P1的高介電常數閘極介電層128P的一部分(高介電常數p型場效電晶體部分)中，且雙金屬氮化物層129和p型功函數金屬層130可選擇性形成於高介電常數p型場效電晶體部分上。此選擇性形成製程可包含以下操作順序:(i)將在n型場效電晶體102N1上的高介電常數閘極介電層128N的一部分上的遮罩層1246(例如光阻層)圖案化，如第13A-13B圖所示、(ii)在高介電常數p型場效電晶體部分中形成金屬摻雜區128Pd和(iii)在高介電常數p型場效電晶體部分上形成雙金屬氮化物層129和p型功函數金屬層130。用於形成金屬摻雜區128Pd的製程可相似於第2圖中的操作220，且用於形成雙金屬氮化物層129和p型功函數金屬層130的製程可相似於第2圖中的操作225。
請參照第12圖，在操作1225中，在p型場效電晶體的p型功函數金屬層上和n型場效電晶體的高介電常數閘極介電層上形成n型功函數金屬層、黏著層和閘極金屬填充層。舉例來說，如第15A-17B圖所示，可形成n型功函數金屬層131、黏著層132和閘極金屬填充層133。在形成n型功函數金屬層131、黏著層132和閘極金屬填充層133之前，從第14B圖的結構移除遮罩層1246，以形成第15B圖的結構。在移除遮罩層1246之後，可在與第2圖中的操作235相似的製程中形成n型功函數金屬層131、黏著層132和閘極金屬填充層133，以形成第16A-16B圖的結構，之後進行化學機械研磨製程，以形成第17A-17B圖的結構。
本發明實施例提供具有彼此不同臨界電壓的場效電晶體(例如p型場效電晶體102P1-102P4和n型場效電晶體102N1-102N4)的例示性多臨界電壓裝置，並提供在同一基底(例如基底106)上形成這些場效電晶體的例示性方法。這些例示性方法形成有著相似材料和厚度的功函數金屬層(例如p型功函數金屬層130)的p型場效電晶體，但是在同一基底上有著不同的臨界電壓。在一些實施例中，有著不同的閘極結構配置但是有著相似的功函數金屬層的p型場效電晶體可選擇性形成於同一基底上，以實現彼此不同的臨界電壓。不同的閘極結構可具有(i)在高介電常數(HK)閘極介電層中不同金屬濃度的金屬摻雜區和(ii)在高介電常數閘極介電層與功函數金屬層之間不同的金屬濃度的雙金屬氮化物層。不同的金屬濃度導致閘極結構有著不同的有效功函數值和臨界電壓。在一些實施例中，改變的金屬濃度在約2原子%至約10原子%的範圍內可導致有效功函數值偏移約±80 mV以及臨界電壓偏移約±50 mV。因此，調整高介電常數閘極介電層中以及高介電常數閘極介電層與功函數金屬層之間的金屬濃度可調整p型場效電晶體閘極結構的有效功函數值，且因此在不改變功函數金屬層的材料及/或厚度的情況下，可調整p型場效電晶體的臨界電壓。
在一些實施例中，半導體裝置包含基底；鰭結構，設置於基底上；奈米結構通道區，設置於鰭結構上；以及全繞式閘極(GAA)結構，圍繞奈米結構通道區。全繞式閘極結構包含:高介電常數(HK)閘極介電層，具有金屬摻雜區，金屬摻雜區具有第一金屬材料的摻雜物；p型功函數金屬(pWFM)層，設置於高介電常數閘極介電層上；雙金屬氮化物層，設置於高介電常數閘極介電層與p型功函數金屬層之間；n型功函數金屬(nWFM)層，設置於p型功函數金屬層上；及閘極金屬填充層，設置於n型功函數金屬層上。p型功函數金屬層包含第二金屬材料，且雙金屬氮化物層包含第一金屬材料和第二金屬材料。
在一些其他實施例中，其中金屬摻雜區中的第一金屬材料的濃度大於雙金屬氮化物層中的第一金屬材料的濃度。
在一些其他實施例中，其中p型功函數金屬層中的第二金屬材料的濃度大於雙金屬氮化物層中的第二金屬材料的濃度。
在一些其他實施例中，其中雙金屬氮化物層中的第一金屬材料的濃度輪廓具有從雙金屬氮化物層的底表面至頂表面的遞減趨勢。
在一些其他實施例中，其中雙金屬氮化物層中的第一金屬材料的濃度大於第二金屬材料的濃度。
在一些其他實施例中，其中雙金屬氮化物層中的第一金屬材料的濃度範圍在約2原子%至約10原子%。
在一些其他實施例中，其中金屬摻雜區中的第一金屬材料與高介電常數閘極介電層的未摻雜區中的金屬的濃度比值範圍在約0.05至約0.5。
在一些其他實施例中，其中金屬摻雜區的厚度大於雙金屬氮化物層的厚度。
在一些其他實施例中，其中第一金屬材料包含鋁，且第二金屬材料包含鈦。
在一些實施例中，半導體裝置包含基底；p型場效電晶體，具有設置於基底上的第一閘極結構；以及n型場效電晶體，具有設置於基底上的第二閘極結構。第一閘極結構和第二閘極結構包含:高介電常數(HK)閘極介電層，具有金屬摻雜區，金屬摻雜區具有第一金屬的摻雜物；n型功函數金屬(nWFM)層，設置於高介電常數閘極介電層上；及閘極金屬填充層，設置於n型功函數金屬層上。第一閘極結構包含設置於高介電常數閘極介電層與n型功函數金屬層之間的p型功函數金屬(pWFM)層和雙金屬氮化物層。p型功函數金屬層具有第二金屬，且雙金屬氮化物層具有第一金屬和第二金屬。
在一些其他實施例中，其中第一金屬包含鋁。
在一些其他實施例中，其中雙金屬氮化物層中的第一金屬的濃度大於第二金屬的濃度。
在一些其他實施例中，其中金屬摻雜區中的第一金屬的濃度大於雙金屬氮化物層中的第一金屬的濃度。
在一些實施例中，方法包含在鰭結構上形成奈米結構通道區；形成閘極開口圍繞奈米結構通道區；在閘極開口中沉積高介電常數(HK)閘極介電層；在高介電常數閘極介電層中形成具有第二金屬的摻雜物的金屬摻雜區；在高介電常數閘極介電層上形成雙金屬氮化物層；在雙金屬氮化物層上沉積p型功函數金屬(pWFM)層；在p型功函數金屬層上沉積n型功函數金屬(nWFM)層；以及在n型功函數金屬層上沉積閘極金屬填充層。高介電常數閘極介電層包含第一金屬，且第二金屬不同於第一金屬。p型功函數金屬層包含不同於第一金屬和第二金屬的第三金屬，且雙金屬氮化物層包含第二金屬和第三金屬。
在一些其他實施例中，其中形成金屬摻雜區的步驟包含:在高介電常數閘極介電層上以第三金屬的前驅物進行第一浸置製程；以及在第一浸置製程之後，在高介電常數閘極介電層上以第二金屬的前驅物進行第二浸置製程。
在一些其他實施例中，其中形成金屬摻雜區的步驟包含以第二金屬摻雜高介電常數閘極介電層的區域，且其中金屬摻雜區包含第二金屬對第一金屬的濃度比值在約0.05至約0.5。
在一些其他實施例中，其中形成雙金屬氮化物層的步驟包含:在高介電常數閘極介電層上沉積包含第三金屬的第一金屬層；在第一金屬層上沉積第二金屬層，其中第二金屬層包含第二金屬；以及在沉積第二金屬層期間，將第一金屬層轉變為第三金屬層，其中第三金屬層包含第二金屬和第三金屬。
在一些其他實施例中，其中形成雙金屬氮化物層的步驟包含形成雙金屬氮化物層有著第二金屬的濃度大於第三金屬的濃度。
在一些其他實施例中，其中形成雙金屬氮化物層的步驟包含形成雙金屬氮化物層有著第二金屬的濃度小於金屬摻雜區中的第二金屬的濃度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體裝置 102N1,102N2,102N3,102N4:n型場效電晶體 102P1,102P2,102P3,102P4:p型場效電晶體 104:隔離結構 106:基底 108N,108P:鰭結構 110N,110P:磊晶區 112N,112P:閘極結構 113:內部間隙壁 114:閘極間隙壁 116:蝕刻停止層 118:層間介電層 119N,119P:超晶格結構 120N,120P,122N,122P:奈米結構通道區 127:界面氧化物層 128N,128P:高介電常數閘極介電層 128Nd,128Pd:金屬摻雜區 129,129A,129B:雙金屬氮化物層 130:p型功函數金屬層 131:n型功函數金屬層 132:黏著層 133:閘極金屬填充層 138:淺溝槽隔離區 200,1200:方法 205,210,215,220,225,230,235,1205,1210,1215,1220,1225:操作 312:多晶矽結構 412A,412B:閘極開口 538,642:金屬前驅物氣體 640,740,744:金屬層 946,1246:遮罩層 D1:距離 T1:厚度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A、1B-1C和1D-1G圖顯示依據一些實施例之有著不同閘極結構的半導體裝置的等角視圖、剖面示意圖和裝置特性。 第2圖為依據一些實施例之有著不同閘極結構的半導體裝置的製造方法的流程圖。 第3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B和11A-11B圖顯示依據一些實施例，有著不同閘極結構的半導體裝置在製造過程中的各種階段的剖面示意圖。 第12圖為依據一些實施例之有著不同閘極結構的半導體裝置的製造方法的流程圖。 第13A-13B、14A-14B、15A-15B、16A-16B和17A-17B圖顯示依據一些實施例，有著不同閘極結構的半導體裝置在製造過程中的各種階段的剖面示意圖。
102P1:p型場效電晶體
106:基底
108P:鰭結構
110P:磊晶區
112P:閘極結構
113:內部間隙壁
114:閘極間隙壁
116:蝕刻停止層
118:層間介電層
120P:奈米結構通道區
127:界面氧化物層
128P:高介電常數閘極介電層
128Pd:金屬摻雜區
129:雙金屬氮化物層
130:p型功函數金屬層
131:n型功函數金屬層
132:黏著層
133:閘極金屬填充層
D1:距離
T1:厚度

Claims (20)

  1. 一種半導體裝置，包括: 一基底； 一鰭結構，設置於該基底上； 一奈米結構通道區，設置於該鰭結構上；以及 一全繞式閘極結構，圍繞該奈米結構通道區，其中該全繞式閘極結構包括: 一高介電常數閘極介電層，具有一金屬摻雜區，該金屬摻雜區具有一第一金屬材料的摻雜物； 一第一功函數金屬層，設置於該高介電常數閘極介電層上，其中該第一功函數金屬層包含一第二金屬材料； 一雙金屬氮化物層，設置於該高介電常數閘極介電層與該第一功函數金屬層之間，其中該雙金屬氮化物層包括該第一金屬材料和該第二金屬材料； 一第二功函數金屬層，設置於該第一功函數金屬層上；及 一閘極金屬填充層，設置於該第二功函數金屬層上。
  2. 如請求項1之半導體裝置，其中該金屬摻雜區中的該第一金屬材料的濃度大於該雙金屬氮化物層中的該第一金屬材料的濃度。
  3. 如請求項1之半導體裝置，其中該第一功函數金屬層中的該第二金屬材料的濃度大於該雙金屬氮化物層中的該第二金屬材料的濃度。
  4. 如請求項1之半導體裝置，其中該第一功函數金屬層為一p型功函數金屬層，且該第二功函數金屬層為一n型功函數金屬層。
  5. 如請求項1之半導體裝置，其中該雙金屬氮化物層中的該第一金屬材料的濃度輪廓具有從該雙金屬氮化物層的底表面至頂表面的一遞減趨勢。
  6. 如請求項1之半導體裝置，其中該雙金屬氮化物層中的該第一金屬材料的濃度大於該第二金屬材料的濃度。
  7. 如請求項1之半導體裝置，其中該雙金屬氮化物層中的該第一金屬材料的濃度範圍在約2原子%至約10原子%。
  8. 如請求項1之半導體裝置，其中該金屬摻雜區中的該第一金屬材料與該高介電常數閘極介電層的一未摻雜區中的一金屬的濃度比值範圍在約0.05至約0.5。
  9. 如請求項1之半導體裝置，其中該金屬摻雜區的厚度大於該雙金屬氮化物層的厚度。
  10. 如請求項1之半導體裝置，其中該第一金屬材料包括鋁，且該第二金屬材料包括鈦。
  11. 一種半導體裝置，包括: 一基底； 一p型場效電晶體，具有設置於該基底上的一第一閘極結構；以及 一n型場效電晶體，具有設置於該基底上的一第二閘極結構，其中該第一閘極結構和該第二閘極結構包括: 一高介電常數閘極介電層，具有一金屬摻雜區，該金屬摻雜區具有一第一金屬的摻雜物； 一n型功函數金屬層，設置於該高介電常數閘極介電層上；及 一閘極金屬填充層，設置於該n型功函數金屬層上， 其中該第一閘極結構包括設置於該高介電常數閘極介電層與該n型功函數金屬層之間的一p型功函數金屬層和一雙金屬氮化物層，該p型功函數金屬層具有一第二金屬，且該雙金屬氮化物層具有該第一金屬和該第二金屬。
  12. 如請求項11之半導體裝置，其中該第一金屬包括鋁。
  13. 如請求項11之半導體裝置，其中該雙金屬氮化物層中的該第一金屬的濃度大於該第二金屬的濃度。
  14. 如請求項11之半導體裝置，其中該金屬摻雜區中的該第一金屬的濃度大於該雙金屬氮化物層中的該第一金屬的濃度。
  15. 一種半導體裝置的形成方法，包括: 在一鰭結構上形成一奈米結構通道區； 形成一閘極開口圍繞該奈米結構通道區； 在該閘極開口中沉積一高介電常數閘極介電層，其中該高介電常數閘極介電層包括一第一金屬； 在該高介電常數閘極介電層中形成具有一第二金屬的摻雜物的一金屬摻雜區，其中該第二金屬不同於該第一金屬； 在該高介電常數閘極介電層上形成一雙金屬氮化物層； 在該雙金屬氮化物層上沉積一p型功函數金屬層，其中該p型功函數金屬層包括不同於該第一金屬和該第二金屬的一第三金屬，且該雙金屬氮化物層包括該第二金屬和該第三金屬； 在該p型功函數金屬層上沉積一n型功函數金屬層；以及 在該n型功函數金屬層上沉積一閘極金屬填充層。
  16. 如請求項15之半導體裝置的形成方法，其中形成該金屬摻雜區的步驟包括: 在該高介電常數閘極介電層上以該第三金屬的一前驅物進行一第一浸置製程；以及 在該第一浸置製程之後，在該高介電常數閘極介電層上以該第二金屬的一前驅物進行一第二浸置製程。
  17. 如請求項15之半導體裝置的形成方法，其中形成該金屬摻雜區的步驟包括以該第二金屬摻雜該高介電常數閘極介電層的一區域，且其中該金屬摻雜區包括該第二金屬對該第一金屬的濃度比值在約0.05至約0.5。
  18. 如請求項15之半導體裝置的形成方法，其中形成該雙金屬氮化物層的步驟包括: 在該高介電常數閘極介電層上沉積包括該第三金屬的一第一金屬層； 在該第一金屬層上沉積一第二金屬層，其中該第二金屬層包括該第二金屬；以及 在沉積該第二金屬層期間，將該第一金屬層轉變為一第三金屬層，其中該第三金屬層包括該第二金屬和該第三金屬。
  19. 如請求項15之半導體裝置的形成方法，其中形成該雙金屬氮化物層的步驟包括形成該雙金屬氮化物層有著該第二金屬的濃度大於該第三金屬的濃度。
  20. 如請求項15之半導體裝置的形成方法，其中形成該雙金屬氮化物層的步驟包括形成該雙金屬氮化物層有著該第二金屬的濃度小於該金屬摻雜區中的該第二金屬的濃度。
TW110118643A 2020-05-29 2021-05-24 半導體裝置及其形成方法 TWI801884B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/887,203 2020-05-29
US16/887,203 US11444198B2 (en) 2020-05-29 2020-05-29 Work function control in gate structures

Publications (2)

Publication Number Publication Date
TW202213785A true TW202213785A (zh) 2022-04-01
TWI801884B TWI801884B (zh) 2023-05-11

Family

ID=77227759

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118643A TWI801884B (zh) 2020-05-29 2021-05-24 半導體裝置及其形成方法

Country Status (5)

Country Link
US (2) US11444198B2 (zh)
KR (1) KR102401705B1 (zh)
CN (1) CN113270403A (zh)
DE (1) DE102020115412B3 (zh)
TW (1) TWI801884B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311464A (ja) 2007-06-15 2008-12-25 National Institute Of Advanced Industrial & Technology 半導体装置とその製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150255267A1 (en) 2014-03-09 2015-09-10 Tokyo Electron Limited Atomic Layer Deposition of Aluminum-doped High-k Films
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20160322473A1 (en) 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US10522650B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10665450B2 (en) 2017-08-18 2020-05-26 Applied Materials, Inc. Methods and apparatus for doping engineering and threshold voltage tuning by integrated deposition of titanium nitride and aluminum films
US10516032B2 (en) 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10170317B1 (en) * 2017-09-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layer
US10529815B2 (en) * 2017-10-31 2020-01-07 International Business Machines Corporation Conformal replacement gate electrode for short channel devices
KR102589667B1 (ko) * 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US10700064B1 (en) * 2019-02-15 2020-06-30 International Business Machines Corporation Multi-threshold voltage gate-all-around field-effect transistor devices with common gates
US11244871B2 (en) * 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages
US11049937B2 (en) * 2019-10-18 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11374090B2 (en) * 2019-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11489059B2 (en) * 2020-01-14 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Also Published As

Publication number Publication date
US11444198B2 (en) 2022-09-13
TWI801884B (zh) 2023-05-11
US20230015761A1 (en) 2023-01-19
KR20210148797A (ko) 2021-12-08
US20210376138A1 (en) 2021-12-02
KR102401705B1 (ko) 2022-05-26
CN113270403A (zh) 2021-08-17
DE102020115412B3 (de) 2021-10-28

Similar Documents

Publication Publication Date Title
KR102268944B1 (ko) 반도체 디바이스들을 위한 게이트 구조물들
US11631755B2 (en) Semiconductor device and manufacturing method thereof
KR101928147B1 (ko) 원자층 성막 방법 및 그 구조체
US11374090B2 (en) Gate structures for semiconductor devices
TWI601190B (zh) 半導體元件及其製造方法
TW201715590A (zh) 半導體元件及其製造方法
US20210391225A1 (en) Gate structures for semiconductor devices
US20220336289A1 (en) Dopant profile control in gate structures for semiconductor devices
CN112713118A (zh) 半导体装置的形成方法
CN112331648A (zh) 半导体部件及其制造方法
US20220320284A1 (en) Gate structures for semiconductor devices
TWI801884B (zh) 半導體裝置及其形成方法
US20230387245A1 (en) Gate Spacers In Semiconductor Devices
JP2020102484A (ja) 半導体装置及びその製造方法、並びに電子機器
TW202230523A (zh) 半導體裝置之形成方法
US20220367627A1 (en) Gate structures for semiconductor devices
US11908702B2 (en) Gate structures in semiconductor devices
US20230162983A1 (en) Semiconductor devices with metal intercalated high-k capping
TW202247472A (zh) 半導體裝置的形成方法
TW202314957A (zh) 半導體裝置及其製造方法
CN117276343A (zh) 半导体器件及其制造方法
CN115295623A (zh) 半导体器件及其制造方法