KR20220012175A - 반도체 디바이스에서의 게이트 스페이서 - Google Patents

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KR20220012175A
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fin
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웨이-리앙 루
창-인 첸
치-한 린
치아-양 리아오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 이의 제조 방법이 개시된다. 반도체 디바이스는, 기판; 상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물; 상기 핀 구조물 상에 배치된 소스/드레인(S/D) 영역; 상기 핀 상부 표면 상에 배치된 게이트 구조물; 및 상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서를 포함한다. 상기 제1 스페이서 부분은 상기 핀 상부 표면 위로 연장되며 상기 게이트 구조물의 측벽을 따라 배치된다. 상기 제2 스페이서 부분은 상기 핀 상부 표면 아래로 연장되며 상기 S/D 영역의 측벽을 따라 배치된다.

Description

반도체 디바이스에서의 게이트 스페이서 {GATE SPACERS IN SEMICONDUCTOR DEVICES}
관련 출원에 대한 상호참조
본 출원은, 2020년 7월 22일 출원된 미국 가특허 출원 번호 제63/055,240호의 우선권을 주장하며, 이의 개시는 그 전체가 참조에 의해 여기에 포함된다.
반도체 기술의 발전으로, 더 높은 저장 용량, 더 빠른 프로세싱 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이들 요구를 충족시키기 위해, 반도체 산업은 평면형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor) 및 핀 전계 효과 트랜지스터(finFET)를 포함하는 MOSFET와 같은 반도체 디바이스의 치수를 계속해서 스케일링 다운하고 있다. 이러한 스케일링 다운은 반도체 제조 프로세스의 복잡도를 증가시켰다.
반도체 디바이스 및 이의 제조 방법이 개시된다. 반도체 디바이스는, 기판, 상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물; 상기 핀 구조물 상에 배치된 소스/드레인(S/D) 영역; 상기 핀 상부 표면 상에 배치된 게이트 구조물; 및 상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서를 포함한다. 상기 제1 스페이서 부분은 상기 핀 상부 표면 위로 연장되며 상기 게이트 구조물의 측벽을 따라 배치된다. 상기 제2 스페이서 부분은 상기 핀 상부 표면 아래로 연장되며 상기 S/D 영역의 측벽을 따라 배치된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다.
도 1a는 일부 실시예에 따른 반도체 디바이스의 등각도를 예시한다.
도 1b 내지 도 1d는 일부 실시예에 따라 연장된 게이트 스페이서를 갖는 반도체 디바이스의 단면도를 예시한다.
도 2는 일부 실시예에 따라 연장된 게이트 스페이서를 갖는 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 3, 도 4, 도 5a 내지 도 12b, 도 13 및 도 14는 일부 실시예에 따라 그의 제조 프로세스의 다양한 단계에서의 연장된 게이트 스페이서를 갖는 반도체 디바이스의 등각도 및 단면도를 예시한다.
이제 예시적인 실시예들이 첨부 도면에 관련하여 기재될 것이다. 도면에서, 비슷한 참조 번호는 일반적으로 동일하거나, 기능적으로 유사하거나, 그리고/또는 구조적으로 유사한 요소를 나타낸다. 동일한 주석을 갖는 요소들의 설명은, 달리 언급되지 않는 한, 서로에게 적용된다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 위에 제1 특징부를 형성하기 위한 프로세스는, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 여기에서 사용될 때, 제2 특징부 상의 제1 특징부의 형성은, 제1 특징부가 제2 특징부와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체가 여기에서 설명되는 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
“밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 “하나의 실시예”, “실시예”, “예시적인 실시예”, “예시적인” 등의 언급은, 기재된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 그 특정 특징, 구조 또는 특성을 포함하는 것은 아닐 수 있다는 것을 나타냄을 유의하여야 한다. 더욱이 이러한 문구는 반드시 동일 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 기재될 때, 이는 명시적으로 기재되는지 여부에 관계없이 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성을 실시하는 것이 당해 기술 분야에서의 숙련자의 지식 내에 있을 것이다.
여기에서의 어법 또는 용어가 기재를 위한 목적이며 한정하는 것이 아니고, 그리하여 본 명세서의 어법 또는 용어가 여기에서의 교시에 비추어 관련 기술분야(들)에서의 숙련자에 의해 해석되어야 함을 이해하여야 한다.
일부 실시예에서, 용어 “약” 및 "실질적으로”는, 값의 5 % 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예컨대, 값의 ±1 %, ±2 %, ±3 %, ±4 %, ±5 %). 이들 값은 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 용어 “약” 및 “실질적으로”는 여기에서의 교시에 비추어 관련 기술분야(들)에서의 숙련자에 의해 해석되는 값의 퍼센티지를 지칭할 수 있다.
여기에 개시된 핀 구조물은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합할 수 있으며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 만들어질 수 있게 해준다. 예를 들어, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀 구조물을 패터닝하는 데에 사용될 수 있다.
본 개시는 게이트 구조물에서의 연장된(extended) 게이트 스페이서를 갖는 예시적인 반도체 디바이스(예컨대, finFET) 및 이러한 반도체 디바이스를 형성하는 예시적인 방법을 제공한다. 연장된 게이트 스페이서는 에피텍셜 소스/드레인(S/D) 영역의 측벽 프로파일을 개선하고, 에피텍셜 S/D 영역과 게이트 구조물 간의 전기적 단락을 피하도록 제조 동안 에피텍셜 S/D 영역이 게이트 구조물 영역 안으로 연장되는 것을 막는다.
일부 실시예에서, 게이트 구조물은 반도체 디바이스의 핀 구조물 상에 배치되고, 에피텍셜 S/D 영역은 핀 구조물의 에칭된 영역 내에 성장된다. 게이트 구조물은 게이트 구조물의 측벽을 따라 배치된 연장된 게이트 스페이서에 의해 에피텍셜 S/D 영역으로부터 분리된다. 일부 실시예에서, 연장된 게이트 스페이서의 제1 스페이서 부분은 핀 구조물의 핀 상부 표면 상에 배치되고, 연장된 게이트 스페이서의 제2 스페이서 부분은 핀 구조물 내에 배치된다. 제1 스페이서 부분은 비-테이퍼드(non-tapered) 구조를 가질 수 있고, 제2 스페이서 부분은 테이퍼드(tapered) 구조를 가질 수 있다. 제1 스페이서 부분은 인접한 구조물의 후속 프로세싱 동안 게이트 구조물을 보호할 수 있다. 제2 스페이서 부분은 S/D 개구에서의 에피텍셜 S/D 영역의 성장을 위해 핀 구조물에 형성된 S/D 개구의 에칭 프로파일을 제어할 수 있다. 그 결과, 제2 스페이서 부분은 S/D 개구에 성장된 에피텍셜 S/D 영역의 측벽 프로파일을 제어하고, 에피텍셜 S/D 영역이 게이트 구조물 영역 안으로 연장되는 것을 막는다.
도 1a는 일부 실시예에 따라 FET(102A 및 102B)을 갖는 반도체 디바이스(100)의 등각도를 예시한다. 일부 실시예에서, FET(102A 및 102B)는 n-타입 FET(102A 및 102B)(NFET(102A 및 102B)) 또는 p-타입 FET(102A 및 102B)(PFET(102A 및 102B))를 나타낼 수 있다. FET(102A 및 102B)의 설명은 달리 언급되지 않는 한 NFET(102A 및 102B) 및 PFET(102A 및 102B) 둘 다에 적용된다. 도 1b 및 도 1c는 도 1a의 라인 A-A를 따른 FET(102A)의 단면도를 예시한다. 도 1d는 도 1a의 라인 B-B를 따른 FET(102B)의 단면도를 예시한다. 도 1b 내지 도 1d는 단순화를 위해 도 1a에 도시되지 않은 추가적인 구조물을 갖는 반도체 디바이스(100)의 단면도를 예시한다. 동일한 주석을 갖는 FET(102A 및 102B)의 요소들의 설명은 달리 언급되지 않는 한 서로에게 적용된다.
도 1a를 참조하면, FET(102A 및 102B)는, 각자의 핀 구조물(106A 및 106B) 상에 배치된 게이트 구조물(112A 및 112B)의 어레이, 및 각자의 게이트 구조물(112A 및 112B)에 의해 덮이지 않은 각자의 핀 구조물(106A 및 106B)의 부분 상에 배치된 에피텍셜 S/D 영역(110A 및 110B)의 어레이를 포함할 수 있다. FET(102A 및 102B)는 게이트 스페이서(114A-114B 및 115A-115B)(연장된 게이트 스페이서(114A-114B 및 115A-115B)로도 지칭됨), 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(116), 에칭 정지 층(ESL; etch stop layer)(117) 및 층간 유전체(ILD; interlayer dielectric) 층(118)을 더 포함할 수 있다. ILD 층(118)은 ESL(117) 상에 배치될 수 있다. 일부 실시예에서, 게이트 스페이서(114A-114B 및 115A-115B), STI 영역(116), ESL(117) 및 ILD 층(118)은 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiC), 실리콘 산화탄화질화물(SiOCN) 및 실리콘 게르마늄 산화물과 같은 절연 재료를 포함할 수 있다.
FET(102A 및 102B)은 기판(104) 상에 형성될 수 있다. 기판(104) 상에 형성된 다른 FET 및/또는 구조물(예컨대, 아이솔레이션 구조물)이 있을 수 있다. 기판(104)은 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘-온-절연체(SOI; silicon-on-insulator) 구조물 및 이들의 조합과 같은 반도체 재료일 수 있다. 또한, 기판(104)은 p-타입 도펀트(예컨대, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n-타입 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. 일부 실시예에서, 핀 구조물(106A-106B)은 기판(104)과 유사한 재료를 포함할 수 있고 X축을 따라 연장될 수 있다. 일부 실시예에서, 핀 구조물(106A 및 106B)은 유사한 치수를 가질 수 있다.
도 1b를 참조하면, FET(102A)은, 핀 상부 표면(106At) 상에 배치된 게이트 구조물(112A), 핀 구조물(106A) 내에 배치된 에피텍셜 S/D 영역(110A)(에피텍셜 S/D 영역(110A) 중의 하나가 도 1b에서 보임) 및 게이트 스페이서(114A 및 114B)를 포함할 수 있다. 게이트 구조물(112A)은 다층 구조일 수 있고 게이트 피치 GP1를 가질 수 있다. 게이트 피치는, 동일한 게이트 길이(예컨대, 게이트 길이 GL1)를 갖는 인접한 게이트 구조물들(예컨대, 게이트 구조물(112A)) 사이의 X축을 따른 거리 및 인접한 게이트 구조물들 중의 하나의 게이트 길이의 합으로서 정의된다. 게이트 구조물(112A)의 각각은, 계면 산화물(IO; interfacial oxide) 층(120), IO 층(120) 상에 배치된 하이-k(HK; high-k) 게이트 유전체 층(122), HK 게이트 유전체 층(122) 상에 배치된 일함수 금속(WFM; work function metal) 층(124), 및 WFM 층(124) 상에 배치된 게이트 금속 충전 층(126)을 포함할 수 있다.
IO 층(120)은 실리콘 산화물(SiO2), 실리콘 게르마늄 산화물(SiGeOx) 또는 게르마늄 산화물(GeOx)를 포함할 수 있다. HK 게이트 유전체 층(122)은, (i) 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈럼 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2) 및 지르코늄 실리케이트(ZrSiO2)와 같은 하이-k 유전체 재료, 및 (ii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스캔듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 산화물을 갖는 하이-k 유전체 재료, (iii) 다른 적합한 하이-k 유전체 재료, 또는 (iv) 이들의 조합을 포함할 수 있다. 여기에 사용될 때, 용어 “하이-k”는 높은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 프로세스의 분야에서, 하이-k는 SiO2의 유전 상수보다 더 큰(예컨대, 3.9보다 더 큰) 유전 상수를 지칭한다.
NFET(102A)에 대하여, WFM 층(124)은 핀 구조물(106A)의 재료의 가전자대 에너지보다 전도대 에너지에 더 가까운 일함수 값을 갖는 금속성 재료를 포함할 수 있다. 예를 들어, WFM 층(124)은 4.5 eV 미만의 일함수 값(예컨대, 약 3.5 eV 내지 약 4.4 eV)을 갖는 Al-기반 또는 Al-도핑된 금속성 재료를 포함할 수 있으며, 이는 Si-기반 또는 SiGe-기반 핀 구조물(106A)의 가전자대 에너지(예컨대, Si의 5.2 eV 또는 SiGe의 4.8 eV)보다 전도대 에너지(예컨대, Si의 4.1 eV 또는 SiGe의 3.8 eV)에 더 가까울 수 있다. 일부 실시예에서, WFM 층(124)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈럼 알루미늄(TaAl), 탄탈럼 알루미늄 탄화물(TaAlC), Al-도핑된 티타늄(Ti), Al-도핑된 티타늄 질화물(TiN), Al-도핑된 탄탈럼(Ta), Al-도핑된 탄탈럼 질화물(TaN), 다른 적합한 Al-기반의 재료, 또는 이들의 조합을 포함할 수 있다.
PFET(102A)에 대하여, WFM 층(124)은 핀 구조물(106A)의 재료의 전도대-에지 에너지보다 가전자대-에지 에너지에 더 가까운 일함수 값을 갖는 금속성 재료를 포함할 수 있다. 예를 들어, WFM 층(124)은 4.5 eV 이상의 일함수 값(예컨대, 약 4.5 eV 내지 약 5.5 eV)을 갖는 실질적으로 Al-프리(free)(예컨대, Al이 없음) 금속성 재료를 포함할 수 있으며, 이는 Si-기반 또는 SiGe-기반 핀 구조물(106A)의 전도대-에지 에너지(예컨대, Si의 4.1 eV 또는 SiGe의 3.8 eV)보다 가전자대-에지 에너지(예컨대, Si의 5.2 eV 또는 SiGe의 4.8 eV)에 더 가까울 수 있다. 일부 실시예에서, WFM 층(124)은 실질적으로 Al-프리(예컨대, Al이 없음) Ti-기반 또는 Ta-기반 질화물 또는 합금, 예컨대 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 티타늄 금(Ti-Au) 합금, 티타늄 구리(Ti-Cu) 합금, 탄탈럼 질화물(TaN), 탄탈럼 실리콘 질화물(TaSiN), 탄탈럼 금(Ta-Au) 합금, 탄탈럼 구리(Ta-Cu), 및 이들의 조합을 포함할 수 있다.
게이트 금속 충전 층(126)은 텅스텐(W), Ti, 은(Ag), 루데늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), Al, 이리듐(Ir), 니켈(Ni), 금속 합금, 및 이들의 조합과 같은 적합한 전도성 재료를 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전 층(126)은 실질적으로 비불소(fluorine-free) 금속 층(예컨대, 비불소 W)을 포함할 수 있다. 실질적으로 비불소 금속 층은 이온, 원자 및/또는 분자의 형태로 약 5 원자 퍼센트 미만의 불소 오염물의 양을 포함할 수 있다. 일부 실시예에서, 게이트 구조물(112A)은, 유전체 질화물 층을 포함할 수 있는 게이트 캡핑 층(도시되지 않음)에 의해 위의 상호접속 구조물(도시되지 않음)로부터 전기적으로 격리될 수 있다.
NFET(102A)에 대하여, 에피텍셜 S/D 영역(110A)은, Si와 같은 에피텍셜 성장된 반도체 재료, 그리고 인 및 다른 적합한 n-타입 도펀트와 같은 n-타입 도펀트를 포함할 수 있다. PFET(102A)에 대하여, 에피텍셜 S/D 영역(110A)은, Si 및 SiGe와 같은 에피텍셜 성장된 반도체 재료, 및 붕소 및 다른 적합한 p-타입 도펀트와 같은 p-타입 도펀트를 포함할 수 있다.
일부 실시예에서, 게이트 스페이서(114A 및 114B)는 제1 스페이서 부분(128A 및 130A) 및 제2 스페이서 부분(128B 및 130B)을 포함할 수 있다. 제1 스페이서 부분(128A 및 130A)은, 에피텍셜 S/D 영역(110A) 상의 ESL(117), ILD 층(118) 및 S/D 콘택 구조물(도시되지 않음)과 같은 인접한 구조물의 후속 프로세싱 동안 게이트 구조물(112A)을 보호한다. 제2 스페이서 부분(128B 및 130B)은 S/D 개구(1042)에서의 에피텍셜 S/D 영역(110A)의 후속 성장을 위해 핀 구조물(106A)에 형성된 S/D 개구(1042)(S/D 개구(1042) 중의 하나가 도 10a에 도시됨)의 에칭 프로파일을 제어하며, 이는 아래에 상세하게 기재된다. 그 결과, 제2 스페이서 부분(128B 및 130B)은 에피텍셜 S/D 영역(110A)의 측벽 프로파일을 제어하고 에피텍셜 S/D 영역(110A)이 게이트 구조물(112A) 하의 핀 구조물(106A)의 영역 안으로 연장되는 것을 막는다. 도 1b에 도시된 바와 같이, 에피텍셜 S/D 영역(110A)은 Z축을 따라 실질적으로 수직인 측벽을 가지며, 제2 스페이서 부분(128B 및 130B)의 결과로서 거리 D1 및 D2 만큼 게이트 구조물(112A)로부터 분리된다. 거리 D1 및 D2는, 게이트 구조물(112A) 및 제2 스페이서 부분(128B 및 130B) 아래로 연장된 에피텍셜 S/D 영역(110A)의 부분의 인접한 측벽들 사이의 거리일 수 있다. 일부 실시예에서, 거리 D1 및 D2는 서로 동일하거나 상이할 수 있고, 약 1 nm 내지 약 15 nm 범위일 수 있다. 거리 D1 및 D2가 약 1 nm보다 작다면, 에피텍셜 S/D 영역(110A)으로부터 게이트 구조물(112A) 안으로 도펀트 및/또는 다른 재료의 확산이 있을 수 있으며, 이는 디바이스 성능을 저하시킬 수 있다. 반면에, 거리 D1 및 D2가 15 nm보다 크다면, 디바이스 크기 및 제조 비용이 증가한다.
제1 스페이서 부분(128A 및 130A)은 핀 상부 표면(106At) 위로 연장되며, 비-테이퍼드 구조를 가질 수 있다. 제1 스페이서 부분(128A 및 130A)은 각자의 두께 T1 및 T2를 가질 수 있으며, 이는 서로 동일하거나 상이할 수 있고, 디바이스 크기 및 제조 비용과 타협하지 않고서 게이트 구조물(112A)을 충분히 보호하도록 약 1 nm 내지 약 10 nm 범위일 수 있다. 일부 실시예에서, 거리 D1 및 D2는 각자의 두께 T1 및 T2와 동일하거나 상이할 수 있다.
제2 스페이서 부분(128B 및 130B)은, 서로 동일하거나 상이할 수 있는 각자의 거리 D3 및 D4 만큼 핀 상부 표면(106At) 아래로 연장된다. 제2 스페이서 부분(128B 및 130B)은 서로 마주하는 제1 및 제2 측벽을 갖는 테이퍼드 구조를 가질 수 있다. 제2 스페이서 부분(128B 및 130B)의 제1 측벽은 에피텍셜 S/D 영역(110A)에 인접하며 핀 상부 표면(106At)과 각도 A 및 B를 형성한다. 제2 스페이서 부분(128B 및 130B)의 제2 측벽은 핀 구조물(106A)에 인접하며 핀 상부 표면(106At)과 각도 C 및 D를 형성한다. 각도 A 및 B는 또한, 에피텍셜 S/D 영역(110A)의 측벽과 핀 상부 표면(106At) 사이에 형성된다.
디바이스 크기 및 제조 비용과 타협하지 않고서 에피텍셜 S/D 영역(110A)의 측벽 프로파일을 충분히 제어하기 위해, 거리 D3 및 D4는 약 1 nm 내지 약 10 nm 범위이고, 각도 A 및 B는 약 15도 내지 약 90도 범위이다. 또한, 에피텍셜 S/D 영역(110A)의 측벽 프로파일을 충분히 제어하기 위해, 두께 T1 및 T2, 거리 D3 및 D4, 및 각도 A 및 B의 값은 다음 조건에 의해 제한될 수 있다: (i) 두께 T1과 T2 간의 차이는 약 10 nm 내지 약 -10 nm임, (ii) 거리 D3과 D4 간의 차이는 약 10 nm 내지 약 -10 nm임, (iii) 두께 T1과 거리 D3 간의 차이는 약 10 nm 내지 약 -10 nm임, (iv) 두께 T2와 거리 D4 간의 차이는 약 10 nm 내지 약 -10 nm임, 및 (v) 각도 A와 B 간의 차이는 0도이거나 약 0 도 내지 약 60 도임.
일부 실시예에서, 각도 C 및 D는 각자의 각도 A 및 B보다 더 작고, 약 30 도 내지 약 60 도 범위일 수 있다. 일부 실시예에서, 각도 A와 C 사이와 각도 B와 D 사이의 비는 약 2:1일 수 있다. 일부 실시예에서, 에피텍셜 S/D 영역(110A)은 Z축을 따라 거리 H1 만큼 제2 스페이서 부분(128B 및 130B) 아래로 연장되고 Z축을 따라 거리 H2 만큼 제2 스페이서 부분(128B 및 130B) 위로 연장된다. 일부 실시예에서, 거리 H1은 거리 H2, D3 및 D4보다 더 크고, 거리 H2는 거리 D3 및 D4보다 더 짧다.
일부 실시예에서, 각도 A 및 B가 약 90도보다 더 작은 경우(예컨대, 각도 A 및 B는 약 60도 내지 약 90도임), 제2 스페이서 부분(128B 및 130B) 및 에피텍셜 S/D 영역(110A)은 도 1b에 도시된 바 대신에 도 1c에 도시된 단면 구조물을 가질 수 있다. 이 상황에서, 제2 스페이서 부분(128B 및 130B)은, 거리 D3 및 D4보다 더 짧은 거리 D7 및 D8 만큼 핀 상부 표면(106At) 아래로 연장된다. 또한, 게이트 구조물(112A)의 그리고 제2 스페이서 부분(128B 및 130B) 아래로 연장된 에피텍셜 S/D 영역(110A)의 부분의 인접한 측벽들 사이의 거리는 거리 D5 및 D6이며, 이는 거리 D1 및 D2, 및 두께 T1 및 T2보다 더 짧다. 제2 스페이서 부분(128B 및 130B) 아래로 연장된 에피텍셜 S/D 영역(110A)의 이들 부분은 S/D 개구(1042)의 형성(도 10a에 관련하여 기재됨) 동안 제2 스페이서 부분(128B 및 130B)에 의한 에칭 프로파일 제어의 결과로서 Z축을 따라 실질적으로 수직인 측벽을 가질 수 있다. 반면에, 제2 스페이서 부분(128B 및 130B)에 인접한 에피텍셜 S/D 영역(110A)의 부분은, 에피텍셜 S/D 영역(110A)의 경사진 측벽과 핀 상부 표면(106At) 사이에 형성된 각도 A 및 B를 갖는 경사진 측벽을 가질 수 있다.
거리 D3 및 D4와 마찬가지로, 거리 D7 및 D8의 값은 다음 조건에 의해 제한될 수 있다: (i) 거리 D7과 D8 간의 차이가 약 10 nm 내지 약 -10 nm임, (ii) 두께 T1과 거리 D7 간의 차이가 약 10 nm 내지 약 -10 nm임, 및 (iii) 두께 T2와 거리 D8 간의 차이가 약 10 nm 내지 약 -10 nm임.
도 1d를 참조하면, FET(102B)은, 핀 상부 표면(106Bt) 상에 배치된 게이트 구조물(112B), 핀 구조물(106B) 내에 배치된 에피텍셜 S/D 영역(110B)(에피텍셜 S/D 영역(110A) 중의 하나가 도 1d에서 보임) 및 게이트 스페이서(115A 및 115B)를 포함할 수 있다. 게이트 구조물(112A) 및 에피텍셜 S/D 영역(110A)의 설명은 달리 언급되지 않는 한 게이트 구조물(112B) 및 에피텍셜 S/D 영역(110B)에 적용된다. 게이트 구조물(112B)의 각각은, IO 층(120), IO 층(120) 상에 배치된 HK 게이트 유전체 층(122), HK 게이트 유전체 층(122) 상에 배치된 WFM 층(124), 및 WFM 층(124) 상에 배치된 게이트 금속 충전 층(126)을 포함할 수 있다. 게이트 구조물(112B)은 게이트 구조물(112A)과 유사한 게이트 길이 GL1를 가질 수 있고, 게이트 구조물(112A)의 GP1보다 약 2배 내지 약 5배 더 큰 게이트 피치 GP2를 가질 수 있다. FET(102A 및 102B)는 유사한 동작(도 2에 관련하여 아래에 기재됨)을 사용하여 기판(104) 상에 동시에 형성될 수 있지만, 에피텍셜 S/D 영역(110B) 및 게이트 스페이서(115A 및 115B)의 치수는, 상이한 게이트 피치 GP1 및 GP2의 결과로서 게이트 구조물(112A) 사이와 게이트 구조물(112B) 사이의 상이한 간격으로 인해, 에피텍셜 S/D 영역(110A) 및 게이트 스페이서(114A 및 114B)의 치수와는 상이할 수 있다. 더 긴 게이트 피치 GP2로 인해, 에피텍셜 S/D 영역(110B)은 X축을 따라 에피텍셜 S/D 영역(110A)보다 더 넓을 수 있다.
게이트 스페이서(114A 및 114B)와 마찬가지로, 게이트 스페이서(115A 및 115B)는 제1 스페이서 부분(132A 및 134A) 및 제2 스페이서 부분(132B 및 134B)을 포함한다. 제1 스페이서 부분(132A 및 134A)은, 에피텍셜 S/D 영역(110B) 상의 ESL(117), ILD 층(118) 및 S/D 콘택 구조물(도시되지 않음)과 같은 인접한 구조물의 후속 프로세싱 동안 게이트 구조물(112B)을 보호한다. 제2 스페이서 부분(132B 및 134B)은 S/D 개구에서의 에피텍셜 S/D 영역(110B)의 후속 성장을 위해 핀 구조물(106B)에 형성되는 S/D 개구(도시되지 않음)의 에칭 프로파일을 제어한다. 그 결과, 제2 스페이서 부분(132B 및 134B)은 에피텍셜 S/D 영역(110B)의 측벽 프로파일을 제어하고 에피텍셜 S/D 영역(110B)이 게이트 구조물(112B) 하의 핀 구조물(106B)의 영역 안으로 연장되는 것을 막는다. 도 1d에 도시된 바와 같이, 에피텍셜 S/D 영역(110B)은 Z축을 따라 실질적으로 수직인 측벽을 가지며, 제2 스페이서 부분(132B 및 134B)의 결과로서 거리 D9 및 D10 만큼 게이트 구조물(112B)로부터 분리된다. 거리 D9 및 D10은 게이트 구조물(112B)의 그리고 제2 스페이서 부분(132B 및 134B) 아래로 연장된 에피텍셜 S/D 영역(110B)의 부분의 인접한 측벽들 사이의 거리일 수 있다. 일부 실시예에서, FET(102A)의 거리 D1 및 D2와 마찬가지로, 거리 D9 및 D10는 서로 동일하거나 상이할 수 있고 약 1 nm 내지 약 15 nm 범위일 수 있다.
제1 스페이서 부분(132A 및 134A)은 핀 상부 표면(106Bt) 위로 연장되며, 비-테이퍼드 구조를 가질 수 있다. 제1 스페이서 부분(132A 및 134A)은 각자의 두께 T3 및 T4를 가질 수 있으며, 이는 서로 동일하거나 상이할 수 있고, 디바이스 크기 및 제조 비용과 타협하지 않고서 게이트 구조물(112B)을 충분히 보호하도록 약 1 nm 내지 약 10 nm 범위일 수 있다. 일부 실시예에서, 거리 D9 및 D10는 각자의 두께 T3 및 T4와 동일하거나 상이할 수 있다. 일부 실시예에서, 두께 T3 및 T4는 제1 스페이서 부분(128A 및 130A)의 각자의 두께 T1 및 T2보다 더 클 수 있는데, 게이트 스페이서(114A-114B 및 115A-115B)의 동시 형성 동안 게이트 구조물(112A) 사이의 더 좁은 간격 내에 퇴적되는 것보다 게이트 구조물(112B) 사이의 더 넓은 간격 내에 더 두꺼운 스페이서 재료가 퇴적될 수 있기 때문이다.
제2 스페이서 부분(132B 및 134B)은, 서로 동일하거나 상이할 수 있는 각자의 거리 D11 및 D12 만큼 핀 상부 표면(106Bt) 아래로 연장된다. 일부 실시예에서, 거리 D11 및 D12는 제2 스페이서 부분(128A 및 130A)의 각자의 거리 D3 및 D4보다 더 짧을 수 있다. 이 거리 차이는, 게이트 스페이서(114A-114B 및 115A-115B)가 형성되는 스페이서 개구(740 및 1340)(각각, 도 7a 및 도 13에 관련하여 기재됨)의 곡률 반경의 차이로 인한 것일 수 있다. 게이트 구조물(112B) 사이의 핀 구조물(106B)을 에칭함으로써 형성된 스페이서 개구(1340)는, 동일한 동작에서 동시에 게이트 구조물(112A) 사이의 핀 구조물(106A)을 에칭함으로써 형성된 스페이서 개구(740)와 비교하여 더 작은 곡률 반경을 가질 수 있다. 스페이서 개구(1340)의 더 작은 곡률 반경의 결과로서, 제2 스페이서 부분(132B 및 134B)은 제2 스페이서 부분(128B 및 130B)의 거리 D3 및 D4와 비교하여 핀 구조물(106B) 안으로 더 짧은 거리 D11 및 D12 만큼 연장된다. 스페이서 개구(740 및 1340)의 곡률 반경의 차이는 에칭된 영역의 폭과 에칭된 영역의 곡률 반경 간의 역관계로 인한 것일 수 있다. 게이트 구조물(112B) 사이의 스페이서 개구(1340)가 게이트 구조물(112A) 사이의 스페이서 개구(740)보다 더 넓으므로, 스페이서 개구(1340)는 스페이서 개구(740)의 곡률 반경보다 더 작은 곡률 반경을 갖는다.
제2 스페이서 부분(128B 및 130B)과 마찬가지로, 제2 스페이서 부분(132B 및 134B)은 서로 마주하는 제1 및 제2 측벽을 갖는 테이퍼드 구조를 가질 수 있다. 제2 스페이서 부분(132B 및 134B)의 제1 측벽은 에피텍셜 S/D 영역(110B)에 인접하며 핀 상부 표면(106Bt)과 각도 E 및 F를 형성한다. 제2 스페이서 부분(132B 및 134B)의 제2 측벽은 핀 구조물(106B)에 인접하며 핀 상부 표면(106Bt)과 각도 G 및 H를 형성한다. 각도 E 및 F는 또한 에피텍셜 S/D 영역(110B)의 측벽과 핀 상부 표면(106Bt) 사이에 형성된다.
디바이스 크기 및 제조 비용과 타협하지 않고서 에피텍셜 S/D 영역(110B)의 측벽 프로파일을 충분히 제어하기 위해, 거리 D11 및 D12는 약 1 nm 내지 약 10 nm 범위이고, 각도 E 및 F는 약 15도 내지 약 90도 범위일 수 있다. 제2 스페이서 부분(128B 및 130B)과 마찬가지로, 두께 T3 및 T4, 거리 D11 및 D12, 및 각도 E 및 F의 값은 다음 조건에 의해 제한될 수 있다: (i) 두께 T3과 T4 간의 차이가 약 10 nm 내지 약 -10 nm임, (ii) 거리 D11과 D12 간의 차이가 약 10 nm 내지 약 -10 nm임, (iii) 두께 T3과 거리 D11 간의 차이가 약 10 nm 내지 약 -10 nm임, (iv) 두께 T4와 거리 D12 간의 차이가 약 10 nm 내지 약 -10 nm임, 및 (v) 각도 E와 F 간의 차이가 0도이거나 약 0 도 내지 약 60 도임. 또한, 두께 T1 및 T4, 및 거리 D3 및 D4, 및 D11 및 D12의 값은 조건에 의해 제한될 수 있다: (i) 두께 T3 및 T4의 차이와 두께 T1 및 T2의 차이 간의 차이가 약 10 nm 내지 약 -10 nm임, 및 (ii) 거리 D11 및 D12의 차이와 거리 D3 및 D4의 차이 간의 차이가 약 10 nm 내지 약 -10 m임.
일부 실시예에서, 각도 G 및 H는 각자의 각도 E 및 F보다 더 작고, 약 30 도 내지 약 60 도 범위일 수 있다. 일부 실시예에서, 각도 E와 G 사이와 각도 F와 H 사이의 비는 약 2:1일 수 있다.
도 2는 일 실시예에 따라 도 1b에 도시된 단면을 갖는 FET(102A)를 제조하기 위한 예시적인 방법(200)의 흐름도이다. 설명을 위한 목적으로, 도 2에 예시된 동작은 도 3, 도 4, 및 도 5a 내지 도 12b에 예시된 바와 같은 FET(102A)를 제조하기 위한 예시적인 제조 프로세스와 관련하여 기재될 것이다. 다양한 실시예에 따라 도 3 및 도 4는 등각도이고 도 5a 내지 도 12b는 다양한 제조 단계에서 도 1a의 라인 A-A 및 C-C를 따르는 FET(102A)의 단면도들이다. 동작들은 상이한 순서로 수행될 수 있거나 특정 응용에 따라 수행되지 않을 수 있다. 방법(200)은 완성된 FET(102A)를 생성하지 않을 수 있다는 것을 유의하여야 한다. 따라서, 방법(200) 전에, 방법(200) 동안 그리고 방법(200) 후에 추가적인 동작이 제공될 수 있고 일부 다른 프로세스만 여기에 간략하게 기재될 수 있다는 것을 이해하여야 한다. 도 3, 도 4, 및 도 5a 내지 도 12b에서 도 1a 내지 도 1c에서의 요소와 동일한 주석을 갖는 요소는 상기에 기재되어 있다. 방법(200)은 FET(102A)를 제조하기 위한 동작들을 기재하지만, 동일 기판(104) 상에 FET(102A)와 동시에 FET(102B)를 제조하도록 유사한 동작들이 수행될 수 있다.
동작 205에서, 핀 구조물이 기판 상에 형성된다. 예를 들어, 도 3에 도시된 바와 같이, 핀 구조물(106A)이 기판(104) 상에 형성된다. 핀 구조물(106A)의 형성은 기판(104) 상에 리소그래피 패터닝 프로세스를 사용하는 것을 포함할 수 있다. 핀 구조물(106B)을 형성하도록 기판(104) 상에 동시에 유사한 동작들이 수행될 수 있다. 핀 구조물(106A)의 형성 후에, 도 3에 도시된 바와 같이 STI 영역(116)이 형성될 수 있다.
도 2를 참조하면, 동작 210에서, 핀 구조물 상에 폴리실리콘 구조물이 형성된다. 예를 들어, 도 4 및 도 5a 내지 도 6b에 관련하여 기재된 바와 같이, 폴리실리콘 구조물(612)이 핀 구조물(106A) 상에 형성된다. 폴리실리콘 구조물(612)의 형성은, (i) 도 4에 도시된 바와 같이 도 3의 구조물 상에 폴리실리콘 층(412)을 퇴적하고, (ii) 도 4에 도시된 바와 같이 폴리실리콘 층(412) 상에 하드 마스크(435)를 퇴적하고, (iii) 도 4에 도시된 바와 같이 하드 마스크(435) 상에 마스킹 층(436)을 퇴적하고, (iv) 도 5a에 도시된 바와 같이 패터닝된 마스킹 층(536)을 형성하고, (v) 도 6a 및 도 6b에 도시된 바와 같이 게이트 피치 GP1를 갖는 폴리실리콘 구조물(612)을 형성하도록 패터닝된 마스킹 층(536)을 통해 하드 마스크(435) 및 폴리실리콘 층(412)을 에칭하는 것의 순차적인 동작들을 포함할 수 있다. 핀 구조물(106B) 상에 유사한 폴리실리콘 구조물(612)을 형성하도록 핀 구조물(106B) 상에 동시에 유사한 동작들이 수행될 수 있지만, FET(102B)의 게이트 피치 GP2를 달성하도록 핀 구조물(106B) 상의 폴리실리콘 구조물의 형성에는 상이한 마스킹 패턴이 사용된다.
도 2를 참조하면, 동작 215에서, 폴리실리콘 구조물의 측벽을 따르는 제1 스페이서 부분 및 핀 구조물 내의 제2 스페이서 부분을 갖는 게이트 스페이서가 형성된다. 예를 들어, 도 7a 내지 도 9b에 관련하여 기재된 바와 같이, 게이트 스페이서(114A 및 114B)는, 폴리실리콘 구조물(612)의 측벽을 따르는 제1 스페이서 부분(128A 및 130A) 및 핀 구조물(106A) 내의 제2 스페이서 부분(128B 및 130B)을 갖도록 형성된다. 게이트 스페이서(114A 및 114B)의 형성은, (i) 폴리실리콘 구조물(612) 사이의 개구(638)(도 6a에 도시됨)를 통해 핀 구조물(106A)의 노출된 영역을 에칭함으로써 도 7a 및 도 7b에 도시된 바와 같이 스페이서 개구(740)를 형성하고, (ii) 패터닝된 마스킹 층(536)을 제거하고, (iii) 도 8a 및 도 8b의 구조물을 형성하도록 도 7a 및 도 7b의 구조물 상에 스페이서 재료 층(714)을 퇴적하고, (iv) 도 9a 및 도 9b에 도시된 바와 같이 게이트 스페이서(114A 및 114B)를 형성하도록 스페이서 재료 층(714)을 에칭하는 것의 순차적인 동작들을 포함할 수 있다.
개구(638)를 통한 핀 구조물(106A)의 에칭은, 약 10 mtorr 내지 약 200 mtorr 범위의 압력 및 약 100 W 내지 약 800 W 범위의 바이어스 전력에서, 염소, 브롬화수소(HBr) 및 헬륨의 가스 혼합물과 함께 SF6 및 CF4와 같은 에칭 가스를 사용하는 것을 포함할 수 있다. 일부 실시예에서, 가스 혼합물에 대한 에칭 가스 SF6 또는 CF4의 비는 약 1:10 내지 약 1:25 범위일 수 있다. 일부 실시예에서, 에칭 바이어스 전력이 100 W인 경우, 에칭은 약 20 ℃ 내지 약 60 ℃ 범위의 온도에서 약 300 초 내지 약 1200 초의 지속기간 동안 수행될 수 있다. 일부 실시예에서, 에칭 바이어스 전력이 800 W인 경우, 에칭은 약 20 ℃ 내지 약 60 ℃ 범위의 온도에서 약 100 초 내지 약 500 초의 지속기간 동안 수행될 수 있다.
도 13에 도시된 바와 같이, 스페이서 개구(1340)를 형성하도록 FET(102B)의 폴리실리콘 구조물(612) 사이의 개구를 통해 핀 구조물(106B)의 노출된 영역 상에 유사한 에칭 동작이 동시에 수행될 수 있다. FET(102A)의 폴리실리콘 구조물(612) 사이의 간격보다 FET(102B)의 폴리실리콘 구조물(612) 사이의 더 넓은 간격으로 인해, 스페이서 개구(1340)는 스페이서(740)의 곡률 반경보다 더 작은 곡률 반경을 갖고, 스페이서 개구(1340)는 스페이서 개구(740)의 최대 높이 H4보다 더 짧은 최대 높이 H5를 갖는다. 그 결과, 제2 스페이서 부분(132B 및 134B)은, 도 9a에 도시된 바와 같이 제2 스페이서 부분(128B 및 130B)의 거리 D3 및 D4에 비교하여, 도 14에 도시된 바와 같이 핀 구조물(106B) 안으로 더 짧은 거리 D11 및 D12로 형성된다. 도 14에 도시된 바와 같은 게이트 스페이서(115A 및 115B)는, 게이트 스페이서(114A 및 114B)를 형성하는 순차적인 동작들 (ii)-(iv)과 유사한 동작으로 도 13의 구조물 상에 형성될 수 있다.
도 2를 참조하면, 동작 220에서, 핀 구조물 상에 에피텍셜 S/D 영역이 형성된다. 예를 들어, 도 10a 내지 도 11b에 관련하여 기재된 바와 같이, 에피텍셜 S/D 영역(110A)이 핀 구조물(106A)에 형성된다. 에피텍셜 S/D 영역(110A)의 형성은, (i) 도 10a에 도시된 바와 같이 S/D 개구(1042)를 형성하고, (ii) 도 11a 및 도 11b에 도시된 바와 같이 에피텍셜 S/D 영역(110A)을 형성하도록 S/D 개구(1042) 내에 반도체 재료를 에피텍셜 성장시키는 것의 순차적인 동작들을 포함할 수 있다. S/D 개구(1042)의 형성은, 도 10a에 도시된 바와 같이, 스페이서 개구(740)를 통해 핀 구조물(106A)을 에칭하고, 제2 스페이서 부분(128A 및 130B) 아래로 거리 H1 만큼 스페이서 개구(740)를 연장시키는 것을 포함할 수 있다. 에피텍셜 S/D 영역(110A)의 형성 다음에는, 도 12a 및 도 12b에 도시된 바와 같이 ESL(117) 및 ILD 층(118)의 형성이 이어질 수 있다.
도 2를 참조하면, 동작 225에서, 폴리실리콘 구조물은 게이트 구조물로 대체된다. 예를 들어, 도 12a에 도시된 바와 같이, 폴리실리콘 구조물(612) 및 하드 마스크(435)는 게이트 구조물(112A)로 대체된다. 폴리실리콘 구조물(612) 및 하드 마스크(435)가 게이트 구조물(112A)로 대체되는 대체는, (i) 하드 마스크(435)를 에칭하고, (ii) 게이트 개구(도시되지 않음)를 형성하도록 폴리실리콘 구조물(612)을 에칭하고, (iii) 도 12a에 도시된 바와 같이, 게이트 개구 내에 핀 구조물(106A) 상에 IO 층(120)을 형성하고, (iv) IO 층(120) 상에 HK 게이트 유전체 층(122)을 퇴적하고, (v) HK 게이트 유전체 층(122) 상에 WFM 층(124)을 배치하고, (vi) WFM 층(124) 상에 게이트 금속 충전 층(126)을 퇴적하고, (vi) 도 12a에 도시된 바와 같이, HK 게이트 유전체 층(122), WFM 층(124) 및 게이트 금속 충전 층(126)의 상부 표면을 ILD 층(118)의 상부 표면과 실질적으로 공면이 되게 하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스를 수행하는 것의 순차적인 동작들을 포함할 수 있다.
본 개시는 게이트 구조물(예컨대, 게이트 구조물(112A 및 112B))에서의 연장된 게이트 스페이서(예컨대, 게이트 스페이서(114A-114B 및 115A-115B))를 갖는 예시적인 반도체 디바이스(예컨대, FET(102A 및 102B)) 및 이러한 반도체 디바이스를 형성하는 예시적인 방법(예컨대, 방법(200))을 제공한다. 연장된 게이트 스페이서는 에피텍셜 소스/드레인(S/D) 영역(예컨대, 에피텍셜 S/D 영역(110A 및 110B))의 측벽 프로파일을 개선하고, 에피텍셜 S/D 영역과 게이트 구조물 간의 전기적 단락을 피하도록 제조 동안 에피텍셜 S/D 영역이 게이트 구조물 영역 안으로 연장되는 것을 막는다.
일부 실시예에서, 게이트 구조물은 반도체 디바이스의 핀 구조물(예컨대, 핀 구조물(106A 및 106B)) 상에 배치되고, 에피텍셜 S/D 영역은 핀 구조물의 에칭된 영역 내에 성장된다. 게이트 구조물은 게이트 구조물의 측벽을 따라 배치된 연장된 게이트 스페이서에 의해 에피텍셜 S/D 영역으로부터 분리된다. 일부 실시예에서, 연장된 게이트 스페이서의 제1 스페이서 부분(예컨대, 제1 스페이서 부분(128A-130A 및 132A-134A)은 핀 구조물의 핀 상부 표면(예컨대, 핀 상부 표면(106At 및 106Bt) 상에 배치되고, 연장된 게이트 스페이서의 제2 스페이서 부분(예컨대, 제2 스페이서 부분(128B-130B 및 132B-134B))은 핀 구조물 내에 배치된다. 제1 스페이서 부분은 비-테이퍼드 구조를 가질 수 있고 제2 스페이서 부분은 테이퍼드 구조를 가질 수 있다. 제1 스페이서 부분은 인접한 구조물의 후속 프로세싱 동안 게이트 구조물을 보호할 수 있다. 제2 스페이서 부분은 S/D 개구에서의 에피텍셜 S/D 영역의 성장을 위해 핀 구조물에 형성되는 S/D 개구(예컨대, S/D 개구(1042))의 에칭 프로파일을 제어할 수 있다. 그 결과, 제2 스페이서 부분은 S/D 개구에 성장되는 에피텍셜 S/D 영역의 측벽 프로파일을 제어하고, 에피텍셜 S/D 영역이 게이트 구조물 영역 안으로 연장되는 것을 막는다.
일부 실시예에서, 반도체 디바이스는, 기판; 상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물; 상기 핀 구조물 상에 배치된 소스/드레인(S/D) 영역; 상기 핀 상부 표면 상에 배치된 게이트 구조물; 및 상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서를 포함한다. 상기 제1 스페이서 부분은 상기 핀 상부 표면 위로 연장되며 상기 게이트 구조물의 측벽을 따라 배치된다. 상기 제2 스페이서 부분은 상기 핀 상부 표면 아래로 연장되며 상기 S/D 영역의 측벽을 따라 배치된다.
일부 실시예에서, 반도체 디바이스는, 기판; 상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물; 상기 핀 구조물 내에 배치된 소스/드레인(S/D) 영역; 상기 핀 상부 표면 상에 배치된 게이트 구조물; 및 상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서를 포함한다. 상기 제1 스페이서 부분은 비-테이퍼드 구조이며 상기 핀 상부 표면 위로 연장된다. 상기 제2 스페이서 부분은 테이퍼드 구조이며 상기 핀 구조물 내에 배치된다.
일부 실시예에서, 방법은, 기판 상에, 핀 상부 표면을 갖는 핀 구조물을 형성하는 단계; 상기 핀 상부 표면 상에 제1 및 제2 폴리실리콘 구조물을 형성하는 단계; 상기 핀 구조물 내에 그리고 상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 스페이서 개구를 형성하는 단계; 게이트 스페이서를 형성하는 단계; 상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 S/D 영역을 형성하는 단계; 및 상기 제1 및 제2 폴리실리콘 구조물을 제1 및 제2 게이트 구조물로 대체하는 단계를 포함한다. 상기 게이트 스페이서를 형성하는 단계는, 상기 제1 폴리실리콘 구조물의 측벽을 따라 상기 게이트 스페이서의 제1 스페이서 부분을 형성하는 단계와, 상기 스페이서 개구 내에 상기 게이트 스페이서의 제2 스페이서 부분을 형성하는 단계를 포함한다.
전술한 개시는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물;
상기 핀 구조물 상에 배치된 소스/드레인(S/D; source/drain) 영역;
상기 핀 상부 표면 상에 배치된 게이트 구조물; 및
상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서
를 포함하고,
상기 제1 스페이서 부분은 상기 핀 상부 표면 위로 연장되며 상기 게이트 구조물의 측벽을 따라 배치되고,
상기 제2 스페이서 부분은 상기 핀 상부 표면 아래로 연장되며 상기 S/D 영역의 측벽을 따라 배치되는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제2 스페이서 부분은 테이퍼드(tapered) 구조를 갖는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 스페이서 부분은 비-테이퍼드(non-tapered) 구조를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제2 스페이서 부분의 제1 측벽은 상기 핀 구조물에 인접하고 상기 제2 스페이서 부분의 제2 측벽은 상기 S/D 영역에 인접한 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제2 스페이서 부분은, 상기 핀 구조물에 인접한 경사진 측벽 및 상기 S/D 영역에 인접한 실질적으로 수직인 측벽을 갖는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 스페이서 부분은 상기 핀 구조물 내에 배치되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제2 스페이서 부분은 상기 핀 구조물과 상기 S/D 영역 사이에 배치되는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제2 스페이서 부분의 측벽과 상기 핀 상부 표면은 약 15도 내지 약 90도 범위의 각도를 형성하는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 S/D 영역의 제1 부분은 상기 핀 구조물 내에 배치되며 상기 S/D 영역의 제2 부분은 상기 핀 상부 표면 위로 연장되고,
상기 제1 부분의 측벽은 실질적으로 수직인 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
상기 제1 스페이서 부분은, 상기 핀 상부 표면 위로 연장되는 상기 S/D 영역의 부분을 따라 배치되는 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물;
상기 핀 구조물 내에 배치된 소스/드레인(S/D) 영역;
상기 핀 상부 표면 상에 배치된 게이트 구조물; 및
상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서
를 포함하고,
상기 제1 스페이서 부분은 비-테이퍼드 구조이며 상기 핀 상부 표면 위로 연장되고,
상기 제2 스페이서 부분은 테이퍼드 구조이며 상기 핀 구조물 내에 배치되는 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제2 스페이서 부분은, 상기 핀 구조물에 인접한 제1 경사진 측벽 및 상기 S/D 영역에 인접한 제2 경사진 측벽을 갖는 것인, 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
상기 S/D 영역의 제1 부분은 상기 제2 스페이서 부분에 인접하며 상기 S/D 영역의 상기 제1 부분은 경사진 측벽을 갖고,
상기 S/D 영역의 제2 부분은 상기 제2 스페이서 부분 아래로 연장되며 상기 S/D 영역의 상기 제2 부분은 실질적으로 수직인 측벽을 갖는 것인, 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
상기 S/D 영역의 제1 부분은 상기 제2 스페이서 부분에 인접하며 상기 S/D 영역의 상기 제1 부분은 제1 폭을 갖고,
상기 S/D 영역의 제2 부분은 상기 제2 스페이서 부분 아래로 연장되며 상기 S/D 영역의 상기 제2 부분은 상기 제1 폭보다 더 큰 제2 폭을 갖는 것인, 반도체 디바이스.
실시예 15. 실시예 11에 있어서,
상기 제2 스페이서 부분은 상기 게이트 구조물 아래에 있는 상기 핀 구조물의 부분과 상기 S/D 영역 사이에 배치되는 것인, 반도체 디바이스.
실시예 16. 실시예 11에 있어서,
상기 제2 스페이서 부분은 상기 S/D 영역의 측벽을 따라 배치되며 상기 게이트 구조물의 측벽을 따라 배치되지 않는 것인, 반도체 디바이스.
실시예 17. 방법에 있어서,
기판 상에, 핀 상부 표면을 갖는 핀 구조물을 형성하는 단계;
상기 핀 상부 표면 상에 제1 및 제2 폴리실리콘 구조물을 형성하는 단계;
상기 핀 구조물 내에 그리고 상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 스페이서 개구를 형성하는 단계;
게이트 스페이서를 형성하는 단계로서,
상기 제1 폴리실리콘 구조물의 측벽을 따라 상기 게이트 스페이서의 제1 스페이서 부분을 형성하는 단계와,
상기 스페이서 개구 내에 상기 게이트 스페이서의 제2 스페이서 부분을 형성하는 단계
를 포함하는, 상기 게이트 스페이서를 형성하는 단계;
상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 S/D 영역을 형성하는 단계; 및
상기 제1 및 제2 폴리실리콘 구조물을 제1 및 제2 게이트 구조물로 대체하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 스페이서 개구를 형성하는 단계는, 상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이의 상기 핀 구조물의 노출된 영역을 에칭하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 게이트 스페이서를 형성하는 단계는, 상기 제1 및 제2 폴리실리콘 구조물 상에 그리고 상기 스페이서 개구 내에 스페이서 재료 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 S/D 영역을 형성하는 단계는:
S/D 개구를 형성하도록 상기 스페이서 개구 내의 상기 핀 구조물의 노출된 영역을 에칭하는 단계; 및
상기 S/D 개구 내에 반도체 층을 에피텍셜 성장시키는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물;
    상기 핀 구조물 상에 배치된 소스/드레인(S/D; source/drain) 영역;
    상기 핀 상부 표면 상에 배치된 게이트 구조물; 및
    상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서
    를 포함하고,
    상기 제1 스페이서 부분은 상기 핀 상부 표면 위로 연장되며 상기 게이트 구조물의 측벽을 따라 배치되고,
    상기 제2 스페이서 부분은 상기 핀 상부 표면 아래로 연장되며 상기 S/D 영역의 측벽을 따라 배치되는 것인, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제2 스페이서 부분은 테이퍼드(tapered) 구조를 갖는 것인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 제1 스페이서 부분은 비-테이퍼드(non-tapered) 구조를 갖는 것인, 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 제2 스페이서 부분의 제1 측벽은 상기 핀 구조물에 인접하고 상기 제2 스페이서 부분의 제2 측벽은 상기 S/D 영역에 인접한 것인, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제2 스페이서 부분은, 상기 핀 구조물에 인접한 경사진 측벽 및 상기 S/D 영역에 인접한 수직인 측벽을 갖는 것인, 반도체 디바이스.
  6. 청구항 1에 있어서,
    상기 제2 스페이서 부분은 상기 핀 구조물 내에 배치되는 것인, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제2 스페이서 부분은 상기 핀 구조물과 상기 S/D 영역 사이에 배치되는 것인, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 S/D 영역의 제1 부분은 상기 핀 구조물 내에 배치되며 상기 S/D 영역의 제2 부분은 상기 핀 상부 표면 위로 연장되고,
    상기 제1 부분의 측벽은 수직인 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된, 핀 상부 표면을 갖는 핀 구조물;
    상기 핀 구조물 내에 배치된 소스/드레인(S/D) 영역;
    상기 핀 상부 표면 상에 배치된 게이트 구조물; 및
    상기 게이트 구조물과 상기 S/D 영역 사이에 배치된, 제1 및 제2 스페이서 부분을 갖는 게이트 스페이서
    를 포함하고,
    상기 제1 스페이서 부분은 비-테이퍼드 구조이며 상기 핀 상부 표면 위로 연장되고,
    상기 제2 스페이서 부분은 테이퍼드 구조이며 상기 핀 구조물 내에 배치되는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    기판 상에, 핀 상부 표면을 갖는 핀 구조물을 형성하는 단계;
    상기 핀 상부 표면 상에 제1 및 제2 폴리실리콘 구조물을 형성하는 단계;
    상기 핀 구조물 내에 그리고 상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 스페이서 개구를 형성하는 단계;
    게이트 스페이서를 형성하는 단계로서,
    상기 제1 폴리실리콘 구조물의 측벽을 따라 상기 게이트 스페이서의 제1 스페이서 부분을 형성하는 단계와,
    상기 스페이서 개구 내에 상기 게이트 스페이서의 제2 스페이서 부분을 형성하는 단계
    를 포함하는, 상기 게이트 스페이서를 형성하는 단계;
    상기 제1 폴리실리콘 구조물과 상기 제2 폴리실리콘 구조물 사이에 S/D 영역을 형성하는 단계; 및
    상기 제1 및 제2 폴리실리콘 구조물을 제1 및 제2 게이트 구조물로 대체하는 단계
    를 포함하는, 방법.
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