CN113629055A - 半导体器件及其制造方法 - Google Patents

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吕威良
陈建颖
林志翰
廖家阳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了一种半导体器件及其制造方法。半导体器件包括衬底、设置在衬底上具有鳍顶面的鳍状结构、设置在鳍结构上的源/漏(S/D)区、设置在鳍顶面上的栅极结构、以及具有设置在栅极结构和源/漏区之间的第一和第二间隔件部分的栅极间隔件。第一间隔件部分在鳍顶面上方延伸并且沿着栅极结构的侧壁设置。第二间隔件部分在鳍顶面下方延伸并沿着源/漏区的侧壁设置。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体行业不断缩小半导体器件(诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET))的尺寸。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：衬底；鳍结构，具有设置在所述衬底上的鳍顶面；源/漏(S/D)区，设置在所述鳍结构上；栅极结构，设置在所述鳍顶面上；以及栅极间隔件，具有设置在所述栅极结构和所述源/漏区之间的第一间隔件部分和第二间隔件部分，
其中，所述第一间隔件部分在所述鳍顶面上方延伸并且沿着所述栅极结构的侧壁设置，以及其中，所述第二间隔件部分在所述鳍顶面下方延伸到并且沿着所述源/漏区的侧壁设置。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：衬底；鳍结构，具有设置在所述衬底上的鳍顶面；源/漏(S/D)区，设置在所述鳍结构内；栅极结构，设置在所述鳍顶面上；以及栅极间隔件，具有设置在所述栅极结构和所述源/漏区之间的第一间隔件部分和第二间隔件部分，
其中，所述第一间隔件部分是非锥形结构并且在所述鳍顶面上方延伸，以及其中，所述第二间隔件部分是锥形结构并且设置在所述鳍结构内。
根据本发明实施例的又一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成具有鳍顶面的鳍结构；在所述鳍顶面上形成第一多晶硅结构和第二多晶硅结构；在所述鳍结构内以及所述第一多晶硅结构和所述第二多晶硅结构之间形成间隔件开口；形成栅极间隔件；在所述第一多晶硅结构和所述第二多晶硅结构之间形成源/漏区；以及用第一栅极结构和第二栅极结构代替所述第一多晶硅结构和所述第二多晶硅结构
其中，形成所述栅极间隔件包括：沿着所述第一多晶硅结构的侧壁形成所述栅极间隔件的第一间隔件部分，和在间隔件开口内形成所述栅极间隔件的第二间隔件部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
图1A示出了根据一些实施例的半导体器件的等距视图。
图1B-图1D示出了根据一些实施例的具有延伸的栅极间隔件的半导体器件的截面图。
图2是根据一些实施例的用于制造具有延伸的栅极间隔件的半导体器件的方法的流程图。
图3-图4、图5A-图12B和图13-图14示出了根据一些实施例的在其制造工艺的各个阶段的具有延伸的栅极间隔件的半导体器件的等距视图和截面图。
现在将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。除非另有说明，否则对具有相同注释的元件的讨论彼此适用。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
需要注意的是，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用表示所描述的实施例可以包括特定的部件、结构或特征，但每个实施例可能不一定包括特定部件、结构或特征。此外，这些短语不一定指相同的实施例。此外，当结合实施例描述特定部件、结构或特征时，无论是否明确描述，结合其他实施例来实现这样的部件、结构或特征将在本领域技术人员的知识范围内。
应当理解，本文中的用语或术语是为了描述的目的而非限制性的，使得相关领域技术人员根据本文的教导理解本说明书的术语或用语应。
在一些实施例中，术语“约”和“基本上”可以表示给定量的值在该值的5％内变化(例如，±1％、±2％、±3％、±4％、±5％的值)。这些值仅是示例而不是限制性的。术语“约”和“基本上”可以指相关领域技术人员根据本文的教导所解释的值的百分比。
本文公开的鳍结构可以通过任何合适的方法图案化。例如，鳍结构可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。双重图案化或多重图案化工艺可以结合光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
本公开提供在栅极结构中具有延伸的栅极间隔件的示例半导体器件(例如，finFET)以及形成这种半导体器件的示例方法。延伸的栅极间隔件改善了外延源/漏(S/D)区的侧壁轮廓，并防止外延S/D区在制造过程中延伸到栅极结构区中，以避免外延S/D区和栅极结构之间的电短路。
在一些实施例中，栅极结构设置在半导体器件的鳍结构上，并且外延S/D区生长在鳍结构的蚀刻区内。栅极结构通过沿着栅极结构的侧壁设置的延伸的栅极间隔件与外延源/漏区分开。在一些实施例中，延伸栅极间隔件的第一间隔件部分设置在鳍结构的鳍顶面上，并且延伸栅极间隔件的第二间隔件部分设置在鳍结构内。第一间隔件部分可具有非锥形结构，而第二间隔件部分可具有锥形结构。第一间隔件部分可以在相邻结构的后续处理期间保护栅极结构。第二间隔件部分可以控制形成在鳍结构中的用于在源/漏开口中生长外延源/漏区的源/漏开口的蚀刻轮廓。结果，第二间隔件部分控制在S/D开口中生长的外延S/D区的侧壁轮廓并且防止外延S/D区延伸到栅极结构区中。
图1A示出了根据一些实施例的具有FET 102A和102B的半导体器件100的等距视图。在一些实施例中，FET 102A和102B可以代表n型FET 102A和102B(NFET 102A和102B)或p型FET 102A和102B(PFET 102A和102B)。除非另有说明，FET 102A和102B的讨论适用于NFET102A和102B以及PFET 102A和102B。图1B和图1C示出了沿着图1A的线A-A的FET 102A的截面图。图1D图示了沿着图1A的线B-B的FET 102B的截面图。为简单起见，图1B-图1D示出了半导体器件100的截面图，半导体器件100具有未在图1A中示出的附加结构的。除非另有说明，否则对具有相同注释的FET 102A和102B的元件的讨论彼此适用。
参考图1A，FET 102A和102B可以包括设置在相应鳍结构106A和106B上的栅极结构112A和112B的阵列，以及设置在相应鳍结构106A和106B的部分上的未被相应栅极结构112A和112B覆盖的外延S/D区110A和110B的阵列。FET 102A和102B还可以包括栅极间隔件114A-114B和115A-115B(也称为延伸的栅极间隔件114A-114B和115A-115B)、浅沟槽隔离(STI)区116、蚀刻停止层(ESL)11和层间介电(ILD)层118。ILD层118可以设置在ESL117上。在一些实施例中，栅极间隔件114A-114B和115A-115B、STI区域116、ESL117和ILD层118可以包括绝缘材料，诸如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氧氮化硅(SiOCN)和氧化锗硅。
FET 102A和102B可以形成在衬底104上。可以在衬底104上形成其他FET和/或结构(例如，隔离结构)。衬底104可以是半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构及其组合。此外，衬底104可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。在一些实施例中，鳍结构106A-106B可以包括类似于衬底104的材料并且沿着X轴延伸。在一些实施例中，鳍结构106A和106B可以具有相似的尺寸。
参考图1B，FET 102A可以包括设置在鳍顶面106At上的栅极结构112A、设置在鳍结构106A内的外延S/D区110A(图1B中可见外延S/D区110A中的一个)、以及栅极间隔件114A和114B。栅极结构112A可以是多层结构并且可以具有栅极节距GP1。栅极节距定义为具有相等栅极长度(例如，栅极长度GL1)的相邻栅极结构(例如，栅极结构112A)之间沿着X轴的距离与相邻栅极结构中的一个的栅极长度之和。每个栅极结构112A可以包括界面氧化物(IO)层120、设置在IO层120上的高k(HK)栅极介电层122、设置在HK栅极介电层122上的功函数金属(WFM)层124、以及设置在WFM层124上的栅极金属填充层126。
IO层120可以包括氧化硅(SiO2)、氧化硅锗(SiGeOx)或氧化锗(GeOx)。HK栅极介电层122可以包括(i)诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)和硅酸锆(ZrSiO2)的高k介电材料，以及(ii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)氧化物的高k介电材料，(iii)其他合适的高k电介质材料，或(iv)它们的组合。如本文所用，术语“高k”是指高介电常数。在半导体器件结构和制造工艺领域，高k是指介电常数大于SiO2的介电常数(例如大于3.9)。
对于NFET 102A，WFM层124可以包括具有比鳍结构106A的材料的价带能量更接近导带能量的功函数值的金属材料。例如，WFM层124可以包括功函数值小于4.5eV(例如，约3.5eV至约4.4eV)的基于Al或掺杂Al的金属材料，其可以比基于Si或基于SiGe的鳍结构106A的价带能量(例如5.2eV的Si或4.8eV的SiGe)更接近导带能量(例如4.1eV的Si或3.8eV的SiGe)。在一些实施例中，WFM层124可包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、掺铝钛(Ti)、掺铝氮化钛(TiN)、掺Al钽(Ta)、掺Al氮化钽(TaN)、其他合适的基于Al的材料，或它们的组合。
对于PFET 102A，WFM层124可以包括比鳍结构106A的材料的导带边缘能量更接近价带边缘能量的功函数值的金属材料。例如，WFM层124可以包括功函数值等于或大于4.5eV(例如，约4.5eV到约5.5eV)的基本上不含Al(例如，没有Al)的金属材料，其可以比基于Si或基于SiGe的鳍结构106A的价带边缘能量(例如，5.2eV的Si或4.8eV的SiGe)更接近导带边缘能量(例如，4.1eV的Si或3.8eV的SiGe)。在一些实施例中，WFM层124可以包括基本上无Al(例如，没有Al)的基于Ti或或基于Ta的氮化物或合金，诸如氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)、钽金(Ta-Au)合金、钽铜(Ta-Cu)及其组合。
栅极金属填充层126可以包括合适的导电材料，诸如钨(W)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金及其组合。在一些实施例中，栅极金属填充层126可以包括基本上无氟的金属层(例如，无氟的W)。基本上不含氟的金属层可以包括小于约5原子百分比的离子、原子和/或分子形式的氟污染物的量。在一些实施例中，栅极结构112A可通过栅极盖层(未显示)与上覆互连结构(未显示)电隔离，栅极覆盖层可包括介电氮化物层。
对于NFET 102A，外延S/D区110A可以包括外延生长的半导体材料(诸如Si)，以及n型掺杂剂(诸如磷和其他合适的n型掺杂剂)。对于PFET 102A，外延S/D区110A可以包括外延生长的半导体材料(诸如Si和SiGe)，以及p型掺杂剂(诸如硼和其他合适的p型掺杂剂)。
在一些实施例中，栅极间隔件114A和114B可以包括第一间隔件部分128A和130A，以及第二间隔件部分128B和130B。第一间隔件部分128A和130A在相邻结构的后续处理期间保护栅极结构112A，例如外延S/D区110A上的ESL117、ILD层118和S/D接触结构(未示出)。第二间隔件部分128B和130B控制形成在鳍结构106A中的S/D开口1042(图10A中所示的S/D开口1042中的一个)的蚀刻轮廓，用于后续S/D开口1042中外延S/D区110A的生长，这将在下面详细描述。结果，第二间隔件部分128B和130B控制外延S/D区110A的侧壁轮廓并防止外延S/D区110A延伸到栅极结构112A下方的鳍结构106A的区域中。如图1B所示，外延S/D区110A沿着Z轴具有基本上垂直的侧壁，并且由于第二间隔件部分128B和130B而与栅极结构112A隔开距离D1和D2。距离D1和D2可以是栅极结构112A的相邻侧壁与在第二间隔件部分128B和130B下方延伸的外延S/D区110A的部分的相邻侧壁之间的距离。在一些实施例中，距离D1和D2可以彼此相等或不同，并且可以在从约1nm到约15nm的范围内。如果距离D1和D2低于约1nm，则掺杂剂和/或其他材料可能从外延S/D区110A扩散到栅极结构112A中，这会降低器件性能。另一方面，如果距离D1和D2大于15nm，则器件尺寸和制造成本会增加。
第一间隔件部分128A和130A在鳍顶面106At上方延伸并且可以具有非锥形结构。第一间隔件部分128A和130A可以分别具有可以彼此相等或不同的厚度T1和T2，并且可以在约1nm到约10nm的范围内，以在不影响器件尺寸和制造成本的情况下充分保护栅极结构112A。在一些实施例中，距离D1和D2可以等于或不同于各自的厚度T1和T2。
第二间隔件部分128B和130B在鳍顶面106At下方分别延伸可以彼此相等或不同的距离D3和D4。第二间隔件部分128B和130B可以具有锥形结构，其中第一侧壁和第二侧壁彼此面对。第二间隔件部分128B和130B的第一侧壁与外延S/D区110A相邻并且与鳍顶面106At形成角度A和B。第二间隔件部分128B和130B的第二侧壁与鳍结构106A相邻并且与鳍顶面106At形成角度C和D。角度A和B也形成在外延S/D区110A的侧壁和鳍顶面106At之间。
为了在不影响器件尺寸和制造成本的情况下充分控制外延S/D区110A的侧壁轮廓，距离D3和D4的范围从约1nm到约10nm，角度A和B的范围从约15度到约90度。此外，为了充分控制外延S/D区110A的侧壁轮廓，厚度T1和T2、距离D3和D4以及角度A和B的值可以受以下条件限制：(i)厚度之间的差异T1和T2在约10nm和约-10nm之间，(ii)距离D3和D4之间的差在约10nm和约-10nm之间，(iii)厚度T1和距离D3之间的差在约10nm和约-10nm之间，(iv)厚度T2和距离D4之间的差在约10nm和约-10nm之间，以及(v)角度A和B之间的差等于0度或在约0度和约60度之间。
在一些实施例中，角度C和D小于相应的角度A和B并且可以在从约30度到约60度的范围内。在一些实施例中，角度A和C之间的比率以及角度B和D之间的比率可以是约2:1。在一些实施例中，外延S/D区110A沿着Z轴在第二间隔件部分128B和130B下方延伸距离H1并且沿着Z轴在第二间隔件部分128B和130B上方延伸距离H2。在一些实施例中，距离H1大于距离H2、D3和D4，并且距离H2小于距离D3和D4。
在一些实施例中，如果角度A和B小于约90度(例如，角度A和B在约60度和约90度之间)，则第二间隔件部分128B和130B以及外延S/D区110A可以具有如图1C所示的截面结构，而不是图1B所示的截面结构。在这种情况下，第二间隔件部分128B和130B在鳍顶面106At下方延伸距离D7和D8，距离D7和D8比距离D3和D4短。此外，栅极结构112A的相邻侧壁与在第二间隔件部分128B和130B下方延伸的外延S/D区110A的部分的相邻侧壁之间的距离是距离D5和D6，距离D5和D6短于距离D1和D2以及厚度T1和T2。由于在形成S/D开口1042期间由第二间隔件部分128B和130B控制蚀刻轮廓，所以在第二间隔件部分128B和130B下方延伸的外延S/D区110A的这些部分可以具有沿着Z轴的基本上垂直的侧壁(参照图10A描述)。另一方面，与第二间隔件部分128B和130B相邻的外延S/D区110A的部分可以具有倾斜侧壁，在外延S/D区110A的倾斜侧壁和鳍顶面106At之间形成角度A和B。
与距离D3和D4类似，距离D7和D8的值可以受到以下条件的限制:(i)距离D7和D8之间的差在约10nm和约-10nm之间，(ii)厚度T1和距离D7之间的差在约10nm和约-10nm之间，并且(iii)厚度T2和距离D8之间的差在约10nm和约-10nm之间。
参考图1D，FET 102B可以包括设置在鳍顶面106Bt上的栅极结构112B、设置在鳍结构106B内的外延S/D区110B(图1D中可见的外延S/D区110A中的一个)，以及栅极间隔件115A和115B。除非另有说明，栅极结构112A和外延S/D区110A的讨论适用于栅极结构112B和外延S/D区110B。每个栅极结构112B可以包括IO层120、设置在IO层120上的HK栅极介电层122、设置在HK栅极介电层122上的WFM层124和设置在WFM层124上的栅极金属填充层126。栅极结构112B可以具有类似于栅极结构112A的栅极长度GL1并且可以具有栅极节距GP2，其比栅极结构112A的GP1大约2倍至约5倍。尽管可以使用类似的操作(以下参照图2描述)在衬底104上同时形成FET 102A和102B，但由于栅极节距GP1和GP2不同导致栅极结构112A之间和栅极结构112B之间的间距不同，外延S/D区110B和栅极间隔件115A和115B的尺寸可以不同于外延S/D区110A和栅极间隔件114A和114B的尺寸。由于较大的栅极节距GP2，外延S/D区110B沿着X轴可以比外延S/D区110A更宽。
类似于栅极间隔件114A和114B，栅极间隔件115A和115B包括第一间隔件部分132A和134A以及第二间隔件部分132B和134B。第一间隔件部分132A和134A在相邻结构的后续处理期间保护栅极结构112B，例如外延S/D区110B上的ESL117、ILD层118和S/D接触结构(未示出)。第二间隔件部分132B和134B控制形成在鳍结构106B中的S/D开口(未示出)的蚀刻轮廓，用于后续在S/D开口中的外延S/D区110B的生长。结果，第二间隔件部分132B和134B控制外延S/D区110B的侧壁轮廓并防止外延S/D区110B延伸到栅极结构112B下方的鳍结构106B的区域中。如图1D所示，外延S/D区110B具有沿着Z轴的基本上垂直的侧壁，并且由于第二间隔件部分132B和134B而与栅极结构112B分开距离D9和D10。距离D9和D10可以是栅极结构112B的相邻侧壁与在第二间隔件部分132B和134B下方延伸的外延S/D区110B的部分的相邻侧壁之间的距离。在一些实施例中，距离D9和D10可以彼此相等或不同，并且可以在约1nm到约15nm的范围内，类似于FET 102A的距离D1和D2。
第一间隔件部分132A和134A在鳍顶面106Bt上方延伸并且可以具有非锥形结构。第一间隔件部分132A和134A可以分别具有可以彼此相等或不同的厚度T3和T4，并且可以在约1nm到约10nm的范围内，以在不影响器件尺寸和制造成本的情况下充分保护栅极结构112B。在一些实施例中，距离D9和D10可以等于或不同于各自的厚度T3和T4。在一些实施例中，厚度T3和T4可以大于第一间隔件部分128A和130A的相应厚度T1和T2，因为在栅极间隔件114A-114B和115A-115B的形成期间，可以在栅极结构112B之间的更宽间距内沉积比在栅极结构112A之间的更窄间距内沉积的更厚的间隔件材料。
第二间隔件部分132B和134B在鳍顶面106Bt下方分别延伸可以彼此相等或不同的距离D11和D12。在一些实施例中，距离D11和D12可以比第二间隔件部分128A和130A的相应距离D3和D4短。这种距离差异可能是由于其中形成栅极间隔件114A-114B和115A-115B的间隔件开口740和1340(分别参考图7A和图13描述)的曲率半径的不同。与通过蚀刻栅极结构112A之间的鳍结构106A同时在相同操作中形成的间隔开口740相比，通过蚀刻栅极结构112B之间的鳍结构106B形成的间隔开口1340可以具有更小的曲率半径。由于间隔件开口1340的较小曲率半径，与第二间隔件部分128B和130B的距离D3和D4相比，第二间隔件部分132B和134B延伸到鳍结构106B中的距离D11和D12更短。间隔件开口740和1340的曲率半径的差异可能是由于蚀刻区域的宽度和蚀刻区域的曲率半径之间的反比关系。由于栅极结构112B之间的间隔件开口1340比栅极结构112A之间的间隔件开口740宽，所以间隔件开口1340的曲率半径小于间隔件开口740的曲率半径。
类似于第二间隔件部分128B和130B，第二间隔件部分132B和134B可以具有锥形结构，其中第一侧壁和第二侧壁彼此面对。第二间隔件部分132B和134B的第一侧壁与外延S/D区110B相邻并且与鳍顶面106Bt形成角度E和F。第二间隔件部分132B和134B的第二侧壁与鳍结构106B相邻并且与鳍顶面106Bt形成角度G和H。角度E和F也形成在外延S/D区110B的侧壁和鳍顶面106Bt之间。
为了在不影响器件尺寸和制造成本的情况下充分控制外延S/D区110B的侧壁轮廓，距离D11和D12的范围从约1nm到约10nm，并且角度E和F的范围可以从约15度到约90度。类似于第二间隔件部分128B和130B，厚度T3和T4、距离D11和D12以及角度E和F的值可以由以下条件约束：(i)厚度T3和T4之间的差在约10nm和约-10nm之间，(ii)距离D11和D12之间的差在约10nm和约-10nm之间，(iii)厚度T3和距离D11之间的差在约10nm和约-10nm之间，(iv)厚度T4和距离D12之间的差在约10nm和约-10nm之间，并且(v)角E和F之间的差等于0度或者在约0度和约60度之间。此外，厚度T1和T4的值、以及距离D3和D4以及D11和D12的值可以受到以下条件的约束：(i)厚度T3和T4之间的差与厚度T1和T2之间的差在约10nm和约-10nm之间，以及(ii)距离D11和D12之间的差与距离D3和D4之间的差在约10nm和约-10nm之间。
在一些实施例中，角度G和H小于相应的角度E和F，并且可以在从约30度到约60度的范围内。在一些实施例中，角度E和G之间的比率以及角度F和H之间的比率可以是约2:1。
图2是根据一些实施例的用于制造具有如图1B所示的横截面的FET102A的示例方法200的流程图。出于说明的目的，将参考用于制造如图3-图4和图5A-图12B所示的FET102A的示例制造工艺来描述图2所示的操作。图3-图4和图5A-图12B是根据各种实施例在制造的各个阶段沿着图1A的线A-A和C-C的FET 102A的是等距视图和截面图。操作可以按照不同的顺序执行，也可以不执行，具体取决于特定的应用。应当注意，方法200可能不会产生完整的FET 102A。因此，应当理解，可以在方法200之前、期间和之后提供额外的工艺，并且一些其他工艺在本文中可能仅被简要描述。图3-图4和图5A-图12B具有与上面描述图1A-图1C中元件相同的注释。尽管方法200描述了用于制造FET 102A的操作，但是可以执行类似的操作以在相同衬底104上与FET 102A同时制造FET 102B。
在操作205中，在衬底上形成鳍结构。例如，如图3所示，鳍结构106A形成在衬底104上。鳍结构106A的形成可以包括在衬底104上使用光刻图案化工艺。可以在衬底104上同时进行类似的操作以形成鳍结构106B。在形成鳍结构106A之后，可以形成STI区116，如图3所示。
参考图2，在操作210中，在鳍结构上形成多晶硅结构。例如，如参考图4和图5A-图6B所描述的，多晶硅结构612形成在鳍结构106A上。多晶硅结构612的形成可以包括以下顺序操作：(i)在图3的结构上沉积多晶硅层412，如图4所示，(ii)在多晶硅层412上沉积硬掩模435，如图4所示，(iii)在硬掩模435上沉积掩模层436，如图4所示，(iv)形成图案掩模层536，如图5A所示，以及(v)通过图案化的掩模层536蚀刻硬掩模435和多晶硅层412以形成具有栅极节距GP1的多晶硅结构612，如图6A-图6B所示。尽管可以在鳍结构106B上同时执行类似的操作以在鳍结构106B上形成类似的多晶硅结构612，但是使用不同的掩模图案来在鳍结构106B上形成多晶硅结构以实现FET 102B的栅极节距GP2。
参考图2，在操作215中，形成栅极间隔件，其中第一间隔件部分沿着多晶硅结构的侧壁，而第二间隔件部分位于鳍结构内。例如，如参考图7A-图9B所描述的，栅极间隔件114A和114B形成有沿着多晶硅结构612的侧壁的第一间隔件部分128A和130A以及在鳍结构106A内的第二间隔件部分128B和130B。栅极间隔件114A和114B的形成可以包括顺序操作：(i)形成间隔件开口740，如图7A-图7B所示，通过穿过多晶硅结构612之间的开口638(图6A中所示)蚀刻鳍结构106A的暴露区域，(ii)去除图案化的掩模层536，(iii)在图7A-图7B的结构上沉积间隔材料层714，以形成图8A-图8B的结构，以及(iv)蚀刻间隔件材料层714以形成栅极间隔件114A和114B，如图9A-图9B所示。
通过开口638蚀刻鳍结构106A可以包括使用在从约10mtorr到约200mtorr范围内的压力、以及范围从约100W到约800W的偏置功率下的蚀刻气体，诸如具有氯、溴化氢(HBr)和氦气的气体混合物的六氟化硫(SF6)和四氟化碳(CF4)。在一些实施例中，蚀刻气体SF6或CF4与气体混合物的比率范围可以从约1：10到约1：25。在一些实施例中，如果蚀刻偏置功率为100W，则蚀刻可以在约20℃至约60℃的温度范围内进行约300秒至约1200秒的持续时间。在一些实施例中，如果蚀刻偏置功率为800W，则蚀刻可以在约20℃至约60℃的温度范围内进行约100秒至约500秒的持续时间。
如图13所示，可以通过FET 102B的多晶硅结构612之间的开口在鳍状结构106B的暴露区域上同时进行类似的蚀刻操作，以形成间隔件开口1340。由于FET 102B的多晶硅结构612之间的间距较宽，间隔件开口1340的曲率半径小于间隔件740的曲率半径，并且间隔件开口1340的最大高度H5小于间隔件开口740的最大高度H4，如图14所示。结果，与如图9A所示的第二间隔件部分128B和130B的距离D3和D4相比，第二间隔件部分132B和134B以更短的距离D11和D12形成到鳍结构106B中，如图14所示。如图14所示，栅极间隔件115A和115B可以在与形成栅极间隔件114A和114B的顺序操作(ii)-(iv)类似的操作中形成在图13的结构上。
参考图2，在操作220中，在鳍结构上形成外延S/D区。例如，如参考图10A-图11B所描述的，在鳍结构106A中形成外延S/D区110A。外延S/D区110A的形成可以包括以下顺序操作：(i)形成S/D开口1042，如图10A所示，以及(ii)在S/D开口1042内外延生长半导体材料以形成外延S/D区域110A，如图11A-图11B所示。S/D开口1042的形成可以包括通过间隔件开口740蚀刻鳍结构106A并且将间隔件开口740延伸到第二间隔件部分128A和130B下方的距离H1，如图10A所示。形成外延S/D区110A之后可以形成ESL117和ILD层118，如图12A-图12B所示。
参考图2，在操作225中，多晶硅结构被栅极结构代替。例如，如图12A所示，多晶硅结构612和硬掩模435被栅极结构112A代替。多晶硅结构612和硬掩模435被栅极结构112A代替可以包括顺序操作：(i)蚀刻硬掩模435，(ii)蚀刻多晶硅结构612以形成栅极开口(未示出)，(iii)形成在栅极开口内的鳍结构106A上的IO层120，如图12A所示，(iv)在IO层120上沉积HK栅极介电层122，(v)在HK栅极介电层122上沉积WFM层124，(vi)在WFM层124上沉积栅极金属填充层126，以及(vi)执行化学机械抛光(CMP)工艺以基本上使HK栅极介电层122、WFM层124和栅极金属填充层126的顶面与ILD层118的顶面共面，如图12A所示。
本公开提供在栅极结构(例如，栅极结构112A和112B)中具有延伸的栅极间隔件(例如，栅极间隔件114A-114B和115A-115B)的示例半导体器件(例如，FET 102A和102B)和形成这种半导体器件的示例方法(例如，方法200)。延伸的栅极间隔件改善了外延源/漏(S/D)区(例如外延S/D区110A和110B)的侧壁轮廓并防止外延S/D区在制造过程中延伸到栅极结构区中以避免外延S/D区和栅极结构之间的电短路。
在一些实施例中，栅极结构设置在半导体器件的鳍结构(例如，鳍结构106A和106B)上并且外延S/D区生长在鳍结构的蚀刻区域内。栅极结构通过沿着栅极结构的侧壁设置的延伸的栅极间隔件与外延源/漏区分开。在一些实施例中，延伸的栅极间隔件的第一间隔件部分(例如，第一间隔件部分128A-130A和132A-134A)设置在鳍结构的鳍顶面(例如，鳍顶面106At和106Bt)上，并且延伸的栅极间隔件的第二间隔件部分(例如，第二间隔件部分128B-130B和132B-134B)设置在鳍结构内。第一间隔件部分可具有非锥形结构，而第二间隔件部分可具有锥形结构。第一间隔件部分可以在相邻结构的后续处理期间保护栅极结构。第二间隔件部分可以控制形成在鳍结构中的S/D开口(例如，S/D开口1042)的蚀刻轮廓，用于在S/D开口中生长外延S/D区。结果，第二间隔件部分控制在S/D开口中生长的外延S/D区的侧壁轮廓并且防止外延S/D区延伸到栅极结构区中。
在一些实施例中，半导体器件包括衬底、具有设置在衬底上的鳍顶面的鳍结构、设置在鳍结构上的源极/漏极(S/D)区、设置在鳍上的栅极结构顶面，以及栅极间隔件，其中第一间隔件部分和第二间隔件部分设置在栅极结构和源/漏区之间。第一间隔件部分在鳍顶面上方延伸并且沿着栅极结构的侧壁设置。第二间隔件部分在鳍顶面下方延伸并沿着源/漏区的侧壁设置。
在上述半导体器件中，第二间隔件部分具有锥形结构。
在上述半导体器件中，第一间隔件部分具有非锥形结构。
在上述半导体器件中，第二间隔件部的第一侧壁与鳍结构相邻，并且第二间隔件部的第二侧壁与源/漏区相邻。
在上述半导体器件中，第二间隔件部分具有与鳍结构相邻的倾斜侧壁和与源/漏区相邻的基本上垂直的侧壁。
在上述半导体器件中，第二间隔件部分设置在鳍结构内。
在上述半导体器件中，第二间隔件设置在鳍结构和源/漏区之间。
在上述半导体器件中，第二间隔件部分的侧壁和鳍顶面形成范围从约15度到约90度的角度。
在上述半导体器件中，S/D区的第一部分设置在鳍结构内，并且S/D区的第二部分在鳍顶面上方延伸，并且其中，第一部分的侧壁是基本上垂直的。
在上述半导体器件中，第一间隔件部分沿着在鳍顶面上方延伸的S/D区的部分设置。
在一些实施例中，半导体器件包括衬底、具有设置在衬底上的鳍顶面的鳍结构、设置在鳍结构内的源极/漏极(S/D)区域、设置在鳍上的栅极结构顶面，以及栅极间隔件，其中第一间隔件部分和第二间隔件部分设置在栅极结构和源/漏区之间。第一间隔件部分是非锥形结构并且在鳍顶面上方延伸。第二间隔件部为锥形结构且设置在鳍结构内。
在上述半导体器件中，第二间隔件部分具有与鳍结构相邻的第一倾斜侧壁和与源/漏区相邻的第二倾斜侧壁。
在上述半导体器件中，源/漏区的第一部分与第二间隔件部分相邻，并且源/漏区的第一部分具有倾斜的侧壁，并且其中，S/D区的第二部分在第二间隔件部分下方延伸，并且S/D区的第二部分具有基本上垂直的侧壁。
在上述半导体器件中，源/漏区的第一部分与第二间隔件部分相邻，并且源/漏区的第一部分具有第一宽度，并且其中，S/D区的第二部分在第二间隔件部分下方延伸，并且S/D区的第二部分具有大于第一宽度的第二宽度。
在上述半导体器件中，第二间隔件部分设置在源/漏区与位于栅极结构下方的鳍状结构的部分之间。
在上述半导体器件中，第二间隔件部分沿着源/漏区的侧壁设置，而不沿着栅极结构的侧壁设置。
在一些实施例中，一种方法包括在衬底上形成具有鳍顶面的鳍结构，在鳍顶面上形成第一和第二多晶硅结构，在鳍结构内以及第一和第二多晶硅之间形成间隔件开口结构，形成栅间隔件，在第一和第二多晶硅结构之间形成源/漏区，用第一和第二栅结构代替第一和第二多晶硅结构。形成栅极间隔件包括：沿着第一多晶硅结构的侧壁形成栅极间隔件的第一间隔件部分，以及在间隔件开口内形成栅极间隔件的第二间隔件部分。
在上述方法中，形成间隔件开口包括：在第一多晶硅结构和第二多晶硅结构之间蚀刻鳍结构的暴露区。
在上述方法中，形成栅极间隔件包括在第一多晶硅结构和第二多晶硅结构上以及在间隔件开口内沉积间隔件材料层。
在上述方法中，形成源/漏区包括：在间隔件开口内蚀刻鳍结构的暴露区以形成S/D开口；和在S/D开口内外延生长半导体层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍结构，具有设置在所述衬底上的鳍顶面；
源/漏(S/D)区，设置在所述鳍结构上；
栅极结构，设置在所述鳍顶面上；以及
栅极间隔件，具有设置在所述栅极结构和所述源/漏区之间的第一间隔件部分和第二间隔件部分，
其中，所述第一间隔件部分在所述鳍顶面上方延伸并且沿着所述栅极结构的侧壁设置，以及
其中，所述第二间隔件部分在所述鳍顶面下方延伸到并且沿着所述源/漏区的侧壁设置。
2.根据权利要求1所述的半导体器件，其中，所述第二间隔件部分具有锥形结构。
3.根据权利要求1所述的半导体器件，其中，所述第一间隔件部分具有非锥形结构。
4.根据权利要求1所述的半导体器件，其中，所述第二间隔件部的第一侧壁与所述鳍结构相邻，并且所述第二间隔件部的第二侧壁与所述源/漏区相邻。
5.根据权利要求1所述的半导体器件，其中，所述第二间隔件部分具有与所述鳍结构相邻的倾斜侧壁和与所述源/漏区相邻的基本上垂直的侧壁。
6.根据权利要求1所述的半导体器件，其中，所述第二间隔件部分设置在所述鳍结构内。
7.根据权利要求1所述的半导体器件，其中，所述第二间隔件设置在所述鳍结构和所述源/漏区之间。
8.根据权利要求1所述的半导体器件，其中，所述第二间隔件部分的侧壁和所述鳍顶面形成范围从约15度到约90度的角度。
9.一种半导体器件，包括：
衬底；
鳍结构，具有设置在所述衬底上的鳍顶面；
源/漏(S/D)区，设置在所述鳍结构内；
栅极结构，设置在所述鳍顶面上；以及
栅极间隔件，具有设置在所述栅极结构和所述源/漏区之间的第一间隔件部分和第二间隔件部分，
其中，所述第一间隔件部分是非锥形结构并且在所述鳍顶面上方延伸，以及
其中，所述第二间隔件部分是锥形结构并且设置在所述鳍结构内。
10.一种制造半导体器件的方法，包括：
在衬底上形成具有鳍顶面的鳍结构；
在所述鳍顶面上形成第一多晶硅结构和第二多晶硅结构；
在所述鳍结构内以及所述第一多晶硅结构和所述第二多晶硅结构之间形成间隔件开口；
形成栅极间隔件，其中，形成所述栅极间隔件包括：
沿着所述第一多晶硅结构的侧壁形成所述栅极间隔件的第一间隔件部分，和
在间隔件开口内形成所述栅极间隔件的第二间隔件部分；
在所述第一多晶硅结构和所述第二多晶硅结构之间形成源/漏区；以及
用第一栅极结构和第二栅极结构代替所述第一多晶硅结构和所述第二多晶硅结构。
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