TWI769871B - 半導體元件及其製造方法 - Google Patents

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Abstract

揭露了一種半導體元件及其製造方法。半導體元件包含基板、鰭狀結構、源極/汲極區域、閘極結構及閘極間隔物。鰭狀結構具有安置在基板上的鰭狀頂表面。源極/汲極區域安置在鰭狀結構上。閘極結構安置在鰭狀頂表面上。閘極間隔物具有安置在閘極結構與源極/汲極區域之間的第一間隔物部分及第二間隔物部分。第一間隔物部分在鰭狀頂表面上方延伸且沿閘極結構的側壁安置。第二間隔物部分在鰭狀頂表面下方延伸且沿源極/汲極區域的側壁安置。

Description

半導體元件及其製造方法
本揭露是有關於一種半導體元件及其製造方法。
隨著半導體技術的進步，對更高的儲存容量、更快的處理系統、更高的效能及更低的成本的需求不斷增長。為了滿足這些需求，半導體工業繼續縮小半導體元件的尺寸，該些半導體元件為諸如金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包含平面MOSFET及鰭式場效應電晶體(fin field effect transistor，finFET)。此按比例縮小已經增加了半導體製造製程的複雜性。
在一些實施例中，半導體元件包含基板、鰭狀結構、源極/汲極(source/drain，S/D)區域、閘極結構及閘極間隔物。鰭狀結構具有安置在基板上的鰭狀頂表面。源極/汲極區域安置在鰭狀結構上。閘極結構安置在鰭狀頂表面 上。閘極間隔物具有安置在閘極結構與源極/汲極區域之間的第一間隔物部分及第二間隔物部分。第一間隔物部分在鰭狀頂表面上方延伸且沿閘極結構的側壁安置。第二間隔物部分在鰭狀頂表面下方延伸且沿源極/汲極區域的側壁安置。
在一些實施例中，半導體元件包含基板、鰭狀結構、源極/汲極(source/drain，S/D)區域、閘極結構及閘極間隔物。鰭狀結構具有安置在基板上的鰭狀頂表面。源極/汲極區域安置在鰭狀結構內。閘極結構安置在鰭狀頂表面上。閘極間隔物具有安置在閘極結構與源極/汲極區域之間的第一間隔物部分及第二間隔物部分。第一間隔物部分係非錐形結構且在鰭狀頂表面上方延伸。第二間隔物部分係錐形結構且安置在鰭狀結構內。
在一些實施例中，方法包含以下步驟。在基板上形成具有鰭狀頂表面的鰭狀結構，在鰭狀頂表面上形成第一多晶矽結構及第二多晶矽結構，在鰭狀結構內以及第一多晶矽結構與第二多晶矽結構之間形成間隔物開口，形成閘極間隔物，在第一多晶矽結構與第二多晶矽結構之間形成S/D區域，及用第一閘極結構及第二閘極結構代替第一多晶矽結構及第二多晶矽結構。形成閘極間隔物包含以下步驟，沿第一多晶矽結構的側壁形成閘極間隔物的第一間隔物部分，以及在間隔物開口內形成閘極間隔物的第二間隔物部分。
100:半導體元件
102A、102B:FET
104:基板
106A、106B:鰭狀結構
110A、110B:磊晶S/D區域
112A、112B:閘極結構
114A、114B、115A:閘極間隔物
115B:閘極間隔物
116:淺溝槽隔離區域
117:蝕刻終止層
118:層間介電質層
106At、106Bt:鰭狀頂表面
120:接面氧化物層
122:高k閘極介電質層
124:功函數金屬層
126:閘極金屬填充層
128A、130A:第一間隔物部分
132A、134A:第一間隔物部分
128B、130B:第二間隔物部分
132B、134B:第二間隔物部分
200:方法
205、210、215、220:操作
225:操作
412:多晶矽層
435:硬遮罩
436:遮罩層
536:圖案化的遮罩層
612:多晶矽結構
638:開口
714:間隔物材料層
740、1340:間隔物開口
1042:S/D開口
A、B、C、D、E、F、G:角度
H:角度
A-A、B-B、C-C:線
D1、D2、D3、D4、D5:距離
D6、D7、D8、D9、D10:距離
D11、D12、H1、H2:距離
GL1:閘極長度
GP1、GP2:閘極間距
H4、H5:高度
T1、T2、T3、T4:厚度
當與隨附圖式一起閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。
第1A圖說明根據一些實施例的半導體元件的等距視圖。
第1B圖至第1D圖說明根據一些實施例的具有延伸的閘極間隔物的半導體元件的橫截面圖。
第2圖為根據一些實施例的用於製造具有延伸的閘極間隔物的半導體元件的方法的流程圖。
第3圖至第4圖、第5A圖至第12B圖及第13圖至第14圖說明根據一些實施例的在其製造製程的各個階段處具有延伸的閘極間隔物的半導體元件的等距視圖及橫截面圖。
現在將參考隨附附圖描述說明性實施例。在附圖中，相似的附圖標記通常指示相同、功能類似及/或結構類似的部件。除非以其他方式提及，否則對具有相同注釋的部件的論述適用於彼此。
以下揭露內容提供了用於實施所提供的主題的不同特徵的許多不同的實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。舉例而言，在以下描述中用於在第二特徵上方形成第一特徵的製程可以包含第一特徵及第二特 徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。如本文中所使用，第一特徵在第二特徵上的形成意謂第一特徵形成為與第二特徵直接接觸。另外，本揭露可以在各種實例中重複附圖標記及/或字母。該重複本身並不指示本文中所論述的實施例及/或組態之間的關係。
為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋元件在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
應注意，說明書中對「一個實施例」、「實施例」、「實例實施例」、「示例性」等的引用指示所描述的實施例可以包含特定的特徵、結構或特性，但每個實施例可能不一定包含特定的特徵、結構或特性。此外，此類短語不一定指相同的實施例。另外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確地描述，結合其他實施例來實現此特徵、結構或特性將在熟習此項技術者的知識範圍內。
應當理解，本文中的措詞或術語係出於描述而非限 制的目的，以使得本說明書的術語或措辭將由熟習相關技術者鑒於本文中的教導進行解釋。
在一些實施例中，術語「約」及「實質上」可以指示值的5%內變化(例如值的±1%、±2%、±3%、±4%、±5%)的給定數量的值。這些值僅為實例，而不旨在進行限制。術語「約」及「實質上」可以指如鑒於本文中的教導由熟習相關技術者解釋的值的百分比。
本文中所揭露的鰭狀結構可以藉由任何合適的方法來圖案化。例如，鰭狀結構可以使用一或多個微影製程來圖案化，該一或多個微影製程包含雙圖案化或多圖案化製程。雙圖案化或多圖案化製程可以將微影及自對準製程相結合，從而允許創建具有例如間距小於以其他方式使用單個直接微影製程可獲得的間距的圖案。例如，犧牲層在基板上方形成並使用微影製程進行圖案化。使用自對準製程，在圖案化的犧牲層旁邊形成間隔物。隨後去除犧牲層，且隨後可以使用剩餘的間隔物來對鰭狀結構進行圖案化。
本揭露提供了在閘極結構中具有延伸的閘極間隔物的實例半導體元件(例如finFET)以及形成此類半導體元件的實例方法。延伸的閘極間隔物改善了磊晶源極/汲極(source/drain，S/D)區域的側壁輪廓，並防止了磊晶S/D區域在製造期間延伸至閘極結構區域中，以避免磊晶S/D區域與閘極結構之間的電短路。
在一些實施例中，閘極結構安置在半導體元件的鰭狀結構上，且在鰭狀結構的蝕刻區域內生長磊晶S/D區 域。閘極結構藉由沿閘極結構的側壁安置的延伸的閘極間隔物與磊晶S/D區域分離。在一些實施例中，延伸的閘極間隔物的第一間隔物部分安置在鰭狀結構的鰭狀頂表面上，且延伸的閘極間隔物的第二間隔物部分安置在鰭狀結構內。第一間隔物部分可以具有非錐形結構，且第二間隔物部分可以具有錐形結構。在相鄰結構的後續處理期間，第一間隔物部分可以保護閘極結構。第二間隔物部分可以控制在鰭狀結構中形成的S/D開口的蝕刻輪廓，以用於S/D開口中的磊晶S/D區域的生長。因此，第二間隔物部分控制在S/D開口中生長的磊晶S/D區域的側壁輪廓，並防止磊晶S/D區域延伸至閘極結構區域中。
第1A圖說明根據一些實施例的具有FET 102A及102B的半導體元件100的等距視圖。在一些實施例中，FET 102A及102B可以表示n型FET 102A及102B(NFET 102A及102B)或p型FET 102A及102B(PFET 102A及102B)。除非以其他方式提及，否則對FET 102A及102B的論述適用於NFET 102A及102B以及PFET 102A及102B。第1B圖及第1C圖說明沿第1A圖的線A-A的FET 102A的橫截面圖。第1D圖說明沿第1A圖的線B-B的FET 102B的橫截面圖。為了簡單起見，第1B圖至第1D圖說明具有在第1A圖中未展示的額外結構的半導體元件100的橫截面圖。除非以其他方式提及，否則對具有相同注釋的FET 102A及102B的部件的論述適用於彼此。
參考第1A圖，FET 102A及102B可以包含安置在相應的鰭狀結構106A及106B上的閘極結構112A及112B的陣列以及安置在相應的鰭狀結構106A及106B的部分上的磊晶S/D區域110A及110B的陣列，該些鰭狀結構106A及106B未由相應的閘極結構112A及112B覆蓋。FET 102A及102B可以進一步包含閘極間隔物114A至114B及115A至115B(亦稱為延伸的閘極間隔物114A至114B及115A至115B)、淺溝槽隔離(shallow trench isolation，STI)區域116、蝕刻終止層(etch stop layer，ESL)117及層間介電質(interlayer dielectric，ILD)層118。ILD層118可以安置在ESL 117上。在一些實施例中，閘極間隔物114A至114B及115A至115B、STI區域116、ESL 117以及ILD層118可以包含絕緣材料，諸如氧化矽、氮化矽(silicon nitride，SiN)、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxycarbon nitride，SiOCN)及氧化矽鍺。
FET 102A及102B可以形成在基板104上。可以存在形成在基板104上的其他FET及/或結構(例如隔離結構)。基板104可以為半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)結構及其組合。另外，基板104可以摻雜有p型摻雜劑(例如硼、銦、鋁或鎵)或n型摻雜劑(例如磷或砷)。在一些實施例中，鰭狀結構106A至106B可以包含類似 於基板104的材料且沿X軸延伸。在一些實施例中，鰭狀結構106A及106B可以具有類似的尺寸。
參考第1B圖，FET 102A可以包含安置在鰭狀頂表面106At上的閘極結構112A、安置在鰭狀結構106A內的磊晶S/D區域110A(第1B圖中可見的磊晶S/D區域110A中的一者)及閘極間隔物114A及114B。閘極結構112A可以為多層結構，且可以具有閘極間距GP1。閘極間距定義為具有相等的閘極長度(例如閘極長度GL1)的相鄰閘極結構(例如閘極結構112A)之間沿X軸的距離與相鄰的閘極結構中的一者的閘極長度之和。閘極結構112A中的每一者可以包含接面氧化物(interfacial oxide，IO)層120、安置在IO層120上的高k(high-k，HK)閘極介電質層122、安置在HK閘極介電質層122上的功函數金屬(work function metal，WFM)層124及安置在WFM層124上的閘極金屬填充層126。
IO層120可以包含氧化矽(SiO2)、氧化矽鍺(SiGeOx)或氧化鍺(GeOx)。HK閘極介電質層122可以包含：(i)高k介電質材料，諸如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)及矽酸鋯(ZrSiO2)；及(ii)具有以下各項的氧化物的高k介電質材料：鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、 鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)；(iii)其他合適的高k介電材料；或(iv)其組合。如本文中所使用，術語「高k」係指高介電常數。在半導體元件結構及製造製程的領域中，高k係指大於SiO2的介電常數(例如大於3.9)的介電常數。
針對NFET 102A，WFM層124可以包含功函數值比鰭狀結構106A的材料的價帶能更接近導帶能的金屬材料。例如，WFM層124可以包含功函數值小於4.5eV(例如約3.5eV至約4.4eV)的Al基或摻雜Al的金屬材料，該功函數值可以比Si基或SiGe基的鰭狀結構106A的價帶能(例如Si的5.2eV或SiGe的4.8eV)更接近導帶能(例如Si的4.1eV或SiGe的3.8eV)。在一些實施例中，WFM層124可以包含鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、摻雜Al的鈦(Ti)、摻雜Al的氮化鈦(TiN)、摻雜Al的鉭(Ta)、摻雜Al的氮化鉭(TaN)、其他合適的Al基材料或其組合。
針對PFET 102A，WFM層124可以包含功函數值比鰭狀結構106A的材料的導帶邊緣能量更接近價帶邊緣能量的金屬材料。例如，WFM層124可以包含功函數值等於或大於4.5eV(例如約4.5eV至約5.5eV)的實質上不含Al(例如沒有Al)的金屬材料，該功函數值可以比Si基或SiGe基的鰭狀結構106A的導帶邊緣能量(例如Si的4.1eV或SiGe的3.8eV)更接近價帶邊緣 能量(例如Si的5.2eV或SiGe的4.8eV)。在一些實施例中，WFM層124可以包含實質上不含Al的(例如沒有Al)Ti基或Ta基的氮化物或合金，諸如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)及其組合。
閘極金屬填充層126可以包含合適的導電材料，諸如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金及其組合。在一些實施例中，閘極金屬填充層126可以包含實質上不含氟的金屬層(例如不含氟的W)。實質上不含氟的金屬層可以包含小於約5原子百分比的呈離子、原子及/或分子形式的氟污染物的量。在一些實施例中，閘極結構112A可以藉由可以包含介電質氮化物層的閘極帽蓋層(未展示)與上覆互連結構(未展示)電隔離。
針對NFET 102A，磊晶S/D區域110A可以包含磊晶生長的半導體材料，諸如Si，及n型摻雜劑，諸如磷以及其他合適的n型摻雜劑。針對PFET 102A，磊晶S/D區域110A可以包含磊晶生長的半導體材料，諸如Si及SiGe，及p型摻雜劑，諸如硼及其他合適的p型摻雜劑。
在一些實施例中，閘極間隔物114A及114B可以包含第一間隔物部分128A及130A以及第二間隔物部分128B及130B。第一間隔物部分128A及130A在相 鄰結構(諸如磊晶S/D區域110A上的ESL 117、ILD層118及S/D接觸結構(未展示))的後續處理期間保護閘極結構112A。第二間隔物部分128B及130B控制在鰭狀結構106A中形成的S/D開口1042(第10A圖中所展示的S/D開口1042中的一者)的蝕刻輪廓，以用於磊晶S/D區域110A在S/D開口1042中的後續生長，這在下文詳細描述。因此，第二間隔物部分128B及130B控制磊晶S/D區域110A的側壁輪廓，並防止磊晶S/D區域110A延伸至閘極結構112A下的鰭狀結構106A的區域中。如第1B圖中所展示，作為第二間隔物部分128B及130B的結果，磊晶S/D區域110A沿Z軸具有實質上豎直的側壁，且與閘極結構112A分離開距離D1及D2。距離D1及D2可以為閘極結構112A的相鄰側壁與在第二間隔物部分128B及130B下方延伸的磊晶S/D區域110A的部分的相鄰側壁之間的距離。在一些實施例中，距離D1及D2可以彼此相等或不同，且可以在約1nm至約15nm的範圍內。若距離D1及D2小於約1nm，則存在摻雜劑及/或其他材料可能從磊晶S/D區域110A擴散至閘極結構112A中，這可能會降低元件效能。另一方面，若距離D1劑D2大於15nm，則元件大小及製造成本增加。
第一間隔物部分128A及130A在鰭狀頂表面106At上方延伸且可以具有非錐形結構。第一間隔物部分128A及130A可以具有相應的厚度T1及T2，該些厚度 T1及T2可以彼此相等或不同且可以在約1nm至約10nm的範圍內，以在不損害元件大小及製造成本的情況下充分保護閘極結構112A。在一些實施例中，距離D1及D2可以等於或不同於相應的厚度T1及T2。
第二間隔物部分128B及130B在鰭狀頂表面106At下方延伸相應的距離D3及D4，該些距離D3及D4可以彼此相等或不同。第二間隔物部分128B及130B可以具有錐形結構以及面向彼此的第一側壁及第二側壁。第二間隔物部分128B及130B的第一側壁與磊晶S/D區域110A相鄰，且與鰭狀頂表面106At形成角度A及B。第二間隔物部分128B及130B的第二側壁與鰭狀結構106A相鄰，且與鰭狀頂表面106At形成角度C及D。角度A及B亦形成在磊晶S/D區域110A的側壁與鰭狀頂表面106At之間。
為了在不損害元件大小及製造成本的情況下充分地控制磊晶S/D區域110A的側壁輪廓，距離D3及D4在約1nm至約10nm的範圍內，且角度A及B在約15度至約90度的範圍內。此外，為了充分地控制磊晶S/D區域110A的側壁輪廓，可以藉由以下條件來約束厚度T1及T2、距離D3及D4以及角度A及B的值：(i)厚度T1與厚度T2之間的差在約10nm與約-10nm之間，(ii)距離D3與距離D4之間的差在約10nm與約-10nm之間，(iii)厚度T1與距離D3之間的差在約10nm與約-10nm之間，(iv)厚度T2與距離D4之間的差在約10nm 與約-10nm之間，且(v)角度A與角度B之間的差等於零度或在約0度與約60度之間。
在一些實施例中，角度C及D小於相應的角度A及B，且可以在約30度至約60度的範圍內。在一些實施例中，角度A與角度C之間以及角度B與角度D之間的比率可以為約2：1。在一些實施例中，磊晶S/D區域110A沿Z軸在第二間隔物部分128B及130B下方延伸距離H1，且沿Z軸在第二間隔物部分128B及130B上方延伸距離H2。在一些實施例中，距離H1大於距離H2、D3及D4，且距離H2小於距離D3及D4。
在一些實施例中，若角度A及B小於約90度(例如，角度A及B在約60度與約90度之間)，則第二間隔物部分128B及130B以及磊晶S/D區域110A可以具有如第1C圖中所展示的橫截面結構，而非第1B圖中所展示的橫截面結構。在該情況下，第二間隔物部分128B及130B在鰭狀頂表面106At下方延伸距離D7及D8，該些距離D7及D8比距離D3及D4短。另外，閘極結構112A的相鄰側壁與在第二間隔物部分128B及130B下方延伸的磊晶S/D區域110A的部分的相鄰側壁之間的距離為距離D5及D6，該些距離D5及D6比距離D1及D2以及厚度T1及T2短。作為在形成S/D開口1042(參考第10A圖描述)期間由第二間隔物部分128B及130B進行蝕刻輪廓控制的結果，在第二間隔物部分128B及130B下方延伸的磊晶S/D區域110A的這些部分可以沿Z軸具 有實質上豎直的側壁。另一方面，與第二間隔物部分128B及130B相鄰的磊晶S/D區域110A的部分可以具有在磊晶S/D區域110A的傾斜側壁與鰭狀頂表面106At之間形成有角度A及B的傾斜側壁。
類似於距離D3及D4，可以藉由以下條件來約束距離D7及D8的值：(i)距離D7與距離D8之間的差在約10nm與約-10nm之間，(ii)厚度T1與距離D7之間的差在約10nm與約-10nm之間，且(iii)厚度T2與距離D8之間的差在約10nm與約-10nm之間。
參考第1D圖，FET 102B可以包含安置在鰭狀頂表面106Bt上的閘極結構112B、安置在鰭狀結構106B內的磊晶S/D區域110B(第1D圖中可見的磊晶S/D區域110A中的一者)及閘極間隔物115A及115B。除非以其他方式提及，否則對閘極結構112A及磊晶S/D區域110A的論述適用於閘極結構112B及磊晶S/D區域110B。閘極結構112B中的每一者可以包含IO層120、安置在IO層120上的HK閘極介電質層122、安置在HK閘極介電質層122上的WFM層124及安置在WFM層124上的閘極金屬填充層126。閘極結構112B可以具有與閘極結構112A類似的閘極長度GL1且可以具有閘極間距GP2，該閘極間距GP2為閘極結構112A的GP1的約2倍至約5倍。儘管可以使用類似的操作(在下文參考第2圖描述)在基板104上同時形成FET 102A及102B，但作為不同閘極間距GP1及GP2的結果，磊晶S/D區域 110B以及閘極間隔物115A及115B的尺寸可以歸因於閘極結構112A之間以及閘極結構112B之間的間隔不同而與磊晶S/D區域110A以及閘極間隔物114A及114B的尺寸不同。由於較大的閘極間距GP2，沿X軸，磊晶S/D區域110B可以比磊晶S/D區域110A寬。
類似於閘極間隔物114A及114B，閘極間隔物115A及115B包含第一間隔物部分132A及134A以及第二間隔物部分132B及134B。第一間隔物部分132A及134A在相鄰結構(諸如磊晶S/D區域110B上的ESL 117、ILD層118及S/D接觸結構(未展示))的後續處理期間保護閘極結構112B。第二間隔物部分132B及134B控制在鰭狀結構106B中形成的S/D開口(未展示)的蝕刻輪廓，以用於S/D開口中的磊晶S/D區域110B的後續生長。因此，第二間隔物部分132B及134B控制磊晶S/D區域110B的側壁輪廓，並防止磊晶S/D區域110B延伸至閘極結構112B下的鰭狀結構106B的區域中。如第1D圖中所展示，作為第二間隔物部分132B及134B的結果，磊晶S/D區域110B沿Z軸具有實質上豎直的側壁，且與閘極結構112B分離開距離D9及D10。距離D9及D10可以為閘極結構112B的相鄰側壁與在第二間隔物部分132B及134B下方延伸的磊晶S/D區域110B的部分的相鄰側壁之間的距離。在一些實施例中，距離D9及D10可以彼此相等或不同，且可以在約1nm至約15nm的範圍內，類似於FET 102A的距離D1及D2。
第一間隔物部分132A及134A在鰭狀頂表面106Bt上方延伸且可以具有非錐形結構。第一間隔物部分132A及134A可以具有相應的厚度T3及T4，該些厚度T3及T4可以彼此相等或不同且可以在約1nm至約10nm的範圍內，以在不損害元件大小及製造成本的情況下充分保護閘極結構112B。在一些實施例中，距離D9及D10可以等於或不同於相應的厚度T3及T4。在一些實施例中，厚度T3及T4可以大於第一間隔物部分128A及130A的相應厚度T1及T2，此係因為在同時形成閘極間隔物114A~114B及115A~115B期間，相較於在閘極結構112A之間的較窄間隔內所沉積的間隔物材料，較厚的間隔物材料可以在閘極結構112B之間的較寬間隔內沉積。
第二間隔物部分132B及134B在鰭狀頂表面106Bt下方延伸相應的距離D11及D12，該些距離D11及D12可以彼此相等或不同。在一些實施例中，距離D11及D12可以比第二間隔物部分128A及130A的相應距離D3及D4短。距離的該差異可以係歸因於形成閘極間隔物114A~114B及115A~115B的間隔物開口740及1340(分別參考第7A圖及第13圖進行描述)的曲率半徑的差異。與藉由在閘極結構112A之間蝕刻鰭狀結構106A同時在相同操作中所形成的間隔物開口740相比，藉由在閘極結構112B之間蝕刻鰭狀結構106B而形成的間隔物開口1340可以具有較小的曲率半徑。作為間隔物開口1340的較小曲率半徑的結果，與第二間隔物部分128B 及130B的距離D3及D4相比，第二間隔物部分132B及134B以較短的距離D11及D12延伸至鰭狀結構106B中。間隔物開口740及1340的曲率半徑的差異可以係歸因於蝕刻區域的寬度與蝕刻區域的曲率半徑之間的反比關係。由於閘極結構112B之間的間隔物開口1340寬於閘極結構112A之間的間隔物開口740，因此間隔物開口1340具有小於間隔物開口740的曲率半徑的曲率半徑。
類似於第二間隔物部分128B及130B，第二間隔物部分132B及134B可以具有錐形結構以及面向彼此的第一側壁及第二側壁。第二間隔物部分132B及134B的第一側壁與磊晶S/D區域110B相鄰，且與鰭狀頂表面106Bt形成角度E及F。第二間隔物部分132B及134B的第二側壁與鰭狀結構106B相鄰，且與鰭狀頂表面106Bt形成角度G及H。角度E及F亦形成在磊晶S/D區域110B的側壁與鰭狀頂表面106Bt之間。
為了在不損害元件大小及製造成本的情況下充分地控制磊晶S/D區域110B的側壁輪廓，距離D11及D12在約1nm至約10nm的範圍內，且角度E及F可以在約15度至約90度的範圍內。類似於第二間隔物部分128B及130B，可以藉由以下條件來約束厚度T3及T4、距離D11及D12以及角度E及F的值：(i)厚度T3與厚度T4之間的差在約10nm與約-10nm之間，(ii)距離D11與距離D12之間的差在約10nm與約-10nm之間，(iii)厚度T3與距離D11之間的差在約10nm與約-10nm之 間，(iv)厚度T4與距離D12之間的差在約10nm與約-10nm之間，且(v)角度E與角度F之間的差等於零度或在約0度與約60度之間。另外，可以藉由以下條件來約束厚度T1及T4以及距離D3及D4以及D11及D12的值：(i)厚度T3及T4的差與厚度T1及T2的差之間的差在約10nm與約-10nm之間，且(ii)距離D11及D12的差與距離D3及D4的差之間的差在約10nm與約-10nm之間。
在一些實施例中，角度G及H小於相應的角度E及F，且可以在約30度至約60度的範圍內。在一些實施例中，角度E與角度G之間以及角度F與角度H之間的比率可以為約2：1。
第2圖為根據一些實施例的用於製造具有如第1B圖中所展示的橫截面的FET 102A的實例方法200的流程圖。出於說明性目的，將參考用於製造如第3圖至第4圖及第5A圖至第12B圖中所說明的FET 102A的實例製造製程來描述第2圖中所說明的操作。第3圖至第4圖為等距視圖，且第5A圖至第12B圖為根據各種實施例的在各個製造階段處沿第1A圖的線A-A及C-C的FET 102A的橫截面圖。取決於特定應用，操作可以以不同順序執行或不執行。應注意，方法200可能不會產生完整的FET 102A。因此，應當理解，可以在方法200之前、期間及之後提供額外製程，且本文中僅簡要描述了一些其他製程。上文描述了具有與第1A圖至第1C圖中的部件相同 的注釋的第3圖至第4圖及第5A圖至第12B圖中的部件。儘管方法200描述了用於製造FET 102A的操作，但可以執行類似操作以與在相同基板104上的FET 102A同時地製造FET 102B。
在操作205中，鰭狀結構形成在基板上。例如，如第3圖中所展示，鰭狀結構106A形成在基板104上。鰭狀結構106A的形成可以包含在基板104上使用微影圖案化製程。可以同時在基板104上執行類似的操作以形成鰭狀結構106B。如第3圖中所展示，在形成鰭狀結構106A之後，可以形成STI區116。
參考第2圖，在操作210中，多晶矽結構形成在鰭狀結構上。例如，如參考第4圖及第5A圖至第6B圖，多晶矽結構612形成在鰭狀結構106A上。多晶矽結構612的形成可以包含以下序列操作：(i)在第3圖的結構上沉積多晶矽層412，如第4圖中所展示；(ii)在多晶矽層412上沉積硬遮罩435，如第4圖中所展示；(iii)在硬遮罩435上沉積遮罩層436，如第4圖中所展示；(iv)形成圖案化的遮罩層536，如第5A圖中所展示；且(v)經由圖案化的元件層536蝕刻硬遮罩435及多晶矽層412，以形成具有閘極間距GP1的多晶矽結構612，如第6A圖至第6B圖中所展示。儘管可以在鰭狀結構106B上同時執行類似操作以在鰭狀結構106B上形成類似的多晶矽結構612，但是不同的遮罩圖案用於在鰭狀結構106B上形成多晶矽結構以實現FET 102B的閘極間距GP2。
參考第2圖，在操作215中，閘極間隔物形成有沿多晶矽結構的側壁的第一間隔物部分及鰭狀結構內的第二間隔物部分。例如，如參考第7A圖至第9B圖所描述，閘極間隔物114A及114B沿多晶矽結構612的側壁形成有第一間隔物部分128A及130A，且在鰭狀結構106A內形成有第二間隔物部分128B及130B。閘極間隔物114A及114B的形成可以包含以下序列操作：(i)藉由在多晶矽結構612之間經由開口638(在第6A圖中所展示)蝕刻鰭狀結構106A的暴露區域來形成間隔物開口740，如第7A圖至第7B圖中所展示；(ii)去除圖案化的遮罩層536；(iii)在第7A圖至第7B圖的結構上沉積間隔物材料層714以形成第8A圖至第8B圖的結構；且(iv)蝕刻間隔物材料層714，以形成閘極間隔物114A及114B，如第9A圖至第9B圖中所展示。
經由開口638對鰭狀結構106A進行的蝕刻可以包含在介於約10毫托至約200毫托的範圍內的壓力及介於約100W至約800W的範圍內的偏置功率下使用諸如六氟化硫(SF6)及四氟化碳(CF4)的蝕刻氣體以及氯氣、溴化氫(HBr)及氦氣的氣體混合物。在一些實施例中，蝕刻氣體SF6或CF4與氣體混合物的比率可以在約1：10至約1：25的範圍內。在一些實施例中，若蝕刻偏置功率為100W，則蝕刻可以在介於約20℃至約60℃的範圍內的溫度下執行約300秒至約1200秒的持續時間。在一些實施例中，若蝕刻偏置功率為800W，則蝕刻可以在介於約20℃ 至約60℃的範圍內的溫度下執行約100秒至約500秒的持續時間。
可以經由FET 102B的多晶矽結構612之間的開口同時在鰭狀結構106B的暴露區域上執行類似的蝕刻操作，以形成間隔物開口1340，如第13圖中所展示。歸因於FET 102B的多晶矽結構612之間的間隔比FET 102A的多晶矽結構612之間的間隔寬，所以間隔物開口1340具有小於間隔物開口740的曲率半徑的曲率半徑，且間隔物開口1340具有比間隔物開口740的最大高度H4短的最大高度H5。因此，與第二間隔物部分128B及130B的距離D3及D4相比，如第9A圖中所展示，第二間隔物部分132B及134B以更短的距離D11及D12形成至鰭狀結構106B中，如第14圖中所展示。如第14圖中所展示，可以以類似於形成閘極間隔物114A及114B的序列操作(ii)至(iv)的操作在第13圖的結構上形成閘極間隔物115A及115B。
參考第2圖，在操作220中，磊晶S/D區域形成在鰭狀結構上。例如，如參考第10A圖至第11B圖所描述，磊晶S/D區域110A形成在鰭狀結構106A中。磊晶S/D區域110A的形成可以包含以下序列操作：(i)形成S/D開口1042，如第10A圖中所展示；以及(ii)在S/D開口1042內磊晶生長半導體材料，以形成磊晶S/D區域110A，如第11A圖至第11B圖中所展示。S/D開口1042的形成可以包含經由間隔物開口740蝕刻鰭狀結構106A 且在第二間隔物部分128A及130B下方將間隔物開口740延伸距離H1，如第10A圖中所展示。在形成磊晶S/D區域110A之後，可以形成ESL 117及ILD層118，如第12A圖至第12B圖中所展示。
參考第2圖，在操作225中，多晶矽結構用閘極結構代替。例如，如第12A圖中所展示，多晶矽結構612及硬遮罩435用閘極結構112A代替。用閘極結構112A代替多晶矽結構612及硬遮罩435可以包含以下序列操作：(i)蝕刻硬遮罩435；(ii)蝕刻多晶矽結構612以形成閘極開口(未展示)；(iii)在閘極開口內的鰭狀結構106A上形成IO層120，如第12A圖中所展示；(iv)在IO層120上沉積HK閘極介電質層122；(v)在HK閘極介電質層122上沉積WFM層124；(vi)在WFM層124上沉積閘極金屬填充層126；且(vii)執行化學機械拋光(chemical mechanical polishing，CMP)製程，以使HK閘極介電質層122、WFM層124及閘極金屬填充層126的頂表面與ILD層118的頂表面實質上共面，如第12A圖中所展示。
本揭露提供了在閘極結構(例如閘極結構112A及112B)中具有延伸的閘極間隔物(例如閘極間隔物114A~114B及115A~115B)的實例半導體元件(例如FET 102A及102B)及形成此類半導體元件的實例方法(例如方法200)。延伸的閘極間隔物改善了磊晶源極/汲極(source/drain，S/D)區域(例如磊晶S/D區域110A及 110B)的側壁輪廓，並防止了磊晶S/D區域在製造期間延伸至閘極結構區域中，以避免磊晶S/D區域與閘極結構之間的電短路。
在一些實施例中，閘極結構安置在半導體元件的鰭狀結構(例如鰭狀結構106A及106B)上，且磊晶S/D區域在鰭狀結構的蝕刻區域內生長。閘極結構藉由沿閘極結構的側壁安置的延伸的閘極間隔物與磊晶S/D區域分離。在一些實施例中，延伸的閘極間隔物的第一間隔物部分(例如第一間隔物部分128A~130A及132A~134A)安置在鰭狀結構的鰭狀頂表面(例如鰭狀頂表面106At及106Bt)上，且延伸的閘極間隔物的第二間隔物部分(例如第二間隔物部分128B~130B及132B~134B)安置在鰭狀結構內。第一間隔物部分可以具有非錐形結構，且第二間隔物部分可以具有錐形結構。在相鄰結構的後續處理期間，第一間隔物部分可以保護閘極結構。第二間隔物部分可以控制在鰭狀結構中形成的S/D開口(例如S/D開口1042)的蝕刻輪廓，以用於S/D開口中的磊晶S/D區域的生長。因此，第二間隔物部分控制在S/D開口中生長的磊晶S/D區域的側壁輪廓，並防止磊晶S/D區域延伸至閘極結構區域中。
在一些實施例中，半導體元件包含基板、鰭狀結構、源極/汲極(source/drain，S/D)區域、閘極結構及閘極間隔物。鰭狀結構具有安置在基板上的鰭狀頂表面。源極/汲極區域安置在鰭狀結構上。閘極結構安置在鰭狀頂表面上。閘極間隔物具有安置在閘極結構與源極/汲極區域之間 的第一間隔物部分及第二間隔物部分。第一間隔物部分在鰭狀頂表面上方延伸且沿閘極結構的側壁安置。第二間隔物部分在鰭狀頂表面下方延伸且沿源極/汲極區域的側壁安置。
在一些實施例中，第二間隔物部分具有錐形結構。
在一些實施例中，第一間隔物部分具有非錐形結構。
在一些實施例中，第二間隔物部分的第一側壁與鰭狀結構相鄰，且第二間隔物部分的第二側壁與源極/汲極區域相鄰。
在一些實施例中，第二間隔物部分具有與鰭狀結構相鄰的傾斜側壁及與源極/汲極區域相鄰的實質上豎直的側壁。
在一些實施例中，第二間隔物部分安置在鰭狀結構內。
在一些實施例中，第二間隔物部分安置在鰭狀結構與源極/汲極區域之間。
在一些實施例中，第二間隔物部分的側壁與鰭狀頂表面形成在從約15度至約90度的範圍內的角度。
在一些實施例中，源極/汲極區域的第一部分安置在鰭狀結構內，且源極/汲極區域的第二部分在鰭狀頂表面上方延伸，且第一部分的多個側壁實質上豎直。
在一些實施例中，第一間隔物部分沿源極/汲極區域的在鰭狀頂表面上方延伸的一部分安置。
在一些實施例中，半導體元件包含基板、鰭狀結構、源極/汲極(source/drain，S/D)區域、閘極結構及閘極間隔物。鰭狀結構具有安置在基板上的鰭狀頂表面。源極/汲極區域安置在鰭狀結構內。閘極結構安置在鰭狀頂表面上。閘極間隔物具有安置在閘極結構與源極/汲極區域之間的第一間隔物部分及第二間隔物部分。第一間隔物部分係非錐形結構且在鰭狀頂表面上方延伸。第二間隔物部分係錐形結構且安置在鰭狀結構內。
在一些實施例中，第二間隔物部分具有與鰭狀結構相鄰的第一傾斜側壁及與源極/汲極區域相鄰的第二傾斜側壁。
在一些實施例中，源極/汲極區域的第一部分與第二間隔物部分相鄰，且源極/汲極區域的第一部分具有多個傾斜側壁，且其中源極/汲極區域的第二部分在第二間隔物部分下方延伸，且源極/汲極區域的第二部分具有多個實質上豎直的側壁。
源極/汲極區域的第一部分與第二間隔物部分相鄰，且源極/汲極區域的第一部分具有第一寬度，且其中源極/汲極區域的第二部分在第二間隔物部分下方延伸，且源極/汲極區域的第二部分具有大於第一寬度的第二寬度。
在一些實施例中，第二間隔物部分安置在源極/汲極區域與位於閘極結構下方的鰭狀結構的一部分之間。
在一些實施例中，第二間隔物部分沿源極/汲極區域的側壁安置，且不沿閘極結構的一側壁安置。
在一些實施例中，半導體元件的製造方法包含以下步驟。在基板上形成具有鰭狀頂表面的鰭狀結構，在鰭狀頂表面上形成第一多晶矽結構及第二多晶矽結構，在鰭狀結構內以及第一多晶矽結構與第二多晶矽結構之間形成間隔物開口，形成閘極間隔物，在第一多晶矽結構與第二多晶矽結構之間形成S/D區域，及用第一閘極結構及第二閘極結構代替第一多晶矽結構及第二多晶矽結構。形成閘極間隔物包含以下步驟，沿第一多晶矽結構的側壁形成閘極間隔物的第一間隔物部分，以及在間隔物開口內形成閘極間隔物的第二間隔物部分。
在一些實施例中，形成間隔物開口之步驟包括以下步驟：蝕刻在第一多晶矽結構與第二多晶矽結構之間的鰭狀結構的一暴露區域。
在一些實施例中，形成閘極間隔物之步驟包括以下步驟：在第一多晶矽結構及第二多晶矽結構上以及間隔物開口內沉積間隔物材料層。
在一些實施例中，形成源極/汲極區域包括以下步驟：在間隔物開口內蝕刻鰭狀結構的一暴露區域以形成源極/汲極開口，及在源極/汲極開口內磊晶生長半導體層。
前述揭露概述了若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到， 此類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，其可以進行各種改變、替換及變更。
102A:FET
104:基板
106A:鰭狀結構
110A:磊晶S/D區域
112A:閘極結構
114A、114B:閘極間隔物
117:蝕刻終止層
118:層間介電質層
106At:鰭狀頂表面
120:接面氧化物層
122:高k閘極介電質層
124:功函數金屬層
126:閘極金屬填充層
128A、130A:第一間隔物部分
128B、130B:第二間隔物部分
A、B、C、D:角度
D1、D2、D3、D4:距離
H1、H2:距離
GL1:閘極長度
GP1:閘極間距
T1、T2:厚度

Claims (10)

  1. 一種半導體元件，包括：一基板；一鰭狀結構，具有安置在該基板上的一鰭狀頂表面；一源極/汲極區域，安置在該鰭狀結構上；一閘極結構，安置在該鰭狀頂表面上；及一閘極間隔物，具有安置在該閘極結構與該源極/汲極區域之間的一第一間隔物部分及一第二間隔物部分，其中該第一間隔物部分在該鰭狀頂表面上方延伸且沿該閘極結構的一側壁安置，且其中該第二間隔物部分在該鰭狀頂表面下方延伸且沿該源極/汲極區域的一側壁安置，該第二間隔物部分的一第一側壁與該鰭狀結構相鄰，且該第二間隔物部分的一第二側壁與該源極/汲極區域相鄰。
  2. 如請求項1所述之半導體元件，其中該第二間隔物部分具有一錐形結構。
  3. 如請求項1所述之半導體元件，其中該第一間隔物部分具有一非錐形結構。
  4. 如請求項1所述之半導體元件，其中該第二間隔物部分安置在該鰭狀結構內。
  5. 一種半導體元件，包括：一基板；一鰭狀結構，具有安置在該基板上的一鰭狀頂表面；一源極/汲極區域，安置在該鰭狀結構內；一閘極結構，安置在該鰭狀頂表面上；及一閘極間隔物，具有安置在該閘極結構與該源極/汲極區域之間的一第一間隔物部分及一第二間隔物部分，其中該第一間隔物部分係一非錐形結構且在該鰭狀頂表面上方延伸，且其中該第二間隔物部分係一錐形結構且安置在該鰭狀結構內，該第二間隔物部分具有與該鰭狀結構相鄰的一第一傾斜側壁及與該源極/汲極區域相鄰的一第二傾斜側壁。
  6. 如請求項5所述之半導體元件，其中該第二間隔物部分安置在該源極/汲極區域與該鰭狀結構的下伏於該閘極結構的一部分之間。
  7. 如請求項5所述之半導體元件，其中該源極/汲極區域的一第一部分與該第二間隔物部分相鄰，且該源極/汲極區域的該第一部分具有多個傾斜側壁，且其中該源極/汲極區域的一第二部分在該第二間隔物部分下方延伸，且該源極/汲極區域的該第二部分具有多個實質上豎直的側壁。
  8. 一種半導體元件的製造方法，包括以下步驟：在一基板上形成具有一鰭狀頂表面的一鰭狀結構；在該鰭狀頂表面上形成一第一多晶矽結構及一第二多晶矽結構；在該鰭狀結構內以及該第一多晶矽結構與該第二多晶矽結構之間形成一間隔物開口；形成一閘極間隔物，其中形成該閘極間隔物之步驟包括以下步驟：沿該第一多晶矽結構的一側壁形成該閘極間隔物的一第一間隔物部分；及在該間隔物開口內形成該閘極間隔物的一第二間隔物部分；在該第一多晶矽結構與該第二多晶矽結構之間形成一源極/汲極區域；及用一第一閘極結構及一第二閘極結構代替該第一多晶矽結構及該第二多晶矽結構。
  9. 如請求項8所述之方法，其中形成該間隔物開口之步驟包括以下步驟：蝕刻在該第一多晶矽結構與該第二多晶矽結構之間的該鰭狀結構的一暴露區域。
  10. 如請求項8所述之方法，其中形成該閘極間隔物之步驟包括以下步驟：在該第一多晶矽結構及該第二多晶矽結構上以及該間隔物開口內沉積一間隔物材料層。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140273397A1 (en) * 2013-03-13 2014-09-18 Samsung Electronics Co., Ltd. Methods of fabricating non-planar transistors including current enhancing structures
TW201822292A (zh) * 2016-11-30 2018-06-16 台灣積體電路製造股份有限公司 半導體裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112013006607T5 (de) * 2013-03-29 2015-10-29 Intel Corporation Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung
US9773869B2 (en) * 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9129988B1 (en) * 2014-11-26 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method of manufacturing the same
US10043886B2 (en) * 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US10115808B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10879355B2 (en) * 2018-09-27 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Profile design for improved device performance
US11315838B2 (en) * 2018-09-28 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11362199B2 (en) * 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140273397A1 (en) * 2013-03-13 2014-09-18 Samsung Electronics Co., Ltd. Methods of fabricating non-planar transistors including current enhancing structures
TW201822292A (zh) * 2016-11-30 2018-06-16 台灣積體電路製造股份有限公司 半導體裝置

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