KR20160125744A - 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. - Google Patents

콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. Download PDF

Info

Publication number
KR20160125744A
KR20160125744A KR1020150056597A KR20150056597A KR20160125744A KR 20160125744 A KR20160125744 A KR 20160125744A KR 1020150056597 A KR1020150056597 A KR 1020150056597A KR 20150056597 A KR20150056597 A KR 20150056597A KR 20160125744 A KR20160125744 A KR 20160125744A
Authority
KR
South Korea
Prior art keywords
pattern
contact
insulating film
barrier metal
interlayer insulating
Prior art date
Application number
KR1020150056597A
Other languages
English (en)
Other versions
KR102401486B1 (ko
Inventor
백재직
권기상
박상진
윤보언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150056597A priority Critical patent/KR102401486B1/ko
Priority to US15/016,376 priority patent/US9754880B2/en
Publication of KR20160125744A publication Critical patent/KR20160125744A/ko
Application granted granted Critical
Publication of KR102401486B1 publication Critical patent/KR102401486B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 기판 상에 층간 절연막이 구비된다. 상기 층간 절연막을 관통하여 콘택 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그가 구비된다. 상기 메인 콘택 플러그의 상부 측벽만을 둘러싸는 형상을 갖고, 베리어 금속 물질을 포함하는 콘택 확장 패턴이 구비된다. 상기 반도체 소자에 포함되는 콘택 구조물은 얼라인 마진이 증가되고 이웃하는 도전 패턴과의 쇼트 불량이 감소될 수 있다.

Description

콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. {A semiconductor device having a contact structure and method of manufacturing the semiconductor device}
본 발명은 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 상부 표면적이 확장된 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하기 위하여, 상부 표면적이 확장되면서도 이웃하는 도전성 구조물들과의 쇼트 불량이 감소되는 콘택 플러그가 요구된다.
본 발명의 목적은 콘택 플러그를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 구비되는 층간 절연막, 상기 층간 절연막을 관통하여 콘택 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그 및 상기 메인 콘택 플러그의 상부 측벽만을 둘러싸는 형상을 갖고, 베리어 금속 물질을 포함하는 콘택 확장 패턴을 포함한다.
본 발명의 일 실시예에서, 상기 제1 금속 패턴은 필러 형상을 갖고, 상기 제1 베리어 금속 패턴은 상기 제1 금속 패턴의 측벽 및 저면을 둘러싸고 상기 제1 베리어 금속 패턴의 상부면은 상기 제1 금속 패턴의 상부면보다 낮게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 메인 콘택 플러그 및 콘택 확장 패턴의 상부면은 동일한 평면에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴은 상기 메인 콘택 플러그의 제1 금속 패턴의 상부 측벽과 직접 접촉할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴은 전체가 베리어 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴은 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 베리어 금속 패턴은 상기 제1 베리어 금속 패턴의 상부면, 제1 금속 패턴의 상부 측벽 및 층간 절연막과 접촉하고, 상기 제2 금속 패턴은 상기 제2 베리어 금속 패턴 상에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴에 포함되는 베리어 금속 물질은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 도전 패턴 및 상기 도전 패턴을 둘러싸는 캡핑 구조물을 포함하는 복수의 도전 구조물들이 구비된다. 상기 복수의 도전 구조물들을 덮고, 상기 도전 구조물들의 상부면보다 높은 상부면을 갖는 층간 절연막이 구비된다. 상기 층간 절연막을 관통하여 상기 도전 구조물들 사이의 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그가 구비된다. 상기 메인 콘택 플러그의 상부 측벽만을 둘러싸는 형상을 갖고, 베리어 금속 물질을 포함하는 콘택 확장 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 메인 콘택 플러그는 상기 도전 구조물 사이의 영역의 제1 폭과 동일하거나 상기 제1 폭보다 좁은 폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴의 저면은 상기 도전 구조물들의 상부면보다 높게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴과 상기 도전 구조물은 상기 기판 표면과 수직한 방향으로 이격되고, 상기 기판 표면과 수평한 방향으로 오버랩될 수 있다.
본 발명의 일 실시예에서, 상기 도전 구조물들은 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층된 구조물 및 상기 구조물 측벽에 스페이서를 포함하는 게이트 구조물일 수 있다.
본 발명의 일 실시예에서, 상기 게이트 절연막 패턴은 단면이 U자 형상을 갖고, 상기 게이트 전극은 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴에 포함되는 베리어 금속 물질은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 콘택 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그를 형성한다. 상기 메인 콘택 플러그 측벽과 인접하는 층간 절연막을 부분적으로 식각하여, 상기 메인 콘택 플러그의 상부 측벽을 노출하는 리세스부를 형성한다. 상기 리세스부 내부에 베리어 금속 물질을 포함하는 콘택 확장 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 메인 콘택 플러그를 형성하기 위하여, 상기 층간 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택홀 측벽 및 저면에 컨포멀하게 예비 제1 베리어 금속막 패턴과, 상기 예비 제1 베리어 금속막 패턴 상에 상기 콘택홀을 채우는 제1 금속막 패턴을 형성한다. 상기 예비 제1 베리어 금속막 패턴의 상부를 선택적으로 식각하여, 상기 층간 절연막과 상기 메인 콘택 플러그 사이에 예비 리세스부를 형성하고, 상기 제1 금속막 패턴의 상부면보다 낮은 제1 베리어 금속막 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 리세스부를 형성할 때, 상기 층간 절연막의 상부면 및 상기 예비 리세스부에 의해 노출된 상기 층간 절연막의 측벽 부위를 등방성으로 식각할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴을 형성하기 위하여, 상기 리세스부 내부를 채우도록 제2 베리어 금속막을 형성한다. 상기 층간 절연막의 상부면이 노출되도록 상기 제2 베리어 금속막을 평탄화한다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴을 형성하기 위하여, 상기 리세스부 내부 표면을 따라 컨포멀하게 제2 베리어 금속막을 형성한다. 상기 제2 베리어 금속막 상에 상기 리세스부 내부를 채우는 제2 금속막을 형성한다. 그리고, 상기 층간 절연막의 상부면이 노출되도록 상기 제2 금속막 및 제2 베리어 금속막을 평탄화한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 도전 패턴 및 상기 도전 패턴을 둘러싸는 캡핑 구조물을 포함하는 복수의 도전 구조물들을 형성한다. 상기 기판 상에 복수의 도전 구조물들을 덮고, 상기 도전 구조물들의 상부면보다 높은 상부면을 갖는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 도전 구조물들 사이의 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그를 형성한다. 상기 메인 콘택 플러그 측벽과 인접하는 층간 절연막을 부분적으로 식각하여, 상기 메인 콘택 플러그의 상부 측벽을 노출하는 리세스부를 형성한다. 그리고, 상기 리세스부 내부에 베리어 금속 물질을 포함하는 콘택 확장 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 메인 콘택 플러그는 상기 도전 구조물 사이의 영역의 제1 폭과 동일하거나 상기 제1 폭보다 좁은 폭을 갖도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 콘택 확장 패턴은 저면이 상기 도전 구조물들의 상부면보다 높게 위치하도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 도전 구조물들은 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층된 구조물 및 상기 구조물 측벽에 스페이서를 포함하는 게이트 구조물일 수 있다.
본 발명에 의하면, 이웃하는 도전 구조물과의 쇼트 불량이 감소되고, 상부 표면적이 증가되어 넓은 콘택 마진을 갖는 콘택 구조물이 제공될 수 있다. 또한, 상기 콘택 구조물을 포함하는 고집적화된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 단면도이다.
도 2는 도 1에 도시된 콘택 구조물의 사시도이다.
도 3 내지 도 13은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 15 및 도 16은 도 14에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 18은 도 17에 도시된 반도체 소자의 콘택 구조물을 나타내는 사시도이다.
도 19 내지 도 21은 도 17에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 23은 도 1에 도시된 콘택 구조물 상에 비아 콘택이 형성된 구조를 나타내는 단면도이다.
도 24는 도 1에 도시된 콘택 구조물 상에 패드 전극이 형성된 구조를 나타내는 단면도이다.
도 25 및 26은 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다.
도 27 내지 도 31은 도 25 및 도 26에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 사시도이다.
도 33은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 단면도이다. 도 2는 도 1에 도시된 콘택 구조물의 사시도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 게이트 구조물들(118)이 구비된다. 상기 기판(100) 상에 상기 게이트 구조물들(118)을 덮는 층간 절연막(121)이 구비된다. 또한, 상기 층간 절연막(121)을 관통하여 콘택 구조물(236)이 구비된다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(100)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
상기 각각의 게이트 구조물들(118)은 상기 기판 표면과 평행한 제1 방향으로 연장될 수 있다. 상기 게이트 구조물들(118) 사이의 상기 기판(100)의 표면 일부는 콘택 영역으로 제공될 수 있다.
상기 게이트 구조물(118)은 게이트 절연막 패턴(112a), 게이트 전극(114a) 및 하드 마스크(116)가 적층되는 제1 구조물과, 상기 제1 구조물 측벽에 구비되는 스페이서(106)를 포함할 수 있다.
일 실시예에서, 상기 게이트 절연막 패턴(112a)은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다. 상기 게이트 절연막 패턴(112a)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 도시하지는 않았지만, 상기 게이트 절연막 패턴(112a)은 기판 표면에 형성된 실리콘 산화막 상에 금속 산화막 패턴이 형성된 구조를 가질 수 있다.
상기 게이트 절연막 패턴(112a)은 상기 기판(100) 표면과 수평하고, 상기 제1 방향과 수직한 제2 방항으로 절단된 단면에서 볼 때 U자 형상을 가질 수 있다. 즉, 상기 게이트 절연막 패턴(112a)은 상기 기판(100)표면 상에 구비되는 제1 부분과 상기 제1 부분의 양 단부에서 절곡되어 상기 기판(100) 표면으로부터 수직하게 돌출되는 제2 및 제3 부분을 포함할 수 있다.
상기 게이트 전극(114a)은 U자 형상의 상기 게이트 절연막 패턴(112a)의 내부 공간을 채우는 형상을 가질 수 있다. 상기 게이트 전극(114a)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(114a)은 예를들어, 텅스텐을 포함할 수 있다.
상기 하드 마스크(116)는 상기 게이트 절연막 패턴(112a) 및 게이트 전극(114a) 상에 구비될 수 있다. 상기 하드 마스크(116)는 상기 층간 절연막(121)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 하드 마스크(116)는 실리콘 질화물을 포함할 수 있다.
상기 스페이서(106)는 상기 층간 절연막(121)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 스페이서(106)는 실리콘 질화물을 포함할 수 있다.
상기 더미 게이트 구조물들 사이의 기판(100)에는 소오스/드레인으로 제공되는 불순물 영역(130)이 구비될 수 있다.
상기 층간 절연막(121)의 상부면은 평탄하고, 상기 게이트 구조물(118)의 상부면보다 높을 수 있다. 상기 층간 절연막(121)은 실리콘 산화물을 포함할 수 있다.
상기 콘택 구조물(236)은 메인 콘택 플러그(228)와 상기 메인 콘택 플러그(228)의 상부 측벽만을 둘러싸는 콘택 확장 패턴(234a)을 포함할 수 있다.
상기 메인 콘택 플러그(228)는 상기 층간 절연막(121)을 관통하고, 하부면이 상기 콘택 영역과 접할 수 있다. 상기 메인 콘택 플러그(228)는 상기 콘택 영역의 상기 제2 방향으로 제1 폭과 동일하거나 상기 제1 폭보다 좁을 수 있다.
따라서, 상기 메인 콘택 플러그(228)와 상기 게이트 구조물(118)이 상기 제2 방향으로 서로 오버랩되는 부위가 감소될 수 있다. 상기 메인 콘택 플러그(228)가 상기 게이트 구조물들(118) 사이에 정확하게 얼라인되는 경우에는, 상기 메인 콘택 플러그(228)와 상기 게이트 구조물(118)은 상기 제2 방향으로 서로 오버랩되지 않을 수 있다. 그러므로, 상기 메인 콘택 플러그(228)를 형성할 때 상기 게이트 구조물(118)의 측벽이 손상되는 것을 감소시킬 수 있다. 또한, 상기 게이트 구조물(118)의 측벽 손상에 의해 상기 메인 콘택 플러그(228)와 상기 게이트 구조물(118)에 포함되는 게이트 전극(114a)과의 쇼트 불량을 감소시킬 수 있다.
상기 메인 콘택 플러그(228)는 필러 형상을 갖는 제1 금속 패턴(226)과, 상기 제1 금속 패턴(226)의 측벽 및 저면을 둘러싸는 제1 베리어 금속 패턴(224a)을 포함할 수 있다. 따라서, 상기 메인 콘택 플러그(228)는 필러 형상을 가질 수 있다.
상기 제1 베리어 금속 패턴(224a)의 상부면은 상기 제1 금속 패턴(226)의 상부면보다 낮게 위치할 수 있다. 따라서, 상기 제1 금속 패턴(226)의 상부 측벽에는 상기 제1 베리어 금속 패턴(224a)이 구비되지 않을 수 있다.
상기 제1 금속 패턴(226)은 예를들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 제1 베리어 금속 패턴(224a)은 예를들어, 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다. 이들은 하나의 층 또는 2 이상의 층으로 형성될 수 있다.
일 예로, 상기 콘택 확장 패턴(234a)은 상기 제1 금속 패턴(226)의 상부면과 동일한 평면에 위치할 수 있다. 다른 예로, 상기 콘택 확장 패턴(234a)의 상부면은 상기 제1 금속 패턴(226)의 상부면보다 낮을 수도 있다.
상기 콘택 확장 패턴(234a)은 상기 제1 금속 패턴(226)의 상부 측벽과 직접 접촉할 수 있다. 따라서, 상기 콘택 확장 패턴(234a)은 링 형상을 가질 수 있다.
상기 콘택 확장 패턴(234a)의 저면은 상기 게이트 구조물들(118)의 상부면보다 높게 위치할 수 있다. 따라서, 상기 콘택 확장 패턴(234a)과 상기 게이트 구조물들(118)은 상기 기판(100) 표면과 수직한 제3 방향으로 서로 이격될 수 있다. 또한, 상기 콘택 확장 패턴(234a)은 상기 게이트 구조물(118)과 상기 제2 방향으로 서로 오버랩될 수 있다.
상기 콘택 확장 패턴(234a)의 상부면의 폭은 상기 제1 베리어 금속 패턴(224a)의 상부면의 폭보다 더 넓을 수 있다. 따라서, 상기 콘택 확장 패턴(234a)에 의해 콘택 구조물(236)의 상부면의 폭이 확장될 수 있다.
상기 콘택 확장 패턴(234a)은 전체가 베리어 금속 물질일 수 있다. 예를들어, 상기 콘택 확장 패턴(234a)은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다. 일 예로, 상기 콘택 확장 패턴(234a)은 상기 제1 베리어 금속 패턴(224a)과 동일한 물질일 수 있다. 다른 예로, 상기 콘택 확장 패턴(234a)은 상기 제1 베리어 금속 패턴(224a)과 다른 물질을 포함할 수도 있다.
다른 실시예로, 상기 콘택 확장 패턴(234a)은 폴리실리콘을 포함할 수도 있다.
상기 메인 콘택 플러그(228)의 상부 측벽에 상기 콘택 확장 패턴(234a)이 구비됨으로써, 상기 콘택 구조물(236) 상부면의 면적이 증가될 수 있다. 그러므로, 상기 콘택 구조물(236) 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선 간의 얼라인 마진이 증가하게 된다. 따라서, 상기 콘택 구조물(236)과 상부 배선간의 미스 얼라인에 의해 발생되는 불량이 감소될 수 있다.
또한, 상기 메인 콘택 플러그(228)는 상기 콘택 영역과 동일하거나 상기 콘택 영역보다 좁은 폭을 가지므로, 상기 메인 콘택 플러그(228)를 형성할 때 상기 게이트 구조물(118)의 측벽 손상이 감소될 수 있다. 따라서, 상기 콘택 구조물(236)과 상기 게이트 구조물(118) 내의 게이트 전극(114a) 간의 쇼트 불량이 감소될 수 있다.
도 3 내지 도 13은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 3을 참조하면, 기판(100) 상에 더미 게이트 구조물들(105)을 형성한다. 상기 더미 게이트 구조물들(105)의 양 측벽에 스페이서(106)를 형성한다. 상기 기판(100) 상에 더미 게이트 구조물(105) 사이를 채우는 제1 층간 절연막(108)을 형성한다.
구체적으로, 상기 기판(100) 상에 더미 게이트 절연막 및 더미 게이트 전극막을 형성한다. 상기 더미 게이트 절연막은 실리콘 산화물을 포함하고, 상기 더미 게이트 전극막은 폴리실리콘을 포함할 수 있다.
상기 더미 게이트 전극막 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 더미 게이트 전극막 및 더미 게이트 절연막을 식각한다. 상기 식각 마스크는 포토레지스트 패턴 또는 하드 마스크일 수 있다. 예시적인 실시예에서, 상기 패터닝 공정을 수행한 후, 상기 마스크 패턴은 제거될 수 있다. 따라서, 더미 게이트 절연막 패턴(102) 및 더미 게이트 전극(104)이 적층된 더미 게이트 구조물들(105)을 형성한다. 상기 각각의 더미 게이트 구조물들(105)은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격될 수 있다. 다른 예로, 상기 더미 게이트 구조물들(105)에 하드 마스크가 포함될 수도 있다.
상기 더미 게이트 구조물(105) 및 기판(100) 표면 상에 컨포멀하게 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 스페이서막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 상기 스페이서막을 이방성 식각하여 상기 더미 게이트 구조물(105)의 측벽에 스페이서(106)를 형성한다.
상기 더미 게이트 구조물들(105) 양 측의 기판(100) 표면에 불순물을 주입하여 불순물 영역들(130)을 형성한다. 상기 불순물 영역들(130)은 소오스 및 드레인 영역으로 제공될 수 있다.
이 후, 상기 기판(100) 상에 상기 더미 게이트 구조물들(105)을 덮는 제1 예비 층간 절연막을 형성한다. 상기 제1 예비 층간 절연막은 실리콘 산화물을 포함할 수 있다.
상기 더미 게이트 구조물들(105)의 상부면이 노출되도록 상기 제1 예비 층간 절연막을 평탄화하여 상기 제1 층간 절연막(108)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
도 4를 참조하면, 상기 더미 게이트 구조물들(105)을 제거하여 상기 제1 층간 절연막(108) 사이에 제1 개구부들(110)을 형성한다. 상기 제1 개구부들(110)의 저면에는 상기 기판(100) 표면이 노출될 수 있다.
도 5를 참조하면, 상기 각각의 제1 개구부들(110) 내부에 예비 게이트 절연막 패턴(112) 및 예비 게이트 전극(114)을 형성한다.
구체적으로, 상기 제1 개구부(110)들의 측벽과 저면 및 상기 제1 층간 절연막(108)의 상부면을 따라 컨포멀하게 게이트 절연막을 형성한다. 상기 게이트 절연막은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다. 상기 게이트 절연막은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 절연막은 열 산화 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성할 수 있다.
도시하지는 않았지만, 상기 게이트 절연막을 형성하기 이 전에, 상기 제1 개구부(110)에 의해 노출되는 기판(100)을 열산화시켜 산화막을 형성하는 공정을 더 포함할 수 있다.
상기 게이트 절연막 상에 상기 제1 개구부들(110) 내부를 완전하게 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 금속 물질을 포함할 수 있다. 상기 게이트 전극막은 예를들어, 텅스텐, 알루미늄, 구리 등 을 포함할 수 있다.
이 후, 상기 제1 층간 절연막(108) 상에 형성된 상기 게이트 절연막 및 게이트 전극막이 제거되도록 평탄화 공정을 수행한다. 상기 평탄화 공정은 에치백 공정 및/또는 화학 기계적 연마 공정을 포함할 수 있다. 따라서, 상기 각각의 제1 개구부들(110) 내부에는 상기 예비 게이트 절연막 패턴(112) 및 예비 게이트 전극(114)이 형성된다.
도 6을 참조하면, 상기 예비 게이트 전극(114)의 일부를 식각하여 게이트 전극(114a)을 형성한다. 또한, 상기 예비 게이트 절연막 패턴(112)을 일부 식각하여 게이트 절연막 패턴(112a)을 형성한다.
상기 식각 공정을 수행하면, 상기 게이트 전극(114a) 상에는 개구부가 형성될 수 있다. 바람직하게는, 상기 개구부 내부에 금속 물질이 남아있지 않아야 한다. 그러나, 상기 식각 공정에서 발생된 금속 레지듀가 상기 개구부 내부에 일부 남아있을 수 있다. 상기 금속 레지듀는 쇼트 불량을 유발시키는 원인이 될 수 있다.
상기 게이트 전극(114a) 상에 상기 개구부를 채우도록 하드 마스크 (116)를 형성한다. 구체적으로, 상기 개구부 내부를 채우면서 상기 제1 층간 절연막(108) 상에 하드 마스크막을 형성한다. 상기 제1 층간 절연막(108)의 상부면이 노출되도록 상기 하드 마스크막을 평탄화하여 하드 마스크(116)를 형성한다.
상기 하드 마스크(116)는 상기 제1 층간 절연막(108)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 하드 마스크(116)는 실리콘 질화물을 포함할 수 있다.
상기 공정에 의해, 상기 게이트 절연막 패턴(112a), 게이트 전극(114a) 및 하드 마스크(116)가 적층된 제1 구조물과, 상기 제1 구조물 양 측에 스페이서(106)를 포함하는 게이트 구조물들(118)이 형성될 수 있다.
도 7을 참조하면, 상기 게이트 구조물들(118) 및 제1 층간 절연막(108) 상에 제2 층간 절연막(120)을 형성한다. 상기 게이트 구조물들(118) 및 제1 층간 절연막(108)이 평탄한 상부면을 가지므로, 상기 제2 층간 절연막(120)은 평탄한 상부면을 가질 수 있다.
상기 제2 층간 절연막(120)은 실리콘 산화물을 사용하여 형성할 수 있다. 일 예로, 상기 제2 층간 절연막(120)은 상기 제1 층간 절연막(108)과 실질적으로 동일한 절연 물질을 포함할 수 있다. 따라서, 상기 제1 및 제2 층간 절연막은 물리적으로 동일한 하나의 층간 절연막(121)으로 제공될 수 있다.
도 8을 참조하면, 상기 층간 절연막(121) 상에 식각 마스크(도시안됨)를 형성한다. 상기 식각 마스크는 예를들어 포토레지스트 패턴일 수 있다.
상기 식각 마스크를 이용하여 상기 층간 절연막(121)을 이방성 식각하여, 상기 게이트 구조물들(118) 사이의 콘택 영역을 노출하는 제1 콘택홀들(122)을 각각 형성한다. 상기 제1 콘택홀들(122)은 80 내지 90도 범위 내에서 일정한 측벽 경사를 가질 수 있으며, 측벽에서 기판 표면과 수평한 방향으로 꺾여지는 부위가 없도록 형성될 수 있다.
상기 제1 콘택홀(122)의 상기 제2 방향의 폭은 상기 콘택 영역의 제2 방향의 제1 폭과 동일하거나 상기 제1 폭보다 좁은 폭을 가질 수 있다. 그러므로, 상기 제1 콘택홀(122)이 정확하게 얼라인 되는 경우, 상기 게이트 구조물들(118)과 상기 제2 방향으로 오버랩되지 않을 수 있다. 또는, 상기 제1 콘택홀(122)과 상기 게이트 구조물들(118)이 상기 제2 방향으로 서로 오버랩되는 부위가 매우 좁을 수 있다. 일 실시예에서, 상기 제1 콘택홀(122)은 상기 게이트 구조물들(118)의 측벽과 이격되도록 형성될 수 있다.
따라서, 상기 제1 콘택홀(122)을 형성하는 공정에서, 상기 게이트 구조물들(118)의 손상을 최소화할 수 있다. 예를들어, 상기 게이트 구조물(118)에 포함되는 스페이서(106)가 거의 식각되지 않도록 할 수 있다. 따라서, 후속 공정을 통해 상기 제1 콘택홀(122) 내에 형성되는 메인 콘택 플러그와 상기 게이트 구조물(118) 간의 쇼트 불량을 감소시킬 수 있다.
도 9를 참조하면, 상기 제1 콘택홀(122)의 측벽 및 저면과 상기 층간 절연막 상에 컨포멀하게 제1 베리어 금속막을 형성한다. 상기 제1 베리어 금속막 상에 상기 제1 콘택홀(122)을 완전하게 채우도록 제1 금속막을 형성한다.
상기 제1 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈을 포함할 수 있다. 상기 제1 베리어 금속막은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다.
상기 제1 금속막은 예를들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
이 후, 상기 층간 절연막(121)의 상부면이 노출되도록 상기 제1 금속막 및 제1 베리어 금속막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택홀(122) 내에 예비 제1 베리어 금속 패턴(224) 및 제1 금속 패턴(226)을 형성한다.
도 10을 참조하면, 상기 예비 제1 베리어 금속 패턴(224)을 일부 식각하여 제1 베리어 금속 패턴(224a)을 형성한다. 따라서, 상기 제1 금속 패턴(226) 및 제1 베리어 금속 패턴(224a)을 포함하는 메인 콘택 플러그(228)가 형성된다. 상기 제1 베리어 금속 패턴(224a)의 상부면은 상기 게이트 구조물(118)의 상부면보다 높게 위치할 수 있다.
또한, 상기 예비 제1 베리어 금속 패턴(224)이 제거된 부위에는 링 형상의 예비 리세스부(230)가 형성된다. 상기 예비 리세스부(230)의 측벽에는 상기 제1 금속 패턴(226) 및 층간 절연막(121)이 노출될 수 있다.
상기 예비 제1 베리어 금속 패턴(224)은 이방성 식각 또는 등방성 식각을 통해 식각할 수 있다. 예를들어, 상기 예비 제1 베리어 금속 패턴(224)은 건식 식각 공정을 통해 식각할 수 있다.
도 11을 참조하면, 상기 예비 리세스부(230)의 측벽에 노출되는 상기 층간 절연막(121)을 일부 식각하여 상기 예비 리세스부(230)보다 넓은 내부폭을 갖는 리세스부(232)를 형성한다. 상기 리세스부(232)의 저면은 상기 게이트 구조물(118)의 상부면보다 높게 위치할 수 있다. 상기 식각 공정에서, 상기 층간 절연막(121) 상부면도 일부 식각되어 상기 층간 절연막(121)의 높이가 낮아질 수 있다.
상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 식각 공정은 예를들어 불산을 포함하는 식각액을 사용하는 습식 식각 공정일 수 있다.
도 12를 참조하면, 상기 리세스부(232) 내부을 완전하게 채우면서 상기 층간 절연막(121) 상에 제2 베리어 금속막(234)을 형성한다.
상기 제2 베리어 금속막(234)은 예를들어, 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈을 포함할 수 있다. 상기 제2 베리어 금속막(234)은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다. 상기 제2 베리어 금속막(234)은 상기 제1 베리어 금속 패턴(224a)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
다른 실시예로, 상기 리세스부(232) 내부에 폴리실리콘막을 형성할 수도 있다. 이 경우에는, 후속 공정을 통해, 폴리실리콘을 포함하는 콘택 확장 패턴이 형성될 수 있다.
도 13을 참조하면, 상기 층간 절연막(121) 상부면이 노출되도록 상기 제2 베리어 금속막(234)을 평탄화하여 상기 리세스부(232) 내부에 콘택 확장 패턴(234a)을 형성한다.
상기 콘택 확장 패턴(234a)은 상기 리세스부(232)의 내부 형상과 동일할 수 있다. 따라서, 상기 콘택 확장 패턴(234a)의 저면은 상기 게이트 구조물들(118)의 상부면보다 높게 위치할 수 있다. 상기 콘택 확장 패턴(234a)과 상기 게이트 구조물(118)은 상기 제3 방향으로 이격되고, 상기 제2 방향으로 서로 오버랩될 수 있다. 상기 콘택 확장 패턴(234a)의 상부면의 폭은 상기 제1 베리어 금속 패턴(224a)의 상부면의 폭보다 넓을 수 있다.
상기 메인 콘택 플러그(228)의 상부 측벽에 상기 콘택 확장 패턴(234a)이 구비됨으로써, 상기 콘택 구조물(236) 상부면의 면적이 증가될 수 있다. 그러므로, 상기 콘택 구조물(236) 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선(도시안됨) 간의 얼라인 마진이 증가하게 된다. 따라서, 상기 콘택 구조물(236)과 상부 배선간의 미스 얼라인에 의해 발생되는 불량이 감소될 수 있다.
또한, 상기 메인 콘택 플러그(228)는 상기 콘택 영역과 동일하거나 상기 콘택 영역보다 좁은 폭을 가지므로, 상기 메인 콘택 플러그(228)를 형성할 때 상기 게이트 구조물(118)의 측벽 손상이 감소될 수 있다. 따라서, 상기 콘택 구조물(236)과 상기 게이트 구조물(118) 내의 게이트 전극(114a) 간의 쇼트 불량이 감소될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 14에 도시된 반도체 소자는 게이트 구조물의 구조를 제외하고는 도 1에 도시된 것과 동일하다.
도 14를 참조하면, 기판(100) 상에 게이트 구조물들(118a)이 구비된다. 상기 기판(100) 상에 상기 게이트 구조물들(118a)을 덮는 층간 절연막(120a)이 구비된다.
상기 게이트 구조물(118a)은 게이트 절연막 패턴(112b), 게이트 전극(114b) 및 하드 마스크(116a)가 적층되는 제1 구조물과, 상기 제1 구조물 측벽에 구비되는 스페이서(106a)를 포함할 수 있다.
상기 게이트 절연막 패턴(112b)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극(114b)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 하드 마스크(116a)는 상기 게이트 전극(114b) 상에 구비되고, 상기 층간 절연막(120a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 하드 마스크(116a)는 실리콘 질화물을 포함할 수 있다. 상기 게이트 절연막 패턴(112b), 게이트 전극(114b) 및 하드 마스크(116a)의 상부면은 각각 평탄한 형상을 가질 수 있다.
상기 스페이서(106a)는 층간 절연막(120a)과 식각 선택비를 갖는 물질을 포함할 수 있고, 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 층간 절연막(120a)은 상기 게이트 구조물들(118a)의 사이를 채우면서, 상기 게이트 구조물들(118a)을 덮는다. 상기 층간 절연막(120a)은 평탄한 상부면을 가질 수 있다. 상기 층간 절연막(120a)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(120a)을 관통하여 게이트 구조물들(118a) 사이의 콘택 영역과 접촉하는 콘택 구조물(236)이 구비된다. 상기 콘택 구조물(236)은 도 1을 참조로 설명한 것과 동일하다. 즉, 상기 콘택 구조물(236)은 상기 제2 방향으로 콘택 영역과 동일하거나 상기 콘택 영역보다 좁은 폭을 가지는 메인 콘택 플러그(228)와 상기 메인 콘택 플러그(228)의 상부 측벽에 콘택 확장 패턴(234a)을 포함한다.
따라서, 상기 콘택 구조물(236) 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선(도시안됨) 간의 얼라인 마진이 증가되고, 콘택 구조물과 게이트 구조물 간의 쇼트 불량이 감소될 수 있다.
도 15 및 도 16은 도 14에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 15를 참조하면, 상기 기판(100) 상에 게이트 구조물들(118a)을 형성한다.
구체적으로, 상기 기판(100) 상에 게이트 절연막, 게이트 전극막 및 하드 마스크막을 형성한다. 상기 하드 마스크막을 패터닝하여 하드 마스크를 형성한다. 상기 게이트 절연막은 실리콘 산화물을 포함하고, 상기 게이트 전극막은 폴리실리콘을 포함할 수 있다. 상기 하드 마스크막은 실리콘 질화물을 포함할 수 있다.
상기 하드 마스크를 식각 마스크로 사용하여 상기 게이트 전극막 및 게이트 절연막을 식각한다. 따라서, 게이트 절연막 패턴(112b), 게이트 전극(114b) 및 하드 마스크(116a)가 적층된 구조물들을 형성한다.
상기 구조물들 및 기판(100) 표면 상에 컨포멀하게 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 스페이서막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 상기 스페이서막을 이방성 식각하여 상기 구조물의 측벽에 스페이서(106a)를 형성한다. 따라서, 상기 게이트 절연막 패턴(112b), 게이트 전극(114b) 및 하드 마스크(116a)가 적층된 구조물들 및 스페이서를 포함하는 게이트 구조물들(118a)이 형성된다.
상기 게이트 구조물들(118a)은 제1 방향으로 연장되고, 서로 이격될 수 있다.
이 후, 상기 게이트 구조물들(118a) 양 측의 기판 표면에 불순물을 주입하여 불순물 영역들(130)을 형성한다. 상기 불순물 영역들(130)은 소오스 및 드레인 영역으로 제공될 수 있다.
도 16을 참조하면, 상기 기판(100) 상에 상기 게이트 구조물들(118a)을 덮는 층간 절연막(120a)을 형성한다. 상기 층간 절연막(120a)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(120a)의 상부면이 평탄해지도록 평탄화 공정을 더 수행할 수도 있다.
이 후, 도 8 내지 도 13을 참조로 설명한 공정을 동일하게 수행하여 상기 층간 절연막(120a)을 관통하는 콘택 구조물(도 14, 236)을 형성한다. 따라서, 도 14에 도시된 반도체 소자를 제조한다.
상기 콘택 구조물(236)의 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선(도시안됨) 간의 얼라인 마진이 증가되고, 콘택 구조물과 게이트 구조물 간의 쇼트 불량이 감소될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 18은 도 17에 도시된 반도체 소자의 콘택 구조물을 나타내는 사시도이다.
도 17에 도시된 반도체 소자는 콘택 확장 패턴의 구조를 제외하고는 도 1에 도시된 것과 동일하다.
도 17 및 도 18은 참조하면, 기판(100) 상에 게이트 구조물들(118)이 구비된다. 상기 기판(100) 상에 상기 게이트 구조물들(118)을 덮는 층간 절연막(121)이 구비된다.
상기 게이트 구조물들(118) 및 층간 절연막(121)은 도 1을 참조로 설명한 것과 동일할 수 있다. 즉, 상기 게이트 구조물(118)은 게이트 절연막 패턴(112a), 게이트 전극(114a) 및 하드 마스크(116)가 적층되는 제1 구조물과, 상기 제1 구조물 측벽에 구비되는 스페이서(106)를 포함할 수 있다. 상기 게이트 절연막 패턴(112a)은 금속 산화물을 포함하고, 상기 게이트 전극(114a)은 금속을 포함할 수 있다. 상기 층간 절연막(121)은 평탄한 상부면을 가질 수 있다.
상기 층간 절연막(121)을 관통하여 상기 게이트 구조물들(118) 사이의 콘택 영역과 접촉하는 콘택 구조물(246)이 구비된다.
상기 콘택 구조물(246)은 메인 콘택 플러그(228)와 상기 메인 콘택 플러그(228)의 상부 측벽만을 둘러싸는 콘택 확장 패턴(244)을 포함할 수 있다.
상기 메인 콘택 플러그(228)는 도 1을 참조로 설명한 것과 동일할 수 있다. 즉, 상기 메인 콘택 구조물(228)은 필러 형상을 갖는 제1 금속 패턴(226)과, 상기 제1 금속 패턴(226)의 측벽 및 저면을 둘러싸는 제1 베리어 금속 패턴(224a)을 포함할 수 있다.
상기 콘택 확장 패턴(244)은 상기 제1 금속 패턴(226)의 상부 측벽과 직접 접촉할 수 있다. 따라서, 상기 콘택 확장 패턴(244)은 링 형상을 가질 수 있다.
상기 콘택 확장 패턴(244)은 상기 제1 금속 패턴(226)의 상부 측벽이 노출되도록 상기 층간 절연막(121)이 일부 제거된 링 형상의 리세스부 내에 구비될 수 있다.
상기 리세스부 표면을 따라 컨포멀하게 구비되는 제2 베리어 금속 패턴(240a) 및 상기 제2 베리어 금속 패턴(240a) 상에 상기 리세스부 내부를 채우는 제2 금속 패턴(242a)을 포함할 수 있다.
상기 제2 베리어 금속 패턴(240a)은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다. 일 예로, 상기 제2 베리어 금속 패턴(240a)은 상기 제1 베리어 금속 패턴(224a)과 동일한 물질을 포함할 수 있다. 다른 예로, 상기 제2 베리어 금속 패턴(240a)은 상기 제1 베리어 금속 패턴(224a)과 다른 물질을 포함할 수도 있다.
상기 제2 금속 패턴(242a)은 상기 제1 금속 패턴(226)과 동일한 물질을 포함할 수 있다. 예를들어, 상기 제2 금속 패턴(242a)은 예를들어 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
상기 콘택 구조물(246)은 상기 제2 방향으로 콘택 영역과 동일하거나 상기 콘택 영역보다 좁은 폭을 가지는 메인 콘택 플러그(228)와 상기 메인 콘택 플러그(228)의 상부 측벽에 콘택 확장 패턴(244)을 포함한다.
따라서, 상기 콘택 구조물(246) 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선(도시안됨) 간의 얼라인 마진이 증가되고, 콘택 구조물(246)과 게이트 구조물(118) 간의 쇼트 불량이 감소될 수 있다.
도 19 내지 도 21은 도 17에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 3 내지 도 11을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 상기 기판에 메인 콘택 플러그(228)를 형성하고, 층간 절연막(121)의 일부를 식각하여 상기 메인 콘택 플러그(228)의 상부 측벽이 노출되는 리세스부를 형성한다.
도 19를 참조하면, 상기 메인 콘택 플러그(228) 및 상기 층간 절연막(121)의 표면을 따라 컨포멀하게 제2 베리어 금속막(240)을 형성한다. 즉, 상기 제2 베리어 금속막(240)은 상기 리세스부 내부 표면을 따라 컨포멀하게 형성될 수 있다.
상기 제2 베리어 금속막(240)은 예를들어, 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈을 포함할 수 있다. 상기 제2 베리어 금속막(240)은 하나의 층으로 형성될 수도 있고, 2층 이상으로 형성될 수도 있다. 상기 제2 베리어 금속막(240)은 상기 제1 베리어 금속 패턴(224a)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
도 20을 참조하면, 상기 제2 베리어 금속막(240) 상에 상기 리세스부 내부를 완전하게 채우도록 제2 금속막(242)을 형성한다. 상기 제2 금속막(242)은 상기 제1 금속 패턴(226)과 동일한 물질을 포함할 수 있다. 상기 제2 금속막(242)은 예를들어 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
도 21을 참조하면, 상기 층간 절연막(121) 상부면이 노출되도록 상기 제2 금속막(242) 및 제2 베리어 금속막(240)을 평탄화하여 상기 리세스부 내부에 콘택 확장 패턴(244)을 형성한다.
따라서, 상기 메인 콘택 구조물(228) 및 콘택 확장 패턴(244)을 포함하는 콘택 구조물(246)이 형성된다.
상기 콘택 구조물(246)은 상부 배선(도시안됨) 간의 얼라인 마진이 증가되고, 콘택 구조물(246)과 게이트 구조물(118) 간의 쇼트 불량이 감소될 수 있다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 22에 도시된 반도체 소자는 게이트 구조물의 구조를 제외하고는 도 17에 도시된 것과 동일하다.
도 22를 참조하면, 기판(100) 상에 게이트 구조물들(118a)이 구비된다. 상기 기판(100) 상에 상기 게이트 구조물들(118a)을 덮는 층간 절연막(120a)이 구비된다. 상기 게이트 구조물들(118a) 및 층간 절연막(120a)은 도 14를 참조로 설명한 것과 동일할 수 있다.
상기 층간 절연막(120a)을 관통하여 게이트 구조물들(118a) 사이의 콘택 영역과 접촉하는 콘택 구조물(246)이 구비된다. 상기 콘택 구조물(246)은 도 17을 참조로 설명한 것과 동일하다.
즉, 상기 콘택 구조물(246)은 상기 제2 방향으로 콘택 영역과 동일하거나 상기 콘택 영역보다 좁은 폭을 가지는 메인 콘택 플러그(228)와 상기 메인 콘택 플러그(228)의 상부 측벽에 콘택 확장 패턴(244)을 포함한다. 상기 메인 콘택 플러그(228)는 제1 베리어 금속 패턴(224a) 및 제1 금속 패턴(246)을 포함하고, 상기 콘택 확장 패턴(244)은 제2 베리어 금속 패턴(240a) 및 제2 금속 패턴(242a)을 포함한다.
따라서, 상기 콘택 구조물(246) 상부면과 연결되는 콘택 또는 도전 라인과 같은 상부 배선(도시안됨) 간의 얼라인 마진이 증가되고, 콘택 구조물(246)과 게이트 구조물(118a) 간의 쇼트 불량이 감소될 수 있다.
도 12에 도시된 반도체 소자를 형성하기 위하여, 먼저 도 15 및 도 16을 참조로 설명한 공정을 수행하여 기판(100) 상에 게이트 구조물(118a)을 형성하고, 상기 게이트 구조물(118a)을 덮는 층간 절연막(120a)을 형성한다. 다음에, 도 8 내지 도 11을 참조로 설명한 공정을 수행하여 메인 콘택 플러그(228)를 형성한다. 또한, 도 19 내지 도 21을 참조로 설명한 공정을 수행하여 상기 메인 콘택 플러그(228)의 상부 측벽에 콘택 확장 패턴(244)을 형성한다.
상기 설명한 각 실시예들에 포함되는 콘택 구조물들 상에는 비아 콘택, 도전 라인, 패드 패턴 등을 포함하는 상부 배선들이 구비될 수 있다.
도 23은 도 1에 도시된 콘택 구조물 상에 비아 콘택이 형성된 구조를 나타낸다.
도 23을 참조하면, 상기 콘택 구조물(236) 및 상기 제2 층간 절연막(120) 상에는 상부 층간 절연막(150)이 구비된다. 상기 상부 층간 절연막(150)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(150)을 관통하여 상기 콘택 구조물(126)의 상부면과 접촉하는 비아 콘택(152)이 구비된다. 상기 비아 콘택(152)은 금속 물질을 포함할 수 있다. 상기 비아 콘택(152)은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 비아 콘택(152) 상에는 금속 도전 라인(154)이 구비될 수 있다.
도 24는 도 1에 도시된 콘택 구조물 상에 패드 전극이 형성된 구조를 나타낸다.
도 24를 참조하면, 상기 콘택 구조물(236) 상에는 패드 전극(160)이 구비될 수 있다. 상기 패드 전극(160)은 금속 물질, 금속 실리사이드 또는 폴리실리콘을 포함할 수 있다.
상기 제2 층간 절연막(120) 상에 상기 패드 전극(160)을 덮는 상부 층간 절연막(162)이 구비된다. 상기 상부 층간 절연막(162)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(162)을 관통하여 상기 패드 전극(160)과 접촉하는 상기 비아 콘택(164)이 구비된다. 상기 비아 콘택(164)은 금속 물질을 포함할 수 있다. 상기 비아 콘택(164)은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 비아 콘택(164) 상에는 금속 도전 라인(166)이 구비될 수 있다.
도 25 및 26은 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다.
도 26은 도 25의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도를 각각 나타낸다. 도 25에서는 콘택 구조물 상의 상부 배선을 생략하였다.
도 25 및 도 26을 참조하면, 상기 반도체 소자는 액티브 핀 구조물(305)을 포함하는 기판(300), 게이트 구조물(336), 에피택시얼 구조물(322) 및 콘택 구조물(350)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(302), 스페이서(314) 등을 더 포함할 수 있다.
상기 기판(300)은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(300)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(300)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
상기 액티브 핀 구조물(305)은 제1 방향으로 연장되는 형상의 제1 패턴(305a)과, 상기 제1 패턴(305a)으로부터 기판 상부로 돌출되는 제2 패턴(305b)을 포함할 수 있다. 상기 액티브 핀 구조물(305)은 상기 기판(300)과 동일한 물질을 포함할 수 있다. 상기 액티브 핀 구조물(305)은 복수개가 구비되어 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다.
상기 제2 패턴(305b)에서, 상기 소자 분리막(302)에 의해 측벽이 커버되는 하부와 상기 소자 분리막(302)에 의해 측벽이 커버되지 않는 상부를 포함할 수 있다. 상기 제2 패턴(305b)의 상부는 실질적인 액티브 영역으로 제공되며, 이를 액티브 핀(304a)이라 하면서 설명한다. 즉, 상기 액티브 핀(304a)은 상기 게이트 구조물(336) 아래에 위치하는 상기 소자 분리막(302)보다 높게 위치할 수 있다.
상기 제2 패턴(305b)의 제1 방향의 사이에는 리세스부(316)가 형성되어 있다. 예시적인 실시예들에 있어서, 상기 리세스부(316)의 저면은 상기 게이트 구조물(336) 아래에 위치하는 소자 분리막(302)의 상부면보다 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(304a)은 상기 제1 방향으로 더 긴 형상의 필러 형상을 가질 수 있다. 일 실시예로, 상기 액티브 핀(304a)은 상기 제1 방향 및 상기 제2 방향을 따라 어레이 형태로 배치될 수 있다.
상기 소자 분리막(302)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물(336)은 상기 제2 방향으로 연장되어 상기 액티브 핀(304a)의 표면을 감쌀 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(336)은 상기 액티브 핀(304a) 및 소자 분리막(302) 상에 순차적으로 적층된 게이트 절연막 패턴(330), 게이트 전극(332) 및 하드 마스크(334)를 포함할 수 있다.
상기 게이트 절연막 패턴(330)은 예를 들어, 실리콘 산화물을 포함하거나 또는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴(330)은 실리콘 산화막 및 금속 산화막이 적층되는 형상을 가질 수 있다.
상기 게이트 전극(332)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 다른 예로, 상기 게이트 전극(332)은 폴리실리콘을 포함할 수 있다. 상기 하드 마스크(334)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서(314)는 상기 게이트 구조물(336)의 측벽에 형성될 수 있으며, 예를들어 실리콘 질화물, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 리세스부(316) 내부에는 에피택시얼 패턴(320)이 구비될 수 있다. 상기 에피택시얼 패턴(320)은 상기 제2 방향으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 에피택시얼 패턴(320)은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 5각 또는 마름모 형상을 가질 수 있다.
예시적인 실시예에 있어서, 복수의 상기 에피택시얼 패턴들(320)은 각각 상기 제2 방향으로 돌출되는 부위가 서로 접촉되어 상기 제2 방향으로 연결된 형상을 가질 수도 있다. 상기 제2 방향으로 나란하게 서로 접촉된 상기 에피택시얼 패턴들(320)은 상기 에피택시얼 구조물(322)로 제공될 수 있다. 상기 에피택시얼 구조물(322)은 상기 핀 펫의 소스/드레인 영역이 된다. 따라서, 상기 에피택시얼 구조물(322)에는 불순물이 도핑되어 있을 수 있다.
일부 실시예에서, 상기 에피택시얼 패턴들(320)은 각각 상기 제2 방향으로 돌출되는 부위가 이격되게 배치될 수 있다.
상기 에피택시얼 패턴(320)은 실리콘(Si), 탄화 규소(SiC) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를들어, 상기 핀 펫이 N형일 경우 상기 에피택시얼 패턴(320)은 실리콘 또는 SiC을 포함할 수 있고, N형 불순물이 도핑될 수 있다. 다른 예로, 상기 핀 펫이 P형일 경우, 상기 에피택시얼 패턴(320)은 실리콘 게르마늄을 포함할 수 있고, P형 불순물이 도핑될 수 있다.
일부 실시예에서, 상기 액티브 핀 구조물(305)에 상기 리세스부(316) 및 에피택시얼 패턴들(320)이 구비되지 않을 수도 있다.
상기 게이트 구조물(336)을 덮는 층간 절연막(328, 338)이 포함될 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 구조물들(336) 사이를 채우는 제1 층간 절연막(328) 및 상기 제1 층간 절연막(328) 상에 제2 층간 절연막(338)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막(328, 338)은 실리콘 산화물을 포함할 수 있다.
상기 콘택 구조물(350)은 상기 제2 및 제1 층간 절연막(338, 328)을 관통하여 상기 에피택시얼 구조물(320) 상부면과 접촉하는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 콘택 구조물(350)은 상기 에피택시얼 구조물(320) 상부면의 대부분을 덮는 형상을 가질 수 있다. 따라서, 상기 콘택 구조물(320)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 콘택 구조물(350)은 메인 콘택 플러그(346)와 상기 메인 콘택 플러그(346)의 상부 측벽만을 둘러싸는 콘택 확장 패턴(348)을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 구조물(346)의 일 단면은 도 1에 도시된 것과 동일한 형상을 가질 수 있다. 일부 실시예에서, 상기 콘택 구조물(346)의 일 단면은 도 17에 도시된 것과 동일한 형상을 가질 수도 있다.
상기 콘택 구조물(346) 및 상기 제2 층간 절연막(338) 상에는 상부 층간 절연막(352)이 구비된다. 상기 상부 층간 절연막(352)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(352)을 관통하여 상기 콘택 구조물(346)의 상부면과 접촉하는 비아 콘택(354)이 구비된다. 상기 비아 콘택(354)은 금속 물질을 포함할 수 있다. 상기 비아 콘택(354)은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 비아 콘택(354) 상에는 금속 도전 라인(356)이 구비될 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자는 콘택 구조물의 상부면이 확장되어, 상부 배선 간의 얼라인 마진이 증가되고, 콘택 구조물과 게이트 구조물 간의 쇼트 불량이 감소될 수 있다.
도 27 내지 도 31은 도 25 및 도 26에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로 도 27 내지 도 31은 도 25의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.
도 27을 참조하면, 기판(300) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치들 하부를 채우는 소자 분리막(302)을 형성한다.
상기 트렌치 형성 이전에, 이온 주입 공정을 통해 기판(300)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(302)은 상기 트렌치를 충분히 채우는 절연막을 기판(300) 상에 형성하고, 기판(300) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 상기 트렌치 상부 측벽이 노출되도록 상기 절연막의 일부를 제거함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 소자 분리막(302)이 형성됨에 따라, 기판(300)에는 상기 제1 방향으로 연장되는 예비 액티브 핀들(304)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀들(304)은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
도 28을 참조하면, 상기 기판(300)상에 더미 게이트 구조물들(312)을 형성한다. 상기 더미 게이트 구조물들(312) 양 측에는 스페이서(314)를 형성한다. 또한, 상기 스페이서(314) 사이의 예비 액티브 핀들(304)을 식각하여 리세스부(316)를 형성한다.
상기 더미 게이트 구조물들(312)은 기판(300)의 예비 액티브 핀들(304) 및 소자 분리막(302) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(310)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(312)은 순차적으로 적층된 더미 게이트 절연막 패턴(306), 더미 게이트 전극(308) 및 하드 마스크(310)를 포함할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(300) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 하드 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(312)은 기판(300)의 예비 액티브 핀들(304)및 소자 분리막(302) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물들(312), 소자 분리막(302) 및 예비 액티브 핀들(304) 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성으로 식각하여 상기 더미 게이트 구조물들(312)의 측벽 상에 상기 스페이서(314)를 형성한다.
상기 더미 게이트 구조물들(312) 및 스페이서(314)을 식각 마스크로 사용하여 상기 예비 액티브 핀(304)을 부분적으로 식각하여 상기 리세스부(316)를 형성한다. 따라서, 상기 제1 방향으로 연장되는 제1 패턴(305a) 및 상기 제1 패턴(305a) 위로 돌출되는 제2 패턴들(305b)을 포함하는 액티브 핀 구조물(305)이 형성된다.
예시적인 실시예들에 있어서, 상기 스페이서(314) 및 리세스부(316)의 형성을 위한 식각 공정은 인-시튜로 수행될 수 있다.
도 29를 참조하면, 상기 리세스부(316)를 채우는 에피택시얼 패턴(320)을 형성한다. 이 때, 상기 제2 방향으로 나란하게 배치되는 복수의 에피택시얼 패턴들(320)은 상기 제2 방향으로 측벽이 서로 접촉하여 에피택시얼 구조물(322)로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 리세스부(316) 저면에 위치하는 액티브 핀 구조물(305)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 상기 에피택시얼 패턴(120)을 형성할 수 있다.
상기 에피택시얼 패턴(320)은 수직 및 수평 방향으로 에피택시얼 성장하여 형성될 수 있다. 따라서, 상기 에피택시얼 패턴(320)은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 오각형 또는 마름모 형상을 가질 수 있다. 또한, 상기 제2 방향으로 이웃하고 있는 에피택시얼 패턴(320)은 서로 접촉될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 에피택시얼 패턴(320)은 핀 펫의 소스/드레인 영역으로 제공될 수 있다. 즉, 복수의 에피택시얼 패턴(320)을 포함하는 상기 에피택시얼 구조물(322)은 상기 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 패턴(320)은 실리콘 게르마늄, 실리콘 또는 SiC를 포함할 수 있다. 예를들어, 상기 반도체 소자가 P형 핀 펫인 경우, 상기 에피택시얼 패턴(320)은 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 반도체 소자가 N형 핀 펫인 경우, 상기 에피택시얼 패턴(320)은 실리콘 또는 SiC을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택시얼 구조물(322)을 형성한 다음에, 소스/드레인 형성을 위한 불순물 이온 주입 공정하고 열처리하는 공정을 더 수행할 수 있다.
도 30을 참조하면, 상기 더미 게이트 구조물(312), 스페이서(314), 에피택시얼 구조물(322) 및 소자 분리막(302)을 덮는 제1 층간 절연막(328)을 형성한 후, 상기 더미 게이트 구조물(312)의 상부면이 노출될 때까지 제1 층간 절연막(328)을 평탄화한다. 상기 더미 게이트 구조물(322)을 제거하여 개구부를 형성하고, 상기 개구부 내부에 게이트 구조물(336)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(328)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 개구부의 저면에는 상기 액티브 핀(304a) 및 소자 분리막(302)이 노출될 수 있다. 예시적인 실시예에 있어서, 상기 개구부의 저면의 액티브 핀(304a) 상에 열산화막(도시안됨)을 형성하는 공정을 더 포함할 수 있다.
상기 게이트 구조물(336)은 게이트 절연막 패턴(330), 게이트 전극(332) 및 하드 마스크(334)를 포함할 수 있다.
예시적인 실시예들에서, 상기 개구부의 측벽, 상기 열산화막 및 제1 층간 절연막(328)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 각 개구부의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
이 후, 상기 제1 층간 절연막(328)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하고, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부 내부 표면 상에 게이트 절연막 패턴(330)을 형성하고, 상기 게이트 절연막 패턴(330) 상에 각 개구부들의 일부를 채우는 게이트 전극(332)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 게이트 전극(332)의 상부에 하드 마스크막을 형성하고, 이를 평탄화하여 하드 마스크(334)를 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막 패턴(330), 게이트 전극(332) 및 하드 마스크(334)를 포함하는 게이트 구조물(336)을 형성할 수 있다.
도 31을 참조하면, 상기 제1 층간 절연막(328) 상에 제2 층간 절연막(338)을 형성한다. 상기 제2 층간 절연막(338)을 관통하여 상기 에피택시얼 패턴(320) 표면과 접촉하는 콘택 구조물(350)을 형성한다. 상기 콘택 구조물(350)은 메인 콘택 플러그(346)와 상기 메인 콘택 플러그(346)의 상부 측벽만을 둘러싸는 콘택 확장 패턴(348)을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 구조물(350)의 일 단면은 도 1에 도시된 것과 동일한 형상을 가질 수 있다. 이 경우, 상기 콘택 구조물(350)은 도 8 내지 도 13을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
일부 실시예에서, 상기 콘택 구조물(350)의 일 단면은 도 17에 도시된 것과 동일한 형상을 가질 수 있다. 이 경우, 상기 콘택 구조물은 도 8 내지 도 11을 수행하여 메인 콘택 플러그 및 리세스부를 형성한 다음, 도 19 내지 도 21 을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
다시, 도 26을 참조하면, 상기 콘택 구조물(350) 및 상기 제2 층간 절연막(338) 상에는 상부 층간 절연막(352)을 형성한다. 상기 상부 층간 절연막(352)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(352)을 관통하여 상기 콘택 구조물(350)의 상부면과 접촉하는 비아 콘택(354)을 형성한다. 상기 비아 콘택(354) 및 상부 층간 절연막(352) 상에 금속 도전 라인(356)을 형성한다.
상기 비아 콘택(354)은 금속 물질을 포함할 수 있다. 상기 비아 콘택(354)은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈 등을 포함할 수 있다 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
도 32는 본 발명의 일 실시예에 따른 콘택 구조물을 포함하는 반도체 소자를 나타내는 사시도이다.
도 32에 도시된 반도체 소자는 콘택 구조물(350a)이 에피택시얼 구조물(322)의 상부면의 일부와 접촉하는 것을 제외하고는 도 25에 도시된 반도체 소자와 동일한 구조를 가질 수 있다.
본 발명의 일 실시예로써, 3차원 메모리 어레이는 수직으로 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치하도록 배치되는 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀들은 전하 트랩막을 포함할 수 있다.
본 발명에 참조로 인용되는 다음의 특허 문헌들(미국 등록특허 7679133호, 8553466호, 8654587호, 8559235호 및 미국 공개 특허 2011-0233648호 )은 3차원 메모리 셀들의 적절한 구성을 설명하고 있으며, 상기 3차원 메모리 셀들은 복수의 층들을 갖고, 워드 라인들을 갖고, 각 층들 사이를 공유하는 비트 라인들로 구성될 수 있다.
상기 3차원 메모리 어레이를 갖는 반도체 소자에도 본 발명의 실시예들에 따른 콘택 구조물이 구비될 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 33은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 33을 참조하면, 시스템(400)은 메모리(410), 메모리(410)의 동작을 제어하는 메모리 컨트롤러(420), 정보를 출력하는 표시부재(430), 정보를 입력받는 인터페이스(440) 및 이들을 제어하기 위한 메인 프로세서(450)를 포함한다. 메모리(410)는 본 발명의 실시예들에 따른 콘택 구조물들을 포함할 수 있다. 메모리(410)는 메인 프로세서(450)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(400)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 콘택 구조물을 포함하는 다양한 반도체 소자에 이용될 수 있다.
100 : 기판 106, 106a : 스페이서
110 : 제1 개구부 112a, 112b : 게이트 절연막 패턴
114a, 114b : 게이트 전극 116a, 116b : 하드 마스크 패턴
118, 118a : 게이트 구조물
121, 120a : 층간 절연막 122 : 제1 콘택홀
224a : 제1 베리어 금속 패턴 226 : 제1 금속 패턴
228 : 메인 콘택 플러그 230 : 예비 리세스부
232: 리세스부 234a, 244 : 콘택 확장 패턴
236, 246 : 콘택 구조물
240a : 제2 베리어 금속 패턴 242a : 제2 금속 패턴

Claims (20)

  1. 기판 상에 구비되는 층간 절연막;
    상기 층간 절연막을 관통하여 콘택 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그; 및
    상기 메인 콘택 플러그의 상부 측벽만을 둘러싸는 형상을 갖고, 베리어 금속 물질을 포함하는 콘택 확장 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 금속 패턴은 필러 형상을 갖고, 상기 제1 베리어 금속 패턴은 상기 제1 금속 패턴의 측벽 및 저면을 둘러싸고 상기 제1 베리어 금속 패턴의 상부면은 상기 제1 금속 패턴의 상부면보다 낮게 위치하는 반도체 소자.
  3. 제1항에 있어서, 상기 메인 콘택 플러그 및 콘택 확장 패턴의 상부면은 동일한 평면에 위치하는 반도체 소자.
  4. 제1항에 있어서, 상기 콘택 확장 패턴은 상기 메인 콘택 플러그의 제1 금속 패턴의 상부 측벽과 직접 접촉하는 반도체 소자.
  5. 제1항에 있어서, 상기 콘택 확장 패턴은 전체가 베리어 금속 물질을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 콘택 확장 패턴은 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 제2 베리어 금속 패턴은 상기 제1 베리어 금속 패턴의 상부면, 제1 금속 패턴의 상부 측벽 및 층간 절연막과 접촉하고, 상기 제2 금속 패턴은 상기 제2 베리어 금속 패턴 상에 구비되는 반도체 소자. .
  8. 제1항에 있어서, 상기 콘택 확장 패턴에 포함되는 베리어 금속 물질은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  9. 기판 상에 도전 패턴 및 상기 도전 패턴을 둘러싸는 캡핑 구조물을 포함하는 복수의 도전 구조물들;
    상기 복수의 도전 구조물들을 덮고, 상기 도전 구조물들의 상부면보다 높은 상부면을 갖는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 도전 구조물들 사이의 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그; 및
    상기 메인 콘택 플러그의 상부 측벽만을 둘러싸는 형상을 갖고, 베리어 금속 물질을 포함하는 콘택 확장 패턴을 포함하는 반도체 소자.
  10. 제9항에 있어서, 상기 메인 콘택 플러그는 상기 도전 구조물 사이의 영역의 제1 폭과 동일하거나 상기 제1 폭보다 좁은 폭을 갖는 반도체 소자.
  11. 제9항에 있어서, 상기 콘택 확장 패턴의 저면은 상기 도전 구조물들의 상부면보다 높게 위치하는 반도체 소자.
  12. 제9항에 있어서, 상기 콘택 확장 패턴과 상기 도전 구조물은 상기 기판 표면과 수직한 방향으로 이격되고, 상기 기판 표면과 수평한 방향으로 오버랩되는 반도체 소자.
  13. 제9항에 있어서, 상기 도전 구조물들은 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층된 구조물 및 상기 구조물 측벽에 스페이서를 포함하는 게이트 구조물인 반도체 소자.
  14. 제13항에 있어서, 상기 게이트 절연막 패턴은 단면이 U자 형상을 갖고, 상기 게이트 전극은 금속 물질을 포함하는 반도체 소자.
  15. 제9항에 있어서, 상기 콘택 확장 패턴에 포함되는 베리어 금속 물질은 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, TiAlC, 코발트, 루테늄, 니켈로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  16. 기판 상에 층간 절연막을 형성하고;
    상기 층간 절연막을 관통하여 콘택 영역과 접하는 필러 형상을 갖고, 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하는 메인 콘택 플러그를 형성하고;
    상기 메인 콘택 플러그 측벽과 인접하는 층간 절연막을 부분적으로 식각하여, 상기 메인 콘택 플러그의 상부 측벽을 노출하는 리세스부를 형성하고; 그리고
    상기 리세스부 내부에 베리어 금속 물질을 포함하는 콘택 확장 패턴을 형성하는 반도체 소자 제조 방법.
  17. 제16항에 있어서, 상기 메인 콘택 플러그를 형성하는 것은,
    상기 층간 절연막을 식각하여 콘택홀을 형성하고;
    상기 콘택홀 측벽 및 저면에 컨포멀하게 예비 제1 베리어 금속막 패턴과, 상기 예비 제1 베리어 금속막 패턴 상에 상기 콘택홀을 채우는 제1 금속막 패턴을 형성하고; 그리고,
    상기 예비 제1 베리어 금속막 패턴의 상부를 선택적으로 식각하여, 상기 층간 절연막과 상기 메인 콘택 플러그 사이에 예비 리세스부를 형성하고, 상기 제1 금속막 패턴의 상부면보다 낮은 제1 베리어 금속막 패턴을 형성하는 반도체 소자 제조 방법.
  18. 제17항에 있어서, 상기 리세스부를 형성하는 공정에서, 상기 층간 절연막의 상부면 및 상기 예비 리세스부에 의해 노출된 상기 층간 절연막의 측벽 부위를 등방성으로 식각하는 반도체 제조 형성 방법.
  19. 제16항에 있어서, 상기 콘택 확장 패턴을 형성하는 공정은,
    상기 리세스부 내부를 채우도록 제2 베리어 금속막을 형성하고; 그리고,
    상기 층간 절연막의 상부면이 노출되도록 상기 제2 베리어 금속막을 평탄화하는 것을 포함하는 반도체 소자 제조 방법.
  20. 제16항에 있어서, 상기 콘택 확장 패턴을 형성하는 공정은,
    상기 리세스부 내부 표면을 따라 컨포멀하게 제2 베리어 금속막을 형성하고;
    상기 제2 베리어 금속막 상에 상기 리세스부 내부를 채우는 제2 금속막을 형성하고; 그리고,
    상기 층간 절연막의 상부면이 노출되도록 상기 제2 금속막 및 제2 베리어 금속막을 평탄화하는 것을 포함하는 반도체 소자 제조 방법.
KR1020150056597A 2015-04-22 2015-04-22 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. KR102401486B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150056597A KR102401486B1 (ko) 2015-04-22 2015-04-22 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US15/016,376 US9754880B2 (en) 2015-04-22 2016-02-05 Semiconductor devices including a contact structure and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150056597A KR102401486B1 (ko) 2015-04-22 2015-04-22 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.

Publications (2)

Publication Number Publication Date
KR20160125744A true KR20160125744A (ko) 2016-11-01
KR102401486B1 KR102401486B1 (ko) 2022-05-24

Family

ID=57147993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150056597A KR102401486B1 (ko) 2015-04-22 2015-04-22 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.

Country Status (2)

Country Link
US (1) US9754880B2 (ko)
KR (1) KR102401486B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180103397A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 집적회로 소자
KR20180132508A (ko) * 2017-06-02 2018-12-12 삼성전자주식회사 수직 전계 효과 트랜지스터 및 이의 제조 방법
KR20190013342A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 집적회로 장치
KR20220071569A (ko) * 2020-11-24 2022-05-31 한양대학교 산학협력단 3차원 적층 반도체 소자 및 그 제조 방법
US11848364B2 (en) 2020-10-05 2023-12-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180123038A1 (en) * 2015-05-18 2018-05-03 Intel Corporation Apparatus and method for fabricating a high density memory array
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
DE102016116026B4 (de) 2015-12-29 2024-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US9893062B2 (en) 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102607840B1 (ko) * 2016-06-09 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10109524B2 (en) * 2017-01-24 2018-10-23 Globalfoundries Inc. Recessing of liner and conductor for via formation
US10872980B2 (en) * 2017-04-25 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269624B2 (en) * 2017-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods of forming same
US10692760B2 (en) * 2017-11-30 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10943983B2 (en) 2018-10-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits having protruding interconnect conductors
KR20210111396A (ko) 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20210145585A (ko) * 2020-05-25 2021-12-02 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US20220310392A1 (en) * 2021-03-26 2022-09-29 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure, and semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080552A (ko) * 2002-04-09 2003-10-17 아남반도체 주식회사 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
US20040016946A1 (en) * 2002-07-25 2004-01-29 Mitsubishi Denki Kabushiki Semiconductor device having MIM structure capacitor
KR20110010067A (ko) * 2009-07-23 2011-01-31 엘피다 메모리 가부시키가이샤 반도체 디바이스의 제조 방법
US20150102491A1 (en) * 2013-10-16 2015-04-16 Micron Technology, Inc. Semiconductor Device Including A Contact Plug With Barrier Materials

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US5923998A (en) 1996-04-01 1999-07-13 Winbond Electronics Corp. Enlarged align tolerance in buried contact process using sidewall spacer
JPH1117140A (ja) * 1997-06-25 1999-01-22 Sony Corp 半導体装置及びその製造方法
JP2000260953A (ja) 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
US6352899B1 (en) 2000-02-03 2002-03-05 Sharp Laboratories Of America, Inc. Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method
KR100470722B1 (ko) 2002-07-09 2005-03-10 삼성전자주식회사 반도체 장치의 콘택홀 형성방법
KR100499158B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 상부면적이 확장된 확장형 게이트 및 이를 구비하는반도체 소자의 제조방법
US6803307B1 (en) 2003-06-27 2004-10-12 Macronix International Co., Ltd. Method of avoiding enlargement of top critical dimension in contact holes using spacers
KR100557994B1 (ko) 2003-07-25 2006-03-06 삼성전자주식회사 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법
US7183223B1 (en) 2003-12-08 2007-02-27 Advanced Micro Devices, Inc. Methods for forming small contacts
KR100594321B1 (ko) 2005-02-14 2006-06-30 삼성전자주식회사 소스/드레인에의 접촉 면적을 개선한 트랜지스터 및 제조방법
KR100668843B1 (ko) 2005-05-06 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
US7511349B2 (en) 2005-08-19 2009-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Contact or via hole structure with enlarged bottom critical dimension
US7698676B1 (en) 2005-11-10 2010-04-13 Qi-De Qian Method and system for improving manufacturability of integrated devices
KR20070050605A (ko) 2005-11-11 2007-05-16 주식회사 하이닉스반도체 반도체 소자의 메탈 콘택 형성 방법
KR100746226B1 (ko) 2006-05-30 2007-08-03 삼성전자주식회사 콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자및 그 제조방법
KR100741991B1 (ko) 2006-06-29 2007-07-23 삼성전자주식회사 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법
KR100924006B1 (ko) 2007-03-30 2009-10-28 주식회사 하이닉스반도체 반도체소자의 콘택홀 형성 방법
US7709866B2 (en) 2007-06-26 2010-05-04 Intel Corporation Method for forming semiconductor contacts
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7998869B2 (en) 2008-10-31 2011-08-16 Samsung Electronics Co., Ltd. Contact patterning method with transition etch feedback
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
DE102010063775B4 (de) 2010-12-21 2019-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
US9231325B2 (en) 2011-05-26 2016-01-05 Fci Americas Technology Llc Electrical contact with male termination end having an enlarged cross-sectional dimension

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080552A (ko) * 2002-04-09 2003-10-17 아남반도체 주식회사 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
US20040016946A1 (en) * 2002-07-25 2004-01-29 Mitsubishi Denki Kabushiki Semiconductor device having MIM structure capacitor
KR20110010067A (ko) * 2009-07-23 2011-01-31 엘피다 메모리 가부시키가이샤 반도체 디바이스의 제조 방법
US20150102491A1 (en) * 2013-10-16 2015-04-16 Micron Technology, Inc. Semiconductor Device Including A Contact Plug With Barrier Materials

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180103397A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 집적회로 소자
KR20180132508A (ko) * 2017-06-02 2018-12-12 삼성전자주식회사 수직 전계 효과 트랜지스터 및 이의 제조 방법
KR20190013342A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 집적회로 장치
US11848364B2 (en) 2020-10-05 2023-12-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR20220071569A (ko) * 2020-11-24 2022-05-31 한양대학교 산학협력단 3차원 적층 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR102401486B1 (ko) 2022-05-24
US9754880B2 (en) 2017-09-05
US20160315045A1 (en) 2016-10-27

Similar Documents

Publication Publication Date Title
JP7478512B2 (ja) 垂直型メモリ装置及びその製造方法
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
KR102432268B1 (ko) 반도체 소자 및 그 제조 방법.
TWI772378B (zh) 積體電路元件及其製造方法
US10068917B2 (en) Vertical memory devices and methods of manufacturing the same
US11171151B2 (en) Vertical memory devices and methods of manufacturing the same
KR102451417B1 (ko) 반도체 장치
US20150214242A1 (en) Vertical non-volatile memory devices and methods of manufacturing the same
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
US10861877B2 (en) Vertical memory devices
KR102585881B1 (ko) 반도체 소자 및 그 제조 방법.
KR20160149405A (ko) 반도체 소자 및 그 제조 방법
KR20190056886A (ko) 반도체 소자
KR20180037662A (ko) 반도체 장치 및 그 제조 방법
KR20160136715A (ko) 반도체 장치 및 그 제조 방법
US9953985B2 (en) Method of manufacturing integrated circuit device
KR20160122475A (ko) 반도체 장치 및 그 제조 방법
CN112117276A (zh) 半导体装置
US11430800B2 (en) Vertical semiconductor devices
KR101996325B1 (ko) 매립형 채널 트랜지스터 및 이의 형성 방법
CN113161369A (zh) 三维存储器装置
KR20180079650A (ko) 반도체 소자 및 그 제조 방법.
KR20170110332A (ko) 반도체 장치 및 그 제조 방법
EP3754708A1 (en) Vertical memory devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant