KR100741991B1 - 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법 - Google Patents

실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법 Download PDF

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Abstract

콘택홀의 폭을 확장시키는 공정시 노출되는 금속 실리사이드의 손상을 방지하기 위해 적용되는 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법이 개시되어 있다. 상기 실리콘 산화물 식각액은 중불화암모늄 0.01 내지 2중량%와, 유기산 2 내지 35중량%와, 무기산 0.05 내지 1중량%와, 여분의 저극성 유기용매를 포함하는 조성을 갖는다. 상술한 조성을 갖는 식각액을 이용하여 콘택홀을 형성할 경우 금속 실리사이드 패턴의 손상을 최소화 할 수 있다.

Description

실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법{SILICON OXIDE ETCHING SOLUTION AND METHOD OF FORMING CONTACT HOLE USING THE SAME}
도 1은 LAL 200 식각액을 이용한 개구 확장 공정시 금속 실리사이드의 손상을 나타내는 사진이다.
도 2 내지 4는 본 발명의 실리콘 산화물 식각액을 이용한 콘택홀의 형성 방법을 나타내는 공정 단면도들이다.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다.
도 16은 실리콘 산화물 식각액에 포함된 중불화암모늄의 함량 변화에 비피에스지/고밀도 플라즈마(BPSG/HDP)의 식각 선택비 변화를 나타내는 그래프이다.
도 17은 비교 실시예의 식각액들을 사용하여 개구를 확장시킬 경우 티타늄 실리사이드 패턴의 손상정도를 나타내는 VSEM 사진이다.
도 18은 실시예 1의 식각액을 사용하여 개구를 확장시킬 경우 티타늄 실리사이드 패턴의 손상정도를 나타내는 VSEM 사진이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 15 : 도전성 구조물
20 : 실리콘 산화막 22 : 비피에스지 산화막
24 : 고밀도 플라즈마 산화막 30 : 콘택홀
32 : 제1 콘택홀 34 : 제2 콘택홀
본 발명은 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법에 관한 것으로써 보다 상세하게는 실리콘 산화막에 형성된 개구의 확장 공정시 적용되는 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법에 관한 것이다.
대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구됨에 따라 형성되는 반도체 소자를 구성하는 셀(cell)들의 집적도가 증가 및 상기 배선들의 디자인 룰(design rule)이 점차적으로 축소되고 있는 실정이다.
이와 같은 배선들의 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 갖으며 다층으로 형성되고 있다. 상기와 같이 반도체 소자의 배선의 집적도가 증가함에 따라 도전성 패턴들 사이의 간격이 점점 좁아지고, 서로 평행한 도전성 패턴들 사이의 층간절연막을 관통하는 콘택홀을 형성하기 위한 사진 공정을 실시하는 동안 오 정렬이 발생할 확률이 점점 높아지고 있는 실정이다.
또한, 상기 배선들의 디자인 룰이 약 80nm 이하로 축소됨에 따라 상기 비트라인을 포함하는 도전성 구조물 사이에 존재하는 층간절연막을 관통하여 형성되고, 콘택 패드을 노출시키는 콘택홀은 그 폭이 점점 작아지고 있는 실정이다. 이 때문 에 상기 콘택홀에 의해 노출되는 콘택 패드의 노출면적 또한 점점 더 좁아지고 있어 상기 콘택홀에 형성되는 커패시터용 콘택 플러그와 콘택 패드간에 콘택 마진이 부족해지는 문제점이 발생된다.
이러한 문제점을 해결하기 위해 최근에는 층간절연막을 관통하는 콘택홀 형성후 불화수소산과 불화암모늄을 포함하는 식각액(LAL 200)을 이용하여 상기 개구의 폭을 확장시켜 상기 커패시터용 콘택 플러그와 콘택 패드간에 콘택 마진을 확보하는 공정을 수행하고 있다.
그러나 상기 콘택홀 확장에 적용되는 식각액은 도전성 구조물에 포함된 금속 실리사이드 패턴에 대하여 높은 식각 특성을 가지고 있어 도 1에 도시된 바와 같이 상기 금속 실리사이드 패턴의 과도한 손상(C)을 초래한다. 금속 실리사이드 패턴의 손상(C)은 후속 콘택홀 내에 스페이서를 형성하기 위해 질화물을 도포할 경우 상기 금속 실리사이드 패턴이 손상된 영역으로 상기 질화물이 채워지는 문제점이 초래된다. 이러한 문제점은 상기 도전성 구조물인 비트라인의 저항 증가를 초래한다.
따라서, 본 발명의 목적은 금속 실리사이드의 손상을 최소화하면서 실리콘 산화물을 용이하게 식각할 수 있는 실리콘 산화물 식각액을 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 금속 실리사이드의 손상을 방지하는 실리콘 산화물 식각액을 이용하여 콘택홀 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면 실리콘 산화물 식각액은 중불화암모늄(NH4HF2) 0.01 내지 2중량%와, 유기산 2 내지 35중량%와, 무기산 0.05 내지 1중량%와, 여분의 저극성 유기용매를 포함하며, 금속 실리사이드 패턴을 덮는 실리콘 산화막에 형성된 콘택홀의 하부 폭을 확장시키는 공정시 적용되며, 상기 금속 실리사이드막 패턴의 손상을 방지한다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 콘택홀 형성 방법형성 방법에 있어서, 실리사이드 패턴을 포함하는 도전성 구조물들을 덮는 실리콘 산화막이 형성된 기판을 마련한다. 상기 실리콘 산화막을 제1 식각하여 상기 도전성 구조물들 사이의 기판을 제1 폭만큼 노출시키는 예비 콘택홀을 형성한다. 상기 예비 콘택홀에 노출된 상기 실리콘 산화막을 실리콘 산화물 식각액을 이용하여 제2 식각함으로써 상기 제1 폭보다 넓은 제2 폭만큼 상기 기판을 노출시키는 콘택홀을 갖는 실리콘 산화막 패턴을 형성한다. 이때, 상기 실리콘 산화물 식각액은 중불화암모늄(NH4HF2) 0.01 내지 2중량%, 유기산 2 내지 35중량%, 무기산 0.05 내지 1중량% 및 여분의 저극성 유기용매를 포함한다.
본 발명의 일 실시예에 따르면, 상기 실리콘 산화막은 비피에스지 산화막과 고밀도 플라즈마 산화막을 순차적으로 적층된 구조를 갖는 것이 바람직하다. 상기 비피에스지 산화막과 고밀도 플라즈마 산화막의 두께 비율은 1 : 2 ~ 4인 것이 바람직하다.
또한, 상기 실리콘 산화물 식각액은 상기 고밀도 플라즈마 산화막과 비피에스지 산화막에 대하여 1 : 1.2 내지 2.5의 식각 선택비(BPSG/HDP)를 갖는 것이 바 람직하다. 일 예로서, 상기 콘택홀을 형성하기 위한 제2 식각은 상기 도전성 구조물에 포함된 금속 실리사이드 패턴의 측면이 노출될 때까지 수행하는 것이 바람직하다.
상기 무기산의 예로서는 염산(HCl), 질산(HNO3) 및 황산(H2SO4)등을 들 수 있고, 상기 유기산의 예로서는 아세트산(Acetic acid), 포름산(Formic acid) 및 프로피온산(Propionic acid)등을 들 수 있다. 상기 저극성 유기 용매의 예로서는 디메틸포마이드(dimethylformamide), 디메틸술폭사이드(dimethyl sulfoxide), 아세토니트릴(acetonitrile), 테트라하이드로퓨란(tetrahydrofuran) 또는 메틸에틸케톤(methyl ethyl ketone)등을 들 수 있다.
특히, 상기 식각액은 상기 중불화암모늄(NH4HF2) 0.1 내지 1중량%, 상기 무기산 0.1 내지 1 중량%, 유기산 3 내지 20중량% 및 여분의 저극성 유기용매를 포함하는 것이 바람직하다.
본 발명에 따른 조성을 갖는 실리콘 식각액을 이용하여 실리콘 산화막에 형성된 콘택홀의 폭을 확장시키는 식각 공정시 노출되는 금속 실리사이드 패턴의 과도한 손상 없이 상기 콘택홀의 하부 폭을 보다 확장시킬 수 있는 효과를 얻을 수 있다.
즉, 상기 식각액을 이용한 콘택홀의 확장 공정시 도전성 구조물에 포함된 금속 실리사이드 패턴의 손상을 최소한으로 방지할 수 있어 이후 상기 콘택홀에 노출된 도전성 구조물의 측벽에 스페이서를 형성하는 공정시 상기 도전성 구조물의 전 기적 저항의 증가되는 현상을 미연에 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 구조물 형성 방법들에 대하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
금속 실리사이드의 손상 방지용 실리콘 산화물 식각액
본 발명에 적용되는 실리콘 산화물 식각액은 금속 실리사이드 패턴들 덮는 실리콘 산화막에 형성된 콘택홀의 폭을 확장시키는 공정시 콘택홀에 노출된 실리콘 산화막을 식각하기 위해 적용된다. 특히, 상기 실리콘 산화물 식각액은 상기 콘택홀의 확장시 노출되는 금속 실리사이드 패턴의 손상을 방지하면서 상기 실리콘 산화막을 용이하게 식각할 수 있는 특성을 갖는다. 즉, 상기 금속 실리사이드 패턴의 녹음을 최소화하면서 실리콘 산화물을 효과적으로 식각할 수 있는 식각액이다.
이러한 특성을 갖는 실리콘 산화물 식각액은 중불화암모늄(NH4HF2), 무기산, 유기산, 여분의 저극성 유기용매를 포함하는 조성을 갖는다. 구체적으로는 실리콘 산화물 식각액은 중불화암모늄(NH4HF2(NH4F.HF)) 0.01 내지 2중량%와, 무기산 0.05 내지 1중량%와, 유기산 2 내지 35중량%와, 여분의 저극성 유기용매를 포함하는 조성을 갖는다.
상기 실리콘 산화물 식각액은 식각하고자 하는 실리콘 산화막의 종류에 따라 그 식각 속도가 다르다. 상기 실리콘 산화막의 예로서는 비피에스지(BPSG) 산화막, 고밀도 플라즈마(HDP) 산화막 및 이들의 적층막을 들 수 있다. 본 실시예에 따르면, 상기 실리콘 산화막으로 비피에스지 산화막과 고밀도 플라즈마 산화막의 적층막이 사용된다.
상기 실리콘 산화물 식각액에 포함된 중불화암모늄은 상기 실리콘 산화막에 형성된 콘택홀을 확장시키는 식각 공정시 상기 실리콘 산화막을 식각하는 역할을 하는 동시에 금속 실리사이드 패턴의 식각을 감소시키는 역할을 한다.
구체적으로 상기 중불화암모늄(NH4F.HF)은 화학식에서 알 수 있듯이 불화암모늄(NH4F)과 불산(HF)을 포함한다. 따라서, 상기 중불화암모늄은 상기 실리콘 산화물 식각액 내에서 이온화된 불화암모늄과 이온화된 불산으로 존재할 수 있다. 그럼으로 상기 이온화된 불산은 콘택홀에 노출된 실리콘 산화막을 식각하는 식각제 역 할을 한다. 상기 이온화된 불화암모늄(NH4F)은 실리콘 산화막에 형성된 개구를 확장시키는 공정시 실리콘 산화물 및 금속 실리사이드를 식각 속도를 감소시키는 완충재 역할을 한다.
상기 실리콘 산화물 식각액에 포함된 중불화암모늄의 함량이 0.01중량% 미만일 경우 상기 콘택홀에 노출된 실리콘 산화막의 식각량이 현저하게 감소되는 문제점이 초래된다. 반면에, 상기 실리콘 산화물 식각액에 포함된 불화수소산의 함량이 2중량%을 초과할 경우 상기 실리콘 산화물 식각액 내에 불산의 함량 증가로 금속 실리사이드막 패턴이 손상되는 문제점이 발생된다.
따라서, 상기 실리콘 산화물 식각액은 상기 중불화암모늄을 약 0.01 내지 2중량%를 포함하고, 바람직하게는 상기 중불화암모늄을 약 0.05 내지 1중량%를 포함하고, 보다 바람직하게는 중불화암모늄을 약 0.1 내지 0.5중량% 포함한다.
일 예로서, 상기 식각액에 포함된 중불화암모늄의 함량에 따라 고밀도 플라즈마 산화막에 대한 비피에스지 산화막의 식각 선택비는 변화된다. 즉, 상기 중불화암모늄의 함량이 증가될수록 고밀도 플라즈마 산화막에 대한 비피에스지 산화막의 식각 선택비는 감소된다.
상기 유기산은 상기 실리콘 산화물 식각액에서 중불화암모늄의 용해도를 향상시키기 위해 사용된다. 이는 상기 저극성 유기용매가 상기 중불화암모늄에 대해 낮은 용해도를 갖기 때문에 상기 중불화암모늄이 상온에서 완전히 용해되지 못하기 때문이다. 따라서, 상기 실리콘 산화물 식각액은 상기 유기산을 이용하여 중불화암 모늄을 용해시킨 후 저극성 유기용매에 혼합하여 제조될 수 있다.
상기 실리콘 산화물 식각액에 포함되는 유기산의 예로서는 아세트산(Acetic acid), 포름산(Formic acid) 또는 프로피온산(Propionic acid)등을 들 수 있다. 이들은 유기산은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 본 실시예서는 상기 유기산으로 포름산을 사용하는 것이 바람직하다.
상기 실리콘 산화물 식각액에 포함된 유기산의 함량이 2중량% 미만일 경우 상기 중불화암모늄이 상기 실리콘 산화물 식각액 내에서 완전히 용해되지 않는 문제점이 초래된다. 반면에, 상기 실리콘 산화물 식각액에 포함된 유기산의 함량이 35중량%을 초과할 경우 상기 실리콘 산화물의 식각속도 감소 및 금속 실리사이드막 패턴이 손상되는 문제점이 발생된다. 상기 유기산은 상기 중불화암모늄을 용해시킬 수 있는 최소한의 양을 사용하는 것이 바람직하다.
따라서, 상기 실리콘 산화물 식각액은 상기 유기산을 약 2 내지 35중량%를 포함하고, 바람직하게는 상기 유기산을 약 5 내지 30중량%를 포함하고, 보다 바람직하게는 유기산을 약 10 내지 25중량% 포함한다.
일 예로서, 상기 유기산은 비피에스지 산화막과 고밀도 플라즈마 산화막의 식각 선택비를 증가시킬 수 있다. 즉, 고밀도 플라즈마 산화막에 대한 비피에스지 산화막의 식각 선택비를 증가시킬 수 있다. 그러나 금속 실리사이드 패턴의 손상은 유기산의 함량에 비례하기 때문에 유기산은 금속 실리사이드 패턴의 손상 정도와 산화막들의 식각 선택비를 감안하여 사용해야 된다.
상기 실리콘 산화물 식각액에 포함된 무기산은 비피에스지 산화막과 고밀도 플라즈마 산화막의 식각 선택비(BPSG/HDP)를 증가시킬 수 있다. 즉, 상기 무기산은 유기산을 최소함으로 사용함으로 인해 상기 비피에스지 산화막과 고밀도 플라즈마 산화막의 식각 선택비가 감소되는 것을 방지하기 위해 사용된다.
상기 실리콘 산화물 식각액에 포함된 무기산의 함량이 0.05중량% 미만일 경우 상기 실리콘 산화물 식각액은 상기 고밀도 플라즈마 산화막과 상기 비피에스지 산화막에 대하여 약 1 : 1.2이하의 식각 선택비를 갖는다. 반면에, 상기 실리콘 산화물 식각액에 포함된 무기산의 함량이 1중량%을 초과할 경우 상기 고밀도 플라즈마 산화막과 상기 비피에스지 산화막의 식각선택비는 증가될 수 있으나 금속 실리사이드막 패턴이 손상되는 문제점이 발생된다.
따라서, 상기 실리콘 산화물 식각액은 상기 무기산을 약 0.05 내지 1중량%를 포함하고, 바람직하게는 상기 무기산을 약 0.06 내지 0.5중량%를 포함하고, 보다 바람직하게는 무기산을 약 0.8 내지 0.3중량% 포함한다.
상기 무기산의 예로서는 염산(HCl), 질산(HNO3) 또는 황산(H2SO4)등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 본 실시예에서는 무기산으로 질산을 사용하는 것이 바람직하다.
상기 실리콘 산화물 세정액에 포함된 저극성 유기용매는 본 발명의 금속 실리사이드 패턴의 녹음을 방지하면서 실리콘 산화막을 식각액에 포함된 각각의 성분들의 함량 조절 및 그 농도를 일정하게 유지하기 위해 사용된다.
상기 저극성 유기용매의 예로서는 디메틸포마이드(dimethylformamide), 디메 틸술폭사이드(dimethyl sulfoxide), 아세토니트릴(acetonitrile), 테트라하이드로퓨란(tetrahydrofuran) 또는 메틸에틸케톤(methyl ethyl ketone)등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 본 실시예에서는 저극성 유기용매로서 아세토니트릴을 사용하는 것이 바람직하다.
상술한 조성비를 갖는 실리콘 산화물 식각액은 금속실리사이드 패턴의 손상을 최소화하는 동시에 고밀도 플라즈마(HDP)산화막과 비피에스지(BPSG)산화막에 대하여 약 1: 1.2 내지 2.5의 식각 선택비를 갖고, 바람직하게는 약 1: 1.5 내지 2.0의 식각 선택비를 갖는다.
상기한 조성 및 함량을 갖는 실리콘 산화물 식각액은 반도체 장치의 제조공정 즉, 디램, 에스램, 플래쉬 메모리에 적용되는 실리콘 산화막을 식각하는데 적용된다. 특히, 상기 실리콘 산화막에 형성된 콘택홀의 하부 폭을 확장시키는 공정시 노출되는 금속 실리사이드의 손상을 최소화할 수 있다.
이하, 상기 실리콘 산화물 식각액을 이용한 콘택홀 형성 방법을 설명하기로 한다.
도 2 내지 4는 본 발명의 실리콘 산화물 식각액을 이용한 콘택홀의 형성 방법을 나타내는 공정 단면도들이다.
도 2를 참조하면, 금속 실리사이드 패턴을 포함하는 도전성 구조물(15)들을 덮는 실리콘 산화막(20)이 형성된 기판(10)을 마련한다.
구체적으로 상기 기판을 마련하기 위해서, 먼저 기판 상에 금속 실리사이드 패턴을 포함하는 도전성 구조물(15)을 형성한다. 상기 도전성 구조물(15)들은 서로 동일한 간격으로 이격 되며, 상기 기판 상에 구비된다. 상기 기판(10)의 예로서는 실리콘 기판 또는 트랜지스터와 콘택 배선들을 포함하는 실리콘 기판을 들 수 있다.
이어서, 상기 도전성 구조물이 형성된 기판을 덮는 실리콘 산화막을 형성한다. 상기 실리콘 산화막은 식각 공정을 수행할 때 식각 선택비가 서로 다른 실리콘 산화막들을 적층시켜 형성한다. 일 예로서, 상기 실리콘 산화막(20)은 비피에스지 산화막(22)과 고밀도 플라즈마 산화막(24)을 순차적으로 적층시켜 형성된다. 이때, 상기 비피에스지 산화막(22)과 상기 고밀도 플라즈마 산화막(24)은 약 1 : 2 내지 4의 두께 비율을 갖도록 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 실리콘 산화막(20)을 제1 식각하여 상기 도전성 구조물(15)에 인접한 기판(10)을 제1 폭만큼 노출시키는 예비 콘택홀(30a)을 형성한다.
상기 예비 콘택홀(30a)을 형성하기 위해서는 실리콘 산화막 상에 식각 마스크(미도시)를 형성한다. 상기 식각 마스크는 상기 예비 콘택홀(30a)의 형성영역을 정의하는 포토레지스트 패턴 또는 하드마스크 패턴을 포함한다.
이어서, 상기 식각 마스크를 이용하여 실리콘 산화막(20)을 건식 식각한다. 그 결과 상기 실리콘 산화막(20)을 관통하고, 기판(10)을 제1 폭만큼 노출시키는 예비 콘택홀(30a)이 형성된다. 상기 예비 콘택홀(30a)은 고밀도 플라즈마 산화막(24)을 관통하는 제1 예비 콘택홀(34a)과 상기 비피에스지 산화막(24)을 관통하는 제2 예비 콘택홀(32a)을 포함한다. 상기 제1 예비 콘택홀(34a)의 하부 폭은 상기 제2 예비 콘택홀(32a)의 하부 폭보다 크다.
도 4를 참조하면, 상기 예비 콘택홀(30a)에 노출된 상기 실리콘 산화막(20)을 실리콘 산화물 식각액을 이용하여 제2 식각한다. 일 예로서, 상기 제2 식각은 상기 예비 콘택홀에 노출된 실리콘 산화막을 상기 도전성 구조물(15)에 포함된 금속 실리사이드 패턴의 측면이 노출될 때까지 수행한다.
그 결과 상기 예비 콘택홀(30a)은 제1 폭보다 넓은 제2 폭만큼 상기 기판을 노출시키는 콘택홀(30)로 형성된다. 상기 콘택홀(30)은 상기 고밀도 플라즈마 산화막(24)을 관통하는 제1 콘택홀(34)과 비피에스지 산화막을 관통하는 제2 콘택홀(32)을 포함한다. 상기 제2 콘택홀(32)의 하부 폭은 상기 제1 콘택홀(34)의 하부 폭보다 크다. 즉, 상기 콘택홀의 측벽은 단차를 갖는다. 이는 상기 실리콘 산화물 식각액은 상기 고밀도 플라즈마 산화막과 상기 비피에스지 산화막에 대하여 약 1 : 1.2 내지 2.5의 식각 선택비를 갖기 때문이다.
이때, 상기 콘택홀의 형성시 금속 실리사이드가 노출될 경우 상기 금속 실리사이드 패턴은 상기 실리콘 산화물 식각액에 의해 손상이 거의 발생하지 않는다.
상기 제2 식각공정에 적용되는 상기 실리콘 산화물 식각액은 중불화암모늄(NH4HF2) 0.01 내지 2중량%, 무기산 0.05 내지 1중량%, 유기산 2 내지 30중량% 및 여분의 저극성 유기용매를 포함한다. 특히, 상기 실리콘 산화물 식각액에 포함된 중불화암모늄은 상기 저극성 유기용매에서 낮은 용해도를 갖기 때문에 상기 유기산에 용해시켜 사용하는 것이 바람직하다. 즉, 상기 실리콘 산화물 식각액은 유기산에 용해된 중불화암모늄과, 무기산 및 저극성 유기 용매를 혼합하여 제조될 수 있다.
이하, 상기 실리콘 산화물 식각액이 이용되는 반도체 소자의 제조방법을 설명하기로 한다.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다.
도 5는 반도체 소자에 적용되는 트랜지스터 및 제1 층간절연막을 나타내는 단면도이다.
도 5를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 기판(100) 상에 소자 분리막(105)을 형성한다. 그 결과 기판(100)은 액티브 영역과 소자분리 영역으로 구분된다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(105)이 형성된 기판(100) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.
상기 게이트 절연막으로 사용되는 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
이어서, 상기 게이트 절연막 상에 제1 도전막(미도시) 및 게이트 마스크(120)를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극(115)으로 패터닝된다. 한편, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 적층 구조로 형성될 수 있다.
이어서, 상기 게이트 마스크(120)를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝 한다. 그 결과, 반도체 기판(100) 상에는 각기 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)를 포함하는 게이트 구조물(130)들이 형성된다. 이어서, 게이트 구조물(130)들의 양 측벽에 게이트 스페이서(125)를 형성한다.
이어서, 스페이서(125)가 형성된 게이트 구조물들(130)을 이온주입 마스크로 이용하여 게이트 구조물들(130) 사이로 노출된 기판(100)의 표면 아래로 불순물을 이온 주입한다. 이후, 열처리 공정을 수행하여 소오스/드레인 영역들에 해당되는 제1 불순물 영역(135) 및 제2 불순물 영역(140)을 형성한다. 상기 제1 불순물 영역(135)은 제1 콘택 패드가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 불순물 영역(140)은 제2 콘택 패드가 접촉되는 비트 라인 콘택 영역에 해당된다.
그 결과 기판(100) 상에는 게이트 구조물(130), 게이트 스페이서(125) 및 불순물 영역들(135, 140)을 각각 포함하는 트랜지스터들이 형성된다.
이어서, 상기 트랜지스터들을 덮으면서 기판(100)의 전면에 실리콘 산화물로 이루어진 제1 층간절연막(145)을 형성한다. 제1 층간절연막(145)의 예로서는 비피 에지스(BPSG) 산화막, 피에지(PSG) 산화막, 에오지(SOG) 산화막 및 고밀도 플라즈마(HDP) 산화막 등을 예를 들 수 있다. 본실 실시예의 제1 층간 절연막(145)은 비피에지 산화막인 것이 바람직하다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(145)의 상부를 식각함으로써, 평탄화된 상면을 갖는 제1 층간절연막(145)을 형성한다.
도 6은 반도체 소자에 적용되는 제1 콘택 패드와 제2 콘택 패드를 나타내는 단면도이다.
도 6을 참조하면, 상기 제1 층간절연막(145) 상에 제2 포토레지스트 패턴(미도시)을 형성한다. 이후, 상기 제2 포토레지스트 패턴에 노출된 제1 층간절연막(145)을 부분적으로 이방성 식각한다. 그 결과 제1 층간절연막(145)을 관통하면서, 제1 및 제2 불순물 영역(135, 140)을 각각 노출시키는 제1 개구들(147)이 형성된다. 즉, 상기 게이트 구조물(130)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 불순물 영역(135, 140)을 노출시키는 제1 개구(147)들이 형성된다.
상기 제1 개구(147)들 가운데 일부는 커패시터 불순물 영역인 제1 불순물 영역(135)을 노출시키며, 상기 제1 개구들 중 다른 부분은 비트라인 불순물 영역인 제2 불순물 영역(140)을 노출시킨다. 이후, 제2 포토레지스트 패턴을 플라즈마 에싱 및 세정 공정을 수행하여 제거한다.
이어서, 상기 제1 개구(147)들을 매몰하면서 제1 층간절연막(145)을 덮는 제2 도전막(미도시)을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다. 본 실시예의 제2 도전막은 폴리실리콘막인 것이 바람직하다.
이어서, 제1 층간절연막(145)의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 전면 식각 공정을 수행하여 상기 제1 개구(147)들 내에 구비되는 자기 제1 콘택 패드(150)와 제2 콘택 패드(155)를 각각 형성한다. 상기 제1 콘택 패드(150)는 제1 불순물 영역(135) 상에 형성되고, 제2 콘택 패드(155)는 제2 불순물 영역(140) 상에 형성된다. 이에 따라, 제1 콘택 패드(150)는 이후 커패시터와 전기적으로 연결되고, 상시 제2 콘택 패드(155)는 이후 비트 라인과 전기적으로 연결된다.
도 7은 반도체 소자에 적용되는 제2 층간절연막 및 제2 개구를 나타내는 단면도이다.
도 7을 참조하면, 상기 제1 콘택 패드(150) 및 제2 콘택 패드(155)가 형성된 제1 층간절연막(145) 상에 제2 층간절연막(160)을 형성한다. 상기 제2 층간절연막(160)은 후속하여 형성되는 비트 라인(미도시)과 제1 콘택 패드(150)와 커패시터용 콘택 패드를 전기적으로 절연시키는 역할을 한다.
상기 제2 층간절연막(160)의 예로서는 비피에지스(BPSG) 산화막, 피에지(PSG) 산화막, 에오지(SOG) 산화막, 고밀도 플라즈마(HDP) 산화막 등을 들 수 있다. 일 예로서, 상기 제2 층간 절연막(160)은 비피에스지 산화막이다.
이어서, 화학적 기계적 연마공정을 수행하여 제2 층간절연막(160)의 상부를 평탄화한다. 평탄화된 상면을 갖는 제2 층간절연막(160) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한다.
이어서, 상기 제3 포토레지스트 패턴에 노출된 제2 층간절연막(160)을 식각하여 상기 제2 층간절연막(160)을 관통하면서, 상기 제2 콘택 패드(155)를 노출시키는 제2 개구(165)를 형성한다. 여기서, 상기 제2 개구(165)는 후속하여 형성되는 비트 라인과 제2 콘택 패드(155)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다. 이후, 제3 포토레지스트 패턴을 플라즈마 에싱 및 세정 공정을 수행하여 제거한다.
도 8은 반도체 소자에 적용되는 도전성 구조물 및 비트라인 스페이서를 나타내는 단면도이다.
도 8을 참조하면, 상기 제2 개구(165)를 매몰하면서, 제2 층간절연막(160)을 덮는 제3 도전막(미도시)을 형성한다. 상기 제3 도전막은 금속 실리사이드막과 금속막이 적층된 구조를 갖는다.
이어서, 상기 제3 도전막 상에 하드마스크 패턴을 형성한 후, 상기 하드마스크에 노출된 상기 제3 도전막을 식각한다. 그 결과 제2 개구를 통해 상기 제2 콘택 패드(155)와 전기적으로 연결되고, 도전성 구조물(175)이 형성된다.
본 실시예의 도전성 구조물은 콘택 플러그를 포함하는 일체형 비트라인으로 금속 실리사이드를 포함하는 제1 층(167) 및 금속을 포함하는 제2 층(170)으로 이루어진다. 상기 금속의 예로서는 텅스텐, 탄탈륨, 티타늄, 니켈, 구리, 알루미늄 등을 들 수 있고, 상기 금속 실리사이드의 예로서는 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 구리 실리사이드 등을 들 수 있다.
이후, 제2 층간절연막(160)에 노출된 도전성 구조물(175)의 양 측벽에 비트 라인 스페이서(172)를 형성한다.
도 9는 반도체 소자에 적용되는 제3 층간절연막 및 예비 콘택홀을 나타내는 단면도이다.
도 9를 참조하면, 상기 도전성 구조물(175) 및 제2 층간절연막(160)을 덮는 제3 층간절연막(180)을 형성한다. 상기 제3 층간절연막(180)은 상기 제2 층간절연막(160)보다 낮은 식각 선택비를 갖는 것이 바람직하다. 본 실시예에서 상기 제3 층간절연막(180)은 고밀도 플라즈마 산화막이다.
이어서, 평탄화 공정을 수행하여 평탄화된 상면을 갖는 제3 층간절연막(180)을 형성한다.
평탄화된 상면을 갖는 제3 층간절연막(180) 상에 제4 포토레지스트 패턴(미도시)을 형성한다. 이후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 층간절연막(180)과 상기 제2 층간절연막(160)을 순차적으로 식각한다. 그 결과 상기 제3 층간절연막(180) 및 제2 층간절연막(160)을 관통하면서, 상기 제1 콘택 패드(150)를 제1 폭만큼 노출시키는 예비 콘택홀(182a)이 형성된다.
상기 예비 콘택홀(182a)은 제3 층간절연막(180)을 관통하는 제1 예비 콘택홀(184a)과 상기 제2 층간절연막(160)을 관통하는 제2 예비 콘택홀(183a)을 포함한다. 상기 제1 예비 콘택홀(184a)의 하부 폭은 상기 제2 예비 콘택홀(183a)의 하부 폭보다 크다.
상기 예비 콘택홀(182)은 약 90nm 이하의 디자인 룰을 갖는 반도체 소자의 제조 공정에서 상기 제1 콘택 패드(150) 상면의 노출면적이 매우 작은 문제점을 갖 는다. 이와 같은 문제점은 이후 형성되는 커패시터용 콘택 패드(미도시)와 제1 콘택 패드(150)의 접촉면적의 감소로 인한 전기 전도도의 감소된다.
따라서, 이러한 문제점을 해결하기 위해서는 상기 예비 콘택홀(182a)의 폭을 확장시키는 공정은 필수적으로 수행되어야한다.
도 10은 반도체 소자에 적용되는 콘택홀을 나타내는 단면도이다.
도 10을 참조하면, 본 발명의 금속 실리사이드 녹음 방지용 실리콘 산화물 식각액을 이용하여 상기 예비 콘택홀(182a)에 노출된 제3 층간절연막(180) 및 제2 층간절연막(160)의 내 측면을 식각한다. 그 결과 제3 층간절연막(180) 및 제2 층간절연막(180)에는 상기 예비 콘택홀(182a) 보다 큰 제2 폭을 갖는 콘택홀(182)이 형성된다. 즉, 상기 예비 콘택홀(182a)은 제1 폭보다 넓은 제2 폭만큼 상기 콘택 패드를 노출시키는 콘택홀(182)로 형성된다. 일 예로서, 상기 콘택홀(182)은 고밀도 플라즈마 산화막을 관통하는 제1 콘택홀(184)과 비피에스지막을 관통하는 제2 콘택홀(183)을 포함한다. 상기 제2 콘택홀(183)의 하부 폭은 상기 제1 콘택홀(184)의 하부 폭보다 크다.
이때, 상기 콘택홀을 형성하기 위해 상기 도전성 구조물(175)에 포함된 금속 실리사이드 패턴(167)의 측면이 노출될 때까지 제2 층간절연막을 식각하는 것이 바람직하다. 상기 제2 콘택홀에 의해 금속 실리사이드 패턴이 노출될 경우 상기 금속 실리사이드 패턴은 상기 실리콘 산화물 식각액에 의해 손상이 거의 발생하지 않는다.
구체적으로, 본 발명의 상기 실리콘 산화물 식각액은 실리콘 산화물 식각액 은 중불화암모늄(NH4F.HF) 0.01 내지 2중량%와, 무기산 0.05 내지 1중량%와, 유기산 2 내지 35중량%와, 여분의 저극성 유기용매를 포함하는 조성을 갖는다.
상기 실리콘 산화물 식각액에 포함되는 유기산의 예로서는 아세트산(Acetic acid), 포름산(Formic acid), 프로피온산(Propionic acid)등을 들 수 있다. 특히, 본 실시예의 식각액은 알킬 하이드록시드 중에서 에틸렌 글리콜, 프로필렌 글리콜 또는 글리세롤을 사용하는 것이 바람직하다.
상기 무기산의 예로서는 염산(HCl), 질산(HNO3), 황산(H2SO4)등을 들 수 있다. 본 실시예에서는 무기산으로 질산을 사용하는 것이 바람직하다.
상기 저극성 유기용매의 예로서는 디메틸포마이드(dimethylformamide), 디메틸술폭사이드(dimethyl sulfoxide), 아세토니트릴(acetonitrile), 테트라하이드로퓨란(tetrahydrofuran), 메틸에틸케톤(methyl ethyl ketone)등을 들 수 있다. 본 실시예에서는 저극성 유기용매로서 아세토니트릴을 사용하는 것이 바람직하다.
도 11은 절연 스페이서 및 콘택 플러의 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 상기 콘택홀(182)의 내측면에 절연 스페이서(186)를 형성한 후 상기 절연 스페이서가 형성된 콘택홀(182)을 매몰하는 제4 도전막(미도시)을 형성한다. 이후, 제4 도전막에 상기 제3 층간절연막(180)의 상면이 노출될 때까지 화학 기계적 연마공정을 수행한다. 그 결과 콘택홀(182)에 존재하는 커패시터용 콘택 플러그(190)를 형성된다. 상기 커패시터용 콘택 플러그(190)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(150)와 함께 후속하여 형성되는 하부 전극(미도시)을 불순물 영역에 전기적으로 연결시키는 배선 역할을 한다. 여기서, 상기 절연 스페이서(186)는 상기 도전성 구조물(175)과 커패시터용 콘택 플러그(190)를 전기적으로 절연시키기 위해 형성된다.
도 12는 식각방지막 및 몰드막 패턴을 형성하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 콘택 플러그(190) 및 제3 층간절연막(180) 상에 식각방지막(205)을 형성한다. 예를 들면, 상기 식각방지막(205)은 이후 상기 몰드막에 제3 개구(212)를 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 커패시터용 콘택 플러그(190)의 식각 손상을 방지하기 위해 형성된다. 상기 식각방지막(205)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
이어서, 상기 식각방지막(205) 상에 산화물을 증착하여 몰드막(미도시)을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물을 도포하여 형성할 수 있다. 상기 몰드막의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다.
이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 식각방지막(205)의 표면을 노출시키는 제3 개구(212)들을 형성한다. 이후 상기 제3 개구(212)에 노출된 식각방지막을 선택적으로 제거하는 식각 공정을 수행한다. 상기 제3 개구가 형성됨 으로 인해 상기 몰드막은 몰드막 패턴(210)으로 형성된다.
도 13은 반도체 소자에 적용되는 하부 전극 및 희생막 패턴을 나타내는 단면도이다.
도 13을 참조하면, 상기 몰드막 패턴의 측멱과 저면을 노출시키는 제3 개구(212)들의 내벽 및 마스크 패턴의 상면에 실질적으로 균일한 두께를 갖는 하부 전극막(미도시)을 연속적으로 형성한다. 상기 하부 전극막은 텅스텐, 티타늄, 텅스텐 질화물 또는 티타늄 질화물로 형성될 수 있다.
이어서, 상기 하부 전극막이 형성된 제3 개구(212)들을 매몰하는 희생막을 형성한다. 일 예로 희생막은 산화물을 증착하여 형성할 수 있고, 다른 예로 포토레지스트를 도포하여 형성할 수 있다.
이어서, 화학 기계적 연마 공정을 수행하여 상기 몰드막 패턴의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 제3 개구(212)들의 내벽에 구비되는 실린더 형상을 갖는 하부전극(220)형성된다. 이와 동시에 상기 하부전극이 형성된 제3 개구(212)들 내에 희생막 패턴(230)이 형성된다.
도 14는 반도체 소자에 적용되는 실린더 타입의 하부전극을 나타내는 도이다.
도 14를 참조하면, LAL 식각용액을 이용하여 상기 몰드막 패턴을 상기 기판(200)으로부터 제거한다. 상기 몰드막이 제거됨으로 인해 상기 하부 전극(220)은 기판으로부터 노출된다. 이어서, 상기 하부전극(220) 내에 잔류하는 희생막 패턴(230)을 제거한다. 그 결과, 상기 반도체 기판(100) 상에는 상기 콘택 플러 그(190)와 연결되는 실린더 타입의 하부 전극(220)이 형성된다.
도 15는 반도체 소자에 적용되는 유전막 및 상부전극을 나타내는 단면도이다.
도 15를 참조하면, 상기 하부 전극(220)의 형성한 후, 상기 하부 전극(220)의 표면에 실질적으로 균일한 두께를 갖는 유전막(240)을 형성한다.
구체적으로, 상기 유전막(240)은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 그러나, 최근에는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물을 선택하고, 원자층 적층을 수행하여 상기 유전막(240)을 형성하는 추세에 있다.
특히, 상기 유전막(340)을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 상기 하부 전극(220)의 표면에 금속 산화물의 유전막(240)이 형성된다.
계속해서, 상기 유전막(240)을 형성한 후, 상기 유전막(240)을 갖는 결과물 상에 상부 전극(250)을 형성한다. 상기 하부 전극과 마찬가지로, 상기 상부 전극(250)은 주로 폴리실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 상부 전극(250)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 상부 전극(250)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다.
이와 같이, 상기 하부 전극(220), 유전막(240) 및 상부 전극(250)을 순차적으로 형성함으로써 상기 반도체 기판(100) 상부에는 커패시터가 형성된다. 따라서, 상기 커패시터는 실런더 타입의 하부 전극(220)을 포함함으로써 그 축적 용량을 충분하게 확보할 수 있다.
이하, 상기 실리콘 식각액의 실시예 및 평가예를 통하여 본 발명을 더욱 상세하게 설명한다. 그러나, 상기 실시예 및 평가예는 본 발명을 예시하기 위한 것으로서 본 발명을 한정하지 않고 다양하게 수정 및 변경될 수 있다.
실시예 1의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.1중량%와, 유기산인 아세트산 20중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 2의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.2중량%와, 유기산인 아세트산 20중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 3의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.3중량%와, 유기산인 아세트산 20중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 4의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.5중량%와, 유기산인 아세트산 20중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 5의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.7중량%와, 유기산인 아세트산 20중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 6의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.1중량%와, 유기산인 아세트산 10중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
실시예 7의 식각액
전체 100중량%를 기준으로 중불화암모늄 0.1중량%와, 유기산인 아세트산 30중량%와, 무기산인 질산 0.1중량%와, 여분의 저극성 유기용매를 포함하는 실리콘 산화물 식각액을 제조하였다.
<비교 실시예 1>
전체 100중량%를 기준으로 불화수소산(HF) 0.7중량%, 불화암모늄(NH4F)17 중량% 및 여분의 물을 포함하는 LaL200 식각액을 제조하였다.
<비교 실시예 5>
전체 100중량%를 기준으로 불화수소산(HF) 0.5중량% 및 여분의 물을 포함하는 식각액을 제조하였다.
식각액의 평가 1
상기 실시예 1 내지 5의 식각액을 이용하여 비피에스지과 고밀도 플라즈마 산화막의 식각 정도를 측정함으로써 상기 비피에스지/고밀도 플라즈마(BPSG/HDP) 산화막의 식각 선택비 변화를 관찰하였다. 그 결과가 도 16의 그래프에 개시되어 있다.
도 16은 실리콘 산화물 식각액에 포함된 중불화암모늄의 함량 변화에 비피에스지/고밀도 플라즈마(BPSG/HDP)의 식각 선택비 변화를 나타내는 그래프이다.
도 16을 참조하면, 상기 실시예 1 내지 5의 식각액에서 포함된 중불화암모늄의 함량이 증가될수록 비피에스지/고밀도 플라즈마(BPSG/HDP) 산화막의 식각 선택비가 감소되는 것을 알 수 있다. 따라서, 실리콘 산화물 식각액에서 중불화암모늄 의 함량을 조절하면 콘택홀 확장 공정에서의 비피에스지/고밀도 플라즈마(BPSG/HDP) 산화막의 선택비를 조절할 수 있다.
식각액 평가 2
상기 실시예 1, 6 및 7의 식각액을 이용한 비피에지(BPSG) 산화막 및 고밀도 플라즈마(HDP) 산화막의 식각 속도 및 식각 선택비를 변화를 관찰하였다. 그 결과가 하기 표 1에 개시되어 있다.
<표 1>
실시예 6의 식각액 실시예 1의 식각액 실시예 7의 식각액
BPSG(Å/min) 24 21 18
HDP(Å/min) 19 9 7
BPSG/HDP 1.3 2.3 3.3
표1 에서 보는 바와 같이 유기산인 아세트산은 비피에스지/고밀도 플라즈마 산화막의 식각 선택비를 조절하는 역할을 갖는다. 구체적으로 식각액에 포함된 아세트산의 함량이 증가함에 따라 고밀도 플라즈마 산화막에 대한 비피에스지 산화막의 식각 선택비는 증가된다. 따라서, 실리콘 산화물 식각액에서 적용되는 유기산의 함량을 조절하면 콘택홀 확장 공정에서의 비피에스지/고밀도 플라즈마(BPSG/HDP) 산화막의 식각 선택비를 조절할 수 있다.
식각액 평가 3
티타늄 실리사이드의 녹음 정도를 평가를 위하여 티타늄 실리사이드 패턴의 측면을 노출시키는 개구를 갖는 실리콘 산화막이 형성된 시료를 제조하였다. 상기 실리콘 산화막은 약 129nm의 두께의 비피에스지 산화막과 약 397nm의 두께를 갖는 고밀도 플라즈마 산화막이 적층된 구조를 갖는다. 이어서, 비교 실시예 1의 식각액과 비교 실시예 2의 식각액을 시료에 제공하여 상기 콘택홀을 확장시키는 공정을 수행하였다. 이후, 상기 콘택홀 확장 공정시 노출된 티타늄 실리사이드 패턴의 식각 정도를 VSEM을 이용하여 측정하였다. 그 결과가 도 17에 개시되어 있다.
도 17은 비교 실시예의 식각액들을 사용하여 개구를 확장시킬 경우 티타늄 실리사이드 패턴의 손상정도를 나타내는 VSEM 사진이다.
도 17을 참조하면, 상기 콘택홀 확장 공정시 비피에스지 산화막의 식각량은 약 56nm이고, 고밀도 플라즈마 식각량은 약 47nm이었다. 반면에 티타늄 실리사이드 패턴은 측면으로 약 400nm 손상(A)되었다. 즉, 비교 실시예의 식각액들은 실리콘 실리사이드 패턴에 과도한 손상을 초래한다.
식각액 평가 4
상기 티타늄 실리사이드의 녹음 정도를 평가를 위하여 티타늄 실리사이드 패턴의 측면을 노출시키는 개구를 갖는 실리콘 산화막이 형성된 시료를 제조하였다. 상기 실리콘 산화막은 약 129nm의 두께의 비피에스지 산화막과 약 397nm의 두께를 갖는 고밀도 플라즈마 산화막이 적층된 구조를 갖는다. 이어서, 실시예 1의 식각액을 160초 동안 시료에 제공하여 상기 콘택홀을 확장시키는 공정을 수행하였다. 이후, 상기 콘택홀 확장 공정시 노출된 티타늄 실리사이드 패턴의 식각 정도를 VSEM을 이용하여 측정하였다
도 18은 실시예1의 식각액들을 사용하여 개구를 확장시킬 경우 티타늄 실리사이드 패턴의 손상정도를 나타내는 VSEM 사진이다.
도 18을 참조하면, 상기 콘택홀 확장 공정시 비피에스지 산화막의 식각량은 약 62nm이고, 고림도 플라즈마 식각량은 식각량은 약 46nm이었다. 반면에 티타늄 실리사이드 패턴의 측면은 약 40nm 이하로 손상(B)되었다. 즉, 상기 실시예 1의 식각액은 상기 비교 실시예의 식각액들에 비해 약 10배 이상의 티타늄 실리사이드 패턴의 식각 방지 효과를 갖는다.
본 발명의 조성비를 갖는 실리콘 산화물 식각액을 이용하여 실리콘 산화막에 형성된 개구의 폭을 확장시키는 식각 공정을 수행할 경우 노출되는 금속 실리사이드 패턴의 과도한 손상 없이 상기 개구의 폭을 확장시킬 수 있다. 또한, 상기 식각액은 비피에지 산화막과 고밀도 플라즈마 실리콘 산화막에 대하여 식각 선택비를 갖는 특성을 갖는다.
즉, 상기 식각액은 개구의 확장 공정시 도전성 구조물에 포함된 금속 실리사이드 패턴의 손상을 최소한으로 방지할 수 있는 특성을 가지고 있어 이후 상기 개구에 질화막을 증착하여 스페이서를 형성하는 공정시 상기 도전성 구조물의 전기적 저항의 증가되는 현상을 미연에 방지할 수 있다.
이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (16)

  1. 중불화암모늄(NH4HF2) 0.01 내지 2중량%;
    유기산 2 내지 35중량%;
    무기산 0.05 내지 1중량%; 및
    여분의 저극성 유기용매를 포함하며, 금속 실리사이드 패턴을 덮는 산화막에 형성된 콘택홀의 폭을 확장 공정시 적용되는 실리콘 산화물 식각액.
  2. 제1항에 있어서, 상기 실리콘 산화막은 비피에스지 산화막과 고밀도 플라즈마 실리콘 산화막을 포함하고, 상기 실리콘 산화물 식각액은 상기 고밀도 플라즈마 산화막과 상기 비피에스지 산화막에 대하여 1 : 1.2 내지 2.5의 식각 선택비를 갖는 것을 특징으로 하는 실리콘 산화물 식각액.
  3. 제1항에 있어서, 상기 무기산은 염산(HCl), 질산(HNO3) 및 황산(H2SO4)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 실리콘 산화물 식각액.
  4. 제1항에 있어서, 상기 유기산은 아세트산(Acetic acid), 포름산(Formic acid), 프로피온산(Propionic acid)으로 이루어진 군으로부터 선택된 적어도 하나 를 포함하는 것을 특징으로 하는 실리콘 산화물 식각액.
  5. 제1항에 있어서, 상기 저극성 유기 용매는 디메틸포마이드(dimethylformamide), 디메틸술폭사이드(dimethyl sulfoxide), 아세토니트릴(acetonitrile), 테트라하이드로퓨란(tetrahydrofuran) 및 메틸에틸케톤(methyl ethyl ketone)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 실리콘 산화물 식각액.
  6. 제1항에 있어서, 상기 중불화암모늄 0.05 내지 1중량%, 상기 무기산 0.1 내지 1 중량%, 상기 유기산 3 내지 20중량% 및 여분의 저극성 유기용매를 포함하는 것을 특징으로 하는 실리콘 산화물 식각액.
  7. 금속 실리사이드 패턴을 포함하는 도전성 구조물들을 덮는 실리콘 산화막이 형성된 기판을 마련하는 단계;
    상기 실리콘 산화막을 제1 식각하여 상기 실리콘 산화막에 상기 도전성 구조물들 사이의 기판을 제1 폭만큼 노출시키는 예비 콘택홀을 형성하는 단계; 및
    상기 예비 콘택홀에 노출된 상기 실리콘 산화막을 실리콘 산화물 식각액을 이용하여 제2 식각함으로써 상기 제1 폭보다 넓은 제2 폭만큼 상기 기판을 노출시키는 콘택홀을 갖는 실리콘 산화막 패턴을 형성하는 단계를 포함하되,
    상기 실리콘 산화물 식각액은 중불화암모늄(NH4HF2) 0.01 내지 2중량%, 무기산 0.05 내지 1중량%, 유기산 2 내지 35중량% 및 여분의 저극성 유기용매를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  8. 제7항에 있어서, 상기 실리콘 산화막은 비피에스지 산화막과 고밀도 플라즈마 산화막을 순차적으로 적층시켜 형성하는 것을 특징으로 하는 콘택홀 형성 방법.
  9. 제8항에 있어서, 상기 비피에스지 산화막과 상기 고밀도 플라즈마 산화막은 1 : 2 내지 4인 두께 비율을 갖도록 형성하는 것을 특징으로 하는 콘택홀 형성 방법.
  10. 제8항에 있어서, 상기 콘택홀은 상기 고밀도 플라즈마 산화막을 관통하며 제1 하부 폭을 갖는 제1 콘택홀 및 상기 비피에스지막을 관통하며 상기 제1 하부 폭보다 큰 제2 하부 폭을 갖는 제2 콘택홀을 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  11. 제8항에 있어서, 상기 실리콘 산화물 식각액은 상기 고밀도 플라즈마 산화막과 상기 비피에스지 산화막에 대하여 1 : 1.2 내지 2.5의 식각 선택비를 갖는 것을 특징으로 하는 콘택홀 형성 방법.
  12. 제7항에 있어서, 상기 제2 식각은 상기 도전성 구조물에 포함된 금속 실리사이드 패턴의 측면이 노출될 때까지 수행하는 것을 특징으로 하는 콘택홀 형성 방법.
  13. 제7항에 있어서, 상기 기판은 제1 불순물 영역과 제2 불순물 영역을 포함하는 트랜지스터, 상기 제1 불순물 영역과 연결된 제1 콘택 패드 및 상기 제2 불순물 영역과 연결된 제2 콘택 패드를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  14. 제7항에 있어서, 상기 무기산은 염산(HCl), 질산(HNO3) 및 황산(H2SO4)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  15. 제7항에 있어서, 상기 유기산은 아세트산(Acetic acid), 포름산(Formic acid), 프로피온산(Propionic acid)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  16. 제7항에 있어서, 상기 저극성 유기 용매는 디메틸포마이드(dimethylformamide), 디메틸술폭사이드(dimethyl sulfoxide), 아세토니트 릴(acetonitrile), 테트라하이드로퓨란(tetrahydrofuran) 및 메틸에틸케톤(methyl ethyl ketone)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080041766A (ko) * 2006-11-08 2008-05-14 동우 화인켐 주식회사 금속막 식각액 조성물
KR101296797B1 (ko) * 2010-03-24 2013-08-14 구수진 폐태양전지로부터 고순도 폴리 실리콘을 회수하는 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8318606B2 (en) * 2009-08-25 2012-11-27 Lsi Corporation Dielectric etching
EP2748841A4 (en) * 2011-08-22 2015-10-14 1366 Tech Inc FORMULATION FOR ACIDIC CHEMICAL NUTRITION OF SILICON WAFERS
RU2534444C2 (ru) * 2013-03-05 2014-11-27 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Дагестанский Государственный Технический Университет" (Дгту) Способ удаления окисла с поверхности кремниевых пластин
KR102401486B1 (ko) 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US20170162444A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Contact resistance reduction for advanced technology nodes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070026A (ko) * 1997-01-21 1998-10-26 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
KR19990075903A (ko) * 1998-03-26 1999-10-15 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
KR20030064477A (ko) * 2002-01-28 2003-08-02 삼성전자주식회사 콘텍홀을 갖는 반도체 장치의 제조 방법
KR20050063720A (ko) * 2003-12-22 2005-06-28 소니 가부시끼 가이샤 구조체의 제작 방법 및 실리콘 산화막 에칭제

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699211A (en) * 1971-01-29 1972-10-17 Us Navy Method of preparation of rare earth (iii) phosphorus dichloridates and phosphorus dibromidates
JP3903215B2 (ja) 1998-11-24 2007-04-11 ダイキン工業株式会社 エッチング液
US6401104B1 (en) * 1999-07-03 2002-06-04 Starfish Software, Inc. System and methods for synchronizing datasets using cooperation among multiple synchronization engines
JP2001332527A (ja) 2000-05-23 2001-11-30 Daikin Ind Ltd Ｃｍｐ後洗浄液組成物
US7099896B2 (en) * 2001-04-06 2006-08-29 Patientkeeper, Inc. Synchronizing data between disparate schemas using composite version
US7761535B2 (en) * 2001-09-28 2010-07-20 Siebel Systems, Inc. Method and system for server synchronization with a computing device
US7192860B2 (en) * 2002-06-20 2007-03-20 Honeywell International Inc. Highly selective silicon oxide etching compositions
JP2004277576A (ja) 2003-03-17 2004-10-07 Daikin Ind Ltd エッチング用又は洗浄用の溶液の製造法
CN101228481B (zh) * 2005-02-25 2012-12-05 Ekc技术公司 从包括铜和低k电介体的基片上除去抗蚀剂、蚀刻残余物和氧化铜的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070026A (ko) * 1997-01-21 1998-10-26 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
KR19990075903A (ko) * 1998-03-26 1999-10-15 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
KR20030064477A (ko) * 2002-01-28 2003-08-02 삼성전자주식회사 콘텍홀을 갖는 반도체 장치의 제조 방법
KR20050063720A (ko) * 2003-12-22 2005-06-28 소니 가부시끼 가이샤 구조체의 제작 방법 및 실리콘 산화막 에칭제

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080041766A (ko) * 2006-11-08 2008-05-14 동우 화인켐 주식회사 금속막 식각액 조성물
KR101296797B1 (ko) * 2010-03-24 2013-08-14 구수진 폐태양전지로부터 고순도 폴리 실리콘을 회수하는 방법

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