KR20030064477A - 콘텍홀을 갖는 반도체 장치의 제조 방법 - Google Patents

콘텍홀을 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

콘텍홀을 갖는 반도체의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역을 노출시키는 콘텍홀 측벽에 돌출부을 형성하고, 콘텍홀 내부에 금속실리사이드막을 형성하기 위한 금속막을 물리적 증착법으로 형성하여 돌출부 아래쪽의 콘텍홀 하부측벽에 금속막이 형성되는 것을 방지하는데 그 특징이 있다. 반도체기판과 만나는 돌출부 아래쪽의 콘텍홀 하부측벽에 금속막이 형성되는 것을 방지함으로써, 후속 열공정으로 인하여 콘텍홀 상부측벽의 금속막이 반도체 기판으로 확산되는 것을 막아 접합 스파이킹(Junction spiking)을 방지 할수 있다. 접합 스파이킹을 방지 함으로써, 접합 누설전류 특성을 개선할 수 있다.

Description

콘텍홀을 갖는 반도체 장치의 제조 방법{Method of fabricating Semiconductor device having contact holes}
본 발명은 콘텍홀을 갖는 반도체 장치의 제조방법에 관한 것이다. 특히 반도체기판의 소정영역을 노출시키는 콘텍홀의 측벽에 돌출부를 형성시켜 금속실리사이드막 형성을 위한 금속막을 상기 콘텍홀 측벽에 불연속적으로 형성시키는 반도체 장치의 제조방법을 제공한다.
반도체 소자의 집적도가 증가함에 따라 콘텍홀의 크기가 점점 작아지고 있다. 이에 따라 콘텍홀을 통하여 서로 전기적으로 연결되는 도전막들 사이의 콘텍저항이 증가되어 반도체 소자의 전기적인 특성을 저하시키고 있다. 특히 반도체기판의 소정영역을 노출시키는 콘텍홀에 있어서는 상기 콘텍홀에 의해 노출된 소정영역의 표면이 이온주입, 상기 콘텍홀 형성시 건식식각등으로 인해 손상을 입어 콘텍저항이 더욱 증가하게 된다.
상기 반도체기판의 소정영역을 노출시키는 콘텍홀을 통한 콘텍저항을 줄이기 위해서 상기 노출된 활성영역의 표면에 금속실리사이드막을 형성시키는 방법이 사용되고 있다. 상기 금속실리사이드막은 상기 손상된 활성영역의 표면을 회복시키는 역할을 하며, 또한 오믹 콘텍막으로서 역할을 한다.
한편, 상기 금속 실리사이드막은 상기 콘텍홀 내부와 반도체 기판 전면에 물리적 증착법(Physical Vapor Deposition, PVD)으로 금속막을 형성한 후, 실리사이드화 공정을 진행하여 형성한다. 상기 금속막 중에 상기 콘텍홀에 의해 노출된 반도체 기판의 표면과 접하는 부분만 상기 금속실리사이드막으로 형성된다. 이때 상기 콘텍홀 하부측벽에 남아 있는 상기 금속막은 후속 열공정에 의해 상기 반도체 기판으로 확산되어 접합 스파이킹(Junction spiking)이 발생한다. 상기 접합 스파이킹 현상에 의해 접합 누설전류가 발생한다.
도 1 내지 도 3은 종래 콘텍홀을 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 이온 주입을 통해 불순물 확산층(2)을 형성시킨다. 상기 불순물 확산층(2)을 갖는 반도체 기판 상에 층간절연막(3)을 적층하고 상기 층간절연막(3)을 패터닝 하여 상기 불순물확산층(2)을 노출시키는 콘텍홀(4)을 형성시킨다. 상기 콘텍홀 내부를 포함한 반도체 기판 전면 상에 물리적 증착법(Phasical Vapor Deposition)으로 금속막(5)을 형성 시킨다. 이때 상기 금속막은 상기 물리적 증착법으로 형성하기 때문에 단차도포성이 불량하여 상기 콘텍홀 입구쪽에 오버행(overhang)을 유발해서 상기 콘텍홀 내의 상기 금속막은 상기 콘텍홀 하부측벽으로 갈수록 얇아 지게 된다.
도 2를 참조하면, 실리사이드화 공정을 진행하여 금속실리사이드막(6)을 형성 한다. 이때 금속실리사이드막(6)은 상기 콘텍홀(4)에 의해 노출된 반도체기판의 소정영역에만 형성된다. 상기 금속실리사이드막(6) 및 상기 금속막(5) 상에 화학 증착법(Chemical Vapor Deposition, CVD)으로 확산방지막(barrier metal)(7)을 콘포말하게 형성한다. 상기 확산방지막(7) 상에 상기 콘텍홀(4) 내부를 채우는 플러그 도전막(8)을 형성한다.
도 3을 참조하면, 상기 플러그 도전막(8), 상기 확산방지막(7) 및 상기 금속막(5)를 상기 층간 절연막(3)이 노출될때까지 평탄화 시켜, 플러그(8a), 확산방지막 패턴(7a) 및 측벽 금속막 패턴(5a)을 형성 시킨다. 이때 상기 실리사이드화 공정에서 반응을 하지 않고 상기 콘텍홀(4) 하부측벽에 남아 있는 측벽 금속막 패턴(5a)이 후속 열공정에 의해 상기 불순물 확산층(2)으로 확산되어 접합 스파이커(junction spiker;k)를 발생 시킨다. 상기 정션 스파이크(k)로 인해 상기 불순물 확산층(2)의 깊이가 얇아져 누설전류를 유발시킨다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판의 소정영역을 노출시키는 콘텍홀 측벽에 불연속적인 측벽금속막을 형성하여 접합 스파이킹 현상을 방지할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술를 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명은 콘텍홀을 갖는 반도체장치의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 하부 층간 절연막, 중간 층간저연막 및 상부 층간절연막을 차례로 형성하는 것을 포함한다. 상기 중간 층간절연막은 상기 하부 층간절연막 및 상기 상부 층간절연막에 비하여 상대적으로 느린 습식 식각률을 갖는 절연막으로 형성한다. 상기 상부 층간절연막, 중간 층간절연막 및 하부 층간절연막을 연속적으로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 예비 콘텍홀을 형성한다. 상기 패터닝된 층간절연막들을 습식 식각공정을 사용하여 등방성 식각하여 콘텍홀을 형성한다. 이에 따라, 상기 콘텍홀은 돌출부를 갖는 측벽 프로파일을 보인다. 이어서, 상기 콘텍홀을 포함하는 반도체기판의 전면에 물리적 증착법으로 금속막을 형성한다. 이때, 상기 콘텍홀의 측벽 상에는 상기 돌출부에 기인하여 불연속적인 금속막이 형성된다. 즉, 상기 돌출부 하부의 측벽에 상기 금속막이 형성되는 것을 방지 할 수 있다. 상기 금속실리사이드막을 갖는 반도체 기판의 전면에 확산 방지막 및 도전막을 차례로 형성한다.
이에 따라, 상기 확산방지막을 형성한 후에 열공정을 실시할지라도 상기 실리사이드막 하부의 반도체기판이 추가로 실리사이드화 되는 것을 방지 할 수 있다. 결과적으로, 상기 콘텍홀 하부의 반도체 기판에 불순물 확산영역을 형성하는 경우에, 상기 불순물 확산 영역에 접합 스파이킹이 발생하는 현상을 억제시켜 접합 누설전류 특성을 개선시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 4 내지 도 8은 본 발명에 따른 바람직한 실시예를 설명하기 위한 단면도 들이다.
도 4를 참조하면, 반도체 기판(101)의 소정영역에 불순물 이온들을 주입하여 불순물 확산층(102)을 형성시킨다. 상기 불순물 확산층(102)을 갖는 반도체 기판(101) 상에 하부 층간절연막(103), 중간 층간절연막(104) 및 상부 층간절연막(105)을 차례로 적층한다. 상기 하부 층간 절연막(103), 상기 중간 층간절연막(104) 및 상기 상부 층간절연막(105)을 건식식각을 통해 연속적으로 패터닝 하여 상기 불순물 확산층(102)의 표면을 노출시키는 예비 콘텍홀(106)을 형성한다. 상기 하부 층간절연막(103) 및 상부 층간 절연막(105)은 실리콘 산화막, 예컨데, BPSG(Boro-Phospho-Silicate-Glass)막, USG(Undoped-Slicate-Glass)막, 플라즈마 산화막 또는 고밀도 플라즈마 산화막으로 형성한다. 상기 중간 층간절연막(104)은 상기 하부 층간절연막(103) 및 상부 층간절연막(105)에 비하여 상대적으로 느린 습식 식각률을 갖는 물질막, 예컨데, 실리콘 질화막으로 형성한다. 상기 중간 층간절연막(104)은 200Å~500Å의 두께로 형성한다.
도 5를 참조하면, 패터닝된 상기 하부 층간절연막(103), 상기 중간 층간절연막(104) 및 상부 층간절연막(105)을 습식 식각공정을 사용하여 등방성 식각하여 콘텍홀(106a)을 형성한다. 이때 상기 중간 층간절연막(104)은 상기 하부 층간절연막(103) 및 상기 상부 층간절연막(105)에 비하여 습식 식각률이 느림으로, 상기 콘텍홀(106a) 측벽에 돌출되어 돌출부(120)가 형성된다. 상기 돌출부(120)는 200Å~400Å의 길이로 형성한다.
도 6을 참조하면, 상기 콘텍홀(106a) 내부를 포함하는 반도체 기판 전면에 금속막을 형성한다. 상기 금속막은 단차도포성이 불량한 물리적 증착법(Phasical Vapor Deposition)으로 형성시킨다. 이때 상기 콘텍홀(106a) 측벽 상에 형성된 상기 돌출부(120)에 기인하여 상기 금속막은 상기 콘텍홀(106a)에 측벽에 불연속적으로 형성된다. 상기 금속막은 바닥 금속막(107a) 및 측벽 금속막(107b)로 형성된다. 상기 바닥 금속막(107a)은 상기 콘텍홀(106a)에 노출된 불순물 확산층 표면에 형성되고, 상기 측벽 금속막(107b)은 상기 돌출부(120) 위쪽의 상기 콘텍홀(106a) 상부측벽 및 상기 상부 층간절연막(105)의 상에 형성된다. 이로써, 후속 열공정에 의해 상기 측벽 금속막(107b)과 상기 불순물 확산층(102)이 반응하는 것을 방지 할 수 있다. 상기 측벽금속막(107b)과 상기 불순물 확산층(102)이 후속 열공정에 의해 반응하는 것을 방지 함으로써, 상기 불순물 확산층(102)에 접합 스파이킹이 발생하는 현상을 억제시켜 접합 누설전류 특성을 개선할 수 있다. 상기 금속막(107)은 코발트(Co) 또는 탄탈륨(Ta)으로 형성한다.
도 7을 참조하면, 실리사이드화 공정을 진행하여 상기 바닥 금속막(107a)을 금속실리사이드막(108)으로 형성시킨다. 이때 상기 측벽 금속막(107b)는 실리사이드화 되지 않는다. 상기 측벽 금속막(107b) 및 상기 금속실리사이드막(108)을 갖는 상기 콘텍홀(106a) 내부를 포함하는 반도체 기판 전면 상에 화학적 증착법(Chemical Vapor Deposition)으로 콘포말하게 확산방지막(109)을 형성한다. 상기 확산방지막(109)은 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN)으로 형성한다. 상기 확산방지막(109) 상에 상기 콘텍홀(106a) 내부를 채우는 플러그 도전막(110)을 형성한다. 상기 플러그 도전막(110)은 후속 열공정에 내성이 강한 텅스텐을 사용하는 것이 바람직하다.
도 8을 참조하면, 상기 플러그 도전막(110), 상기 확산 방지막(109) 및 상기 측벽 금속막(107b)을 상기 상부 층간절연막(105)이 노출될때까지 평탄화 시켜 플러그(110a), 확산방지막 패턴(109a) 및 측벽 금속막 패턴(107c)를 형성시킨다.
상술한 바와 같이 본 발명에 따르면, 반도체기판의 불순물 확산층을 노출시키는 콘텍홀 측벽에 돌출부를 형성함으로써, 상기 콘텍홀 내부에 금속실리사이드화를 위한 금속막을 불연속적으로 형성할 수 있다. 즉 상기 콘텍홀 측벽 상에 있는 상기 돌출부 아래의 상기 콘텍홀 하부측벽에 금속막이 형성되는 것을 방지함으로써, 상기 금속막이 상기 불순물 확산층으로 확산되어 발생하는 접합 스파이킹 현상을 방지 하여 접합 누설전류 특성을 개선할 수 있다.

Claims (9)

  1. 반도체 기판의 상에 하부 층간절연막, 중간 층간절연막 및 상부 층간절연막을 차례로 형성하되, 상기 중간 층간절연막은 상기 하부 층간절연막 및 상기 상부 층간절연막에 비하여 상대적으로 느린 습식식각률을 갖는 물질막으로 형성하는 단계;
    상기 상부 층간절연막, 상기 중간 층간절연막 및 상기 하부 층간절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 예비 콘텍홀을 형성하는 단계;
    상기 상부 층간절연막, 상기 중간 층간절연막 및 상기 하부 층간절연막을 습식 식각하여 콘텍홀을 형성하되, 상기 콘텍홀의 측벽에 상기 중간 층간절연막이 돌출된 돌출부를 형성하는 단계;
    상기 콘텍홀을 갖는 반도체 기판의 전면 상에 물리적 증착법을 사용하여 금속막을 형성하여 상기 콘텍홀의 측벽에 불연속적인 금속막을 형성하는 단계; 및
    상기 금속막을 갖는 반도체기판을 열처리 하여 상기 콘텍홀의 바닥에 금속실리사이드막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 하부 층간절연막을 형성하는 단계 전에,
    상기 반도체 기판에 불순물 이온들을 주입하여 불순물 확산층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속실리사이드막을 형성하는 단계 후에,
    상기 금속 실리사이드막을 갖는 콘텍홀 내부를 포함한 반도체 기판 전면에 콘포말하게 확산 방지막을 형성하는 단계;
    상기 확산 방지막 상에 상기 콘텍홀을 채우는 플러그 도전막을 형성하는 단계; 및
    상기 플러그 도전막, 상기 확산 방지막 및 상기 금속막을 상기 상부 층간 절연막이 노출될때까지 평탄화 시키는 단계를 더 포함 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 확산 방지막은 티타늄 질화막(TiN) 또는 탄탈늄 질화막(TaN)으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 플러그 도전막은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 하부 층간절연막 및 상기 상부 층간절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 실리콘 산화막은 USG(Undoped-silicate-glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, 고밀도 플라즈마(High density plasma) 산화막 또는 플라즈마 산화막으로 형성 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 중간 층간절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법
  9. 제 1 항에 있어서,
    상기 금속막은 코발트(Co) 또는 탄탈륨(Ta)으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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KR1020020004786A KR20030064477A (ko) 2002-01-28 2002-01-28 콘텍홀을 갖는 반도체 장치의 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741991B1 (ko) * 2006-06-29 2007-07-23 삼성전자주식회사 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법

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KR100741991B1 (ko) * 2006-06-29 2007-07-23 삼성전자주식회사 실리콘 산화물 식각액 및 이를 이용한 콘택홀 형성 방법

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