KR20110010067A - 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 제 1 층간 절연막 내에 제 1 홀을 형성하는 단계; 제 1 홀 내부에 배리어막을 형성하는 단계; 제 1 플러그를 형성하기 위해 제 1 홀 내에 전도성 재료를 채우는 단계; 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 제 2 층간 절연막 내에서 제 1 플러그에 도달하는 제 2 홀을 형성하는 단계; 제 2 홀 내부의 배리어막의 상단부를 선택적으로 에칭하는 단계; 제 2 홀 내부에 제 1 플러그로 연결하기 위한 제 2 플러그를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.

Description

반도체 디바이스의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조 방법에 관한 것이다.
다층 인터커넥트 구조체 및 적층 DRAM 메모리 셀 구조와 같은 다양한 3차원 구조체는 그 소형화 및 치밀화로 인해 반도체 디바이스에 채택된다. 이러한 3차원 구조체에서, 상층쪽 전도성 부분과 하층쪽 전도성 부분을 층간 절연막을 통해 연결하기 위해 플러그가 제공된다.
예를 들어, 일본 특허 출원 제 2008-192681A 호는, DRAM의 적층 메모리 셀에서, 상층쪽 커패시터에 대한 접속을 위한 커패시턴스 콘택트 플러그 및 반도체 기판에 제공된 트랜지스터에 대한 접속을 위한 셀 콘택트 플러그가 서로 접속되는 구조와, 상층쪽 비트 라인에 대한 접속을 위한 비트 콘택트 플러그 및 반도체 기판에 제공된 트랜지스터에 대한 접속을 위한 셀 콘택트 플러그가 서로 접속되는 구조를 개시한다.
한편, 플러그들은 통상적으로 다음 방법으로 형성된다. 먼저, 층간 절연막 내에 홀이 형성되고, 이 홀 내부에 배리어막이 형성된다. 다음으로, 전도성 막이 이 홀을 채우도록 형성된다. 이후, 홀의 밖에 있는 배리어막과 전도성 막의 일부가 제거되어 의도된 플러그가 획득된다.
예를 들어, 일본 특허 출원 제 2006-66642A 호는, 층간 절연막에 제공된 홀 내부에 배리어막으로서 티타늄 질화물층을 형성하는 단계; 및 이 홀을 채우도록 텅스텐 층을 형성하는 단계를 포함한다. 이 방법에서, 텅스텐 층은, 플루오르 함유 재료를 이용한 CVD 막 형성 방법에 의해 텅스텐 층을 형성하고, 이후 텅스텐 층으로부터 플루오르를 제거하기 위해 트리트먼트를 실시한다.
본 발명자는, 복수의 플러그들을 적층하고 연결하는 방법에 다음 문제점이 있다는 것을 밝힌다.
도 8 및 도 9를 이용하여, DRAM의 적층 메모리 셀의 형성 시 셀 콘택트 플러그 상에 비트 콘택트 플러그를 형성하는 단계에 수반된 문제점이 상세한 설명에 제공될 것이다.
도 8은 셀 콘택트 플러그에 접속된 비트 콘택트 플러그를 형성하는 홀이 층간 절연 막에 형성되는 구조를 도시하는 단면도이다. 도면에서, 도면 부호 1은 실리콘 기판을, 도면 부호 2는 엘리먼트 분리 산화물막을, 도면 부호 3은 게이트 전극의 하층 부분 (다결정 실리콘) 을, 도면 부호 4는 게이트 전극의 상층 부분 (텅스텐) 을, 도면 부호 5는 실리콘 질화막을, 도면 부호 6은 다결정 실리콘 에피택셜 층을, 도면 부호 7은 층간 절연막을, 도면 부호 8은 배리어막 (질화 티타늄) 을, 도면 부호 9는 플러그 벌크 부분 (텅스텐) 을 나타낸다. 소스/드레인 영역은 도면에서 생략했다.
먼저, 통상적 방법에 따르면, 반도체 기판 상에 셀 트랜지스터가 형성되며, 층간 절연막을 관통하여 셀 콘택트 플러그 (티타늄 질화물 배리어막 (8) 및 텅스텐 벌크 부분 (9)) 가 형성되고, 다른 층간 절연막이 더 형성된다.
다음으로, 도 8에 도시된 바와 같이, 리소그래피 및 건식 에칭 기술을 이용함으로써 비트 콘택트 플러그를 형성하기 위한 홀이 층간 절연막 (7) 에 형성된다. 이때, 셀 콘택트 플러그의 티타늄 질화물 배리어막 (8) 의 상단부가 변형되고, 따라서, 티타늄 질화물의 Ti 및 건식 에칭 가스의 성분에 포함된 F를 함유한 변경층 (17) 을 형성한다.
다음으로, 티타늄 질화물막 (10) 이 이 홀 내부에 형성되고 이후 텅스텐막 (11) 이 이 홀을 채우도록 형성된다. 이후, 도 9에 도시된 바와 같이, 홀 밖의 티타늄 질화물막과 텅스텐막의 일부가 화학 기계 연마 (CMP) 등에 의해 제거됨으로써, 비트 콘택트 플러그 (티타늄 질화물 배리어막 (10) 과 텅스텐 벌크 부분 (11)) 를 형성한다. 이 비트 콘택트 플러그는 이후에 형성되는 비트 전극에 접속된다.
이와 같이 제조된 메모리 셀에서, 변경층 (17) 으로 인해 셀 콘택트 플러그와 비트 콘택트 플러그 사이에서 전도 실패 또는 저항 증가가 발생한다.
추가로, 커패시턴스 콘택트 플러그가 셀 콘택트 플러그 상에 형성되는 경우 비슷한 문제가 발생한다. 이 문제는 도 10 및 도 11을 이용하여 설명할 것이다.
도 10은 셀 콘택트 플러그에 접속된 커패시턴스 콘택트 플러그를 형성하기 위한 홀이 층간 절연막 내에 형성되는 구조를 도시하는 단면도이다.
도 9에 도시된 상술된 구조를 형성한 후, 비트 라인에 대한 접속을 위한 비트 전극 (12) 이 형성되고, 이 비트 전극 (12) 을 커버하기 위해 실리콘 질화막 (13) 이 형성되고, 그리고 층간 절연막 (14) 이 형성된다.
다음으로, 도 10에 도시된 바와 같이, 리소그래피 및 건식 에칭 기술을 이용함으로써 커패시턴스 콘택트 플러그를 형성하기 위한 홀이 층간 절연막 (14) 에 형성된다. 이때, 셀 콘택트 플러그의 티타늄 질화물 배리어막 (8) 의 상단부가 변형되고, 따라서, 질화 티타늄의 Ti 및 건식 에칭 가스의 성분에 포함된 F를 함유한 변경층 (17) 을 형성한다.
다음으로, 티타늄 질화물막 (15) 이 이 홀 내부에 형성되고, 이후 텅스텐 막 (16) 이 이 홀을 채우도록 형성된다. 이후, 도 11에 도시된 바와 같이, 홀 밖의 티타늄 질화물막과 텅스텐막의 일부가 CMP 등에 의해 제거됨으로써, 커패시턴스 콘택트 플러그 (티타늄 질화물 배리어막 (15) 과 텅스텐 벌크 부분 (16)) 를 형성한다. 이 커패시턴스 콘택트 플러그는 금속 패드 등을 통해 이후에 형성되는 커패시터 하부 전극에 접속된다.
이와 같이 제조된 메모리 셀에서, 변경층 (17) 으로 인해 셀 콘택트 플러그와 커패시턴스 콘택트 플러그 사이에서 전도 실패 또는 저항 증가가 발생한다.
일 실시형태에서, 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 제 1 층간 절연막 내에 제 1 홀을 형성하는 단계; 제 1 홀 내부에 배리어막을 형성하는 단계; 제 1 플러그를 형성하기 위해 제 1 홀 내에 전도성 재료를 채우는 단계; 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 제 2 층간 절연막 내에 제 1 플러그에 도달하는 제 2 홀을 형성하는 단계; 제 2 홀 내부의 배리어막의 상단부를 선택적으로 에칭하는 단계; 제 2 홀 내부에 제 1 플러그로 연결하기 위한 제 2 플러그를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법이 제공된다.
다른 실시형태에서, 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 제 1 층간 절연막 내에 제 1 홀을 형성하는 단계; 제 1 홀 내부에 티타늄 함유 배리어막을 형성하는 단계; 제 1 플러그를 형성하기 위해 제 1 홀 내에 전도성 재료를 채우는 단계; 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 제 2 층간 절연막 내에 제 1 플러그에 도달하는 제 2 홀을 형성하기 위해 플루오르 원자 함유 성분을 포함하는 에칭 가스를 이용하여 건식 에칭을 실시하는 단계; 배리어막의 상단부가 제 2 홀 내부에서 변형된 결과로서 형성된 변경층을 선택적으로 에칭 및 제거하는 단계; 및 제 2 홀 내부에 제 1 플러그로 연결하기 위한 제 2 플러그를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법이 제공된다.
본 발명의 상기 특징 및 이점은 첨부된 도면과 연결하여 취해진 특정 바람직한 실시형태의 다음 설명으로부터 더욱 명백해질 것이다.
실시형태에 따르면, 만족스럽게 층간 플러그가 적층되는 것이 가능하다.
도 1은 일 예시적인 실시형태를 적용함으로써 형성된 반도체 디바이스의 부분적인 단면도.
도 2는 도 1에 도시된 반도체 디바이스를 형성하는 프로세스의 단계를 설명하는데 사용된 단면도.
도 3은 도 2에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
도 4는 도 3에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
도 5는 도 1에 도시된 반도체 디바이스를 형성하는 프로세스에서 다음 단계를 설명하는데 사용된 단면도.
도 6은 도 5에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
도 7은 도 6에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
도 8은 관련 기술의 DRAM의 메모리 셀을 형성하는 프로세스의 단계를 설명하는데 사용된 단면도.
도 9는 도 8에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
도 10은 관련 기술의 DRAM의 메모리 셀을 형성하는 프로세스의 단계를 설명하는데 사용된 단면도.
도 11은 도 10에 도시된 구조를 형성하는 단계의 다음 단계를 설명하는데 사용된 단면도.
이후, 금속 플러그들을 서로 연결하는 단계를 포함하는 DRAM (Dynamic Random Access Memory) 의 제조 방법을 예시적인 실시형태로서 설명할 것이다. 특히, 하층쪽 플러그의 형성 시 티타늄 함유 배리어막이 사용되고, 이 플러그로의 접속을 위한 상층쪽 플러그의 형성 시 플루오르 원자 함유 성분을 함유한 에칭 가스를 이용한 건식 에칭에 의해 층간 절연막에 홀이 형성된다.
도 1은 커패시터 전극 보다 더 낮은, 적층된 DRAM 메모리 셀 내 있는 부분의 구조적 예 (부분적인 단면도) 를 도시한다.
도 1에서, 동일한 비트 라인 전극 (12) 에 접속된 한 쌍의 셀 트랜지스터가 실리콘 기판 (1) 상의 엘리먼트 분리 산화물막 (2) 에 의해 분할된 활성 영역에 제공된다. 각각의 셀 트랜지스터의 게이트 전극은 다결정 실리콘 하층 부분 (3) 과 텅스텐 상층 부분 (4) 을 포함한다. 다결정 실리콘 하층 부분 (3) 의 아래 부분이 반도체 기판에 형성된 트렌치 내부에 제공되고, 게이트 산화물막이 다결정 실리콘 하층 부분 (3) 의 아래 부분과 트렌치 내 반도체 기판 사이에 있다. 실리콘 기판의 각각의 게이트 전극의 사이드들 둘 모두 위에 불순물 확산층 (미도시) 이 형성된다. 불순물 함유 다결정 실리콘 에피택셜층 (6) 이 불순물 확산 층 상에 제공된다. 소스/드레인 영역은 이 불순물 확산층과 다결정 실리콘 에피택셜층 (6) 으로 형성된다. 상술된 바와 같이, 본 예시적인 실시형태의 셀 트랜지스터는 소위 트렌치 게이트 구조 및 돌출형 소스/드레인 구조를 갖는다.
각각의 셀 트랜지스터에 연결하기 위한 대한 셀 콘택트 플러그는 티타늄 질화물 배리어막 (8) 및 텅스텐 벌크 부분 (9) 을 포함하고, 다결정 실리콘 에피택셜층 (6) 에 연결된다. 비트 콘택트 플러그 (티타늄 질화물 배리어막 (10) 및 텅스텐 벌크 부분 (11)) 또는 커패시턴스 콘택트 플러그 (티타늄 질화물 배리어막 (15) 및 텅스텐 벌크 부분 (16)) 이 각각의 셀 콘택트 플러그 바로 위에 제공된다. 도 1에서, 도면 부호 5 및 13은 실리콘 질화물막을, 도면 부호 7 및 14는 층간 절연막을 나타낸다는 것을 주목한다.
상기 언급된 구조를 형성하는 방법을 도 2 내지 4를 이용하여 설명할 것이다.
도 2는 셀 콘택트 플러그에 연결된 비트 콘택트 플러그를 형성하기 위한 홀이 층간 절연막 (7) 에 형성되는 구조를 도시하는 단면도이다.
먼저, 엘리먼트 분리 산화물막 (2) 이 실리콘 기판 (1) 상에 형성된 후, 게이트 전극 (다결정 실리콘 하층 부분 (3) 및 텅스텐 상층 부분 (4)) 이 형성된다. 게이트 전극의 다결정 실리콘 하층 부분 (3) 이 게이트 산화물막 (도시 없음) 상에 형성되고, 실리콘 기판 (1) 에 제공된 트렌치를 채운다. 이후, 게이트 전극이 실리콘 질화물막 (5) 으로 커버되는 구조가 형성된다. 이러한 구조는 예를 들어, 다음 방법으로 형성될 수 있다. 먼저, 엘리먼트 분리 산화물막 (2) 이 형성되는 실리콘 기판 (1) 에 트렌치가 형성된다. 산화물막이 트렌치 내부에 형성된 후, 이 트렌치를 채우도록 다결정 실리콘막이 형성된다. 이후, 텅스텐막이 다결정 실리콘막 상에 형성되고 실리콘 질화물막이 더 형성된다. 그 뒤에, 이 적층된 필름이 게이트 형상으로 패터닝된다. 이후, 실리콘 질화물막이 형성되어 이 게이트 패턴을 커버하고, 이후, 다시 에칭된다. 결과적으로, 실리콘 질화물막으로 커버된 게이트 전극을 획득한다.
다음으로, 실리콘 기판 (1) 상에 다결정 실리콘 에피택셜층 (6) 을 형성하기 위해 선택적 성장이 실시된다.
다음으로, 다결정 실리콘 에피택셜층 (6) 과 다결정 실리콘 에피택셜층의 아래의 실리콘 기판 (1) 의 일부 각각에 불순물이 이온주입됨으로써, 소스/드레인 영역 (미도시) 을 형성한다.
다음으로, 실리콘 산화물막과 같은 층간 절연막이 형성되고 실리콘 질화물막 (5) 의 상부 표면이 노출될 때까지 CMP 처리된다. 이후, 실리콘 산화물막과 같은 층간 절연막이 다시 한번 형성된다.
다음으로, 콘택트 홀이 이 층간 절연막에 형성된다. 이때, 게이트 전극들 사이의 홀의 위치는, 실리콘 질화물막 (5) 과 층간 절연막 (예를 들어, 실리콘 산화물막) 사이의 에칭 속도의 차로 인해 자기 정렬 방식으로 결정된다.
다음으로, 티타늄 질화물막 (8) 이 콘택트 홀 내부에 형성된 후, 텅스텐 막 (9) 이 콘택트 홀을 채우도록 형성된다. 그 뒤에, 홀 밖의 티타늄 질화물막과 텅스텐 막의 일부를 제거하기 위해 CMP가 실시된다. 결과적으로, 셀 콘택트 플러그 (티타늄 질화물 배리어막 (8) 및 텅스텐 벌크 부분 (9)) 가 획득된다.
다음으로, 셀 콘택트 플러그를 커버하기 위한 층간 절연막이 형성된다. 도 2에서, 이 층간 절연막은, 셀 콘택트 플러그가 형성되기 전에 형성된 층간 절연막과 통합적으로 도시된다.
다음으로, 도 2에 도시된 바와 같이, 비트 콘택트 플러그를 형성하기 위한 홀이, 리소그래피 및 건식 에칭 기술의 이용에 의해 층간 절연막 (7) 에 형성된다. 이때, 셀 콘택트 플러그의 티타늄 질화물 배리어막 (8) 의 상단부가 변형되고, 따라서 티타늄 질화물의 Ti와 건식 에칭 가스의 성분들에 함유된 F가 변경층 (17) 을 형성한다.
다음으로, 도 3에 도시된 바와 같이, 변경층 (17) 은 염소, 붕소 3염화물 및 아르곤을 함유한 에칭 가스를 이용하여 금속 건식 에칭 장치에 의해 선택적으로 건식 에칭되고 제거된다. 건식 에칭 조건은, 예를 들어, 10 mTorr (1.33 Pa) 의 압력, 800 W의 소스 전력, 100 W의 바이어스 전력, 80/80/80 sccm (표준 ㎤/min) 의 에칭 가스 (Cl2/BCl3/Ar) 유량으로 설정될 수 있다.
다음으로, 티타늄 질화물막 (10) 이 이 홀의 내부에 형성된 후, 텅스텐 막 (11) 이 이 홀을 채우도록 형성된다. 그 뒤에, 도 4에 도시된 바와 같이, 홀 밖의 티타늄 질화물막과 텅스텐 막의 일부를 제거하기 위해 CMP가 실시됨으로써, 비트 콘택트 플러그 (티타늄 질화물 배리어막 (10) 및 텅스텐 벌크 부분 (11)) 를 형성한다. 이 비트 콘택트 플러그는 이후에 형성되는 비트 전극에 연결된다.
상술된 방법에 따라서, 어떤 전도 실패 또는 저항 증가를 발생시키지 않고 셀 콘택트 플러그 및 비트 콘택트 플러그를 서로 만족스럽게 연결하는 것이 가능하다.
이후, 커패시턴스 콘택트 플러그를 후속적으로 형성할 때까지의 단계를 도 5 내지 도 7을 이용하여 설명할 것이다.
비트 전극 (12)(텅스텐) 이 비트 콘택트 플러그 (티타늄 질화물 배리어막 (10) 및 텅스텐 벌크 부분 (11)) 상에 형성되고, 이 비트 전극 (12) 이 실리콘 질화물막 (13) 으로 커버되는 구조가 형성된다. 이 구조는 다음 방법으로 형성될 수 있다. 먼저, 텅스텐막이 형성되고 실리콘 질화물막이 그 위에 형성된다. 이후, 이 적층막이 패터닝된다. 다음으로, 실리콘 질화물막이 형성되어 이 패턴을 커버하고, 다시 에칭된다. 결과적으로, 실리콘 질화물막으로 커버된 비트 전극이 획득된다.
다음으로, 실리콘 산화물막 등으로 이루어진 층간 절연막 (14) 이 형성된다.
다음으로, 도 5에 도시된 바와 같이, 리소그래피 및 건식 에칭 기술을 이용함으로써 커패시턴스 콘택트 플러그를 형성하기 위해 사용된 홀이 층간 절연막 (14) 에 형성된다. 이때, 셀 콘택트 플러그의 티타늄 질화물 배리어막 (8) 의 상단부가 변경되고, 따라서 티타늄 질화물의 Ti와 건식 에칭 가스의 성분에 포함된 F 를 함유한 변경층 (17) 이 형성된다.
다음으로, 도 6에 도시된 바와 같이, 변경층 (17) 이 염소, 붕소 3염화물 및 아르곤을 함유한 에칭 가스를 이용하여 금속 건식 에칭 장치에 의해 선택적으로 건식 에칭되고 제거된다. 건식 에칭 조건은, 예를 들어, 10 mTorr (1.33 Pa) 의 압력, 800 W의 소스 전력, 100 W의 바이어스 전력, 80/80/80 sccm (표준 ㎤/min) 의 에칭 가스 (Cl2/BCl3/Ar) 유량으로 설정될 수 있다.
다음으로, 티타늄 질화물막 (15) 이 이 홀의 내부에 형성된 후, 텅스텐 막 (16) 이 이 홀을 채우도록 형성된다. 그 뒤에, 도 7에 도시된 바와 같이, 홀 밖의 티타늄 질화물막과 텅스텐 막의 일부를 제거하기 위해 CMP가 실시됨으로써, 커패시턴스 콘택트 플러그 (티타늄 질화물 배리어막 (15) 및 텅스텐 벌크 부분 (16)) 를 형성한다. 이 커패시턴스 콘택트 플러그는 금속 패드 등을 통해 이후에 형성되는 저장 커패시터 하부 전극에 연결된다.
지금까지 설명된 바와 같이, 본 예시적인 실시형태에서, 플러그의 배리어막의 상단부에 돌출되는 변경층은 건식 에칭에 의해 아래쪽 플러그에 도달하는 홀을 형성할 때 에칭되어 떨어져 나간다. 이후, 아래쪽 플러그에 연결하기 위한 위쪽 플러그가 이 홀 내부에 형성된다. 결과적으로, 아래쪽 플러그와 위쪽 플러그 사이의 연결 부분에서의 저항의 증가와 전도 실패를 방지할 수 있고 만족스러운 상호접속을 달성한다.
변경층의 형성은, 티타늄 질화물막과 같은 티타늄 함유 배리어막이 아래쪽 플러그의 배리어막으로서 사용되고, 플루오르 원자 함유 성분을 함유한 에칭 가스를 이용한 건식 에칭이 아래쪽 플러그에 도달하는 홀을 형성할 때 에칭으로서 실시되는 경우에 주목할만하다. 플루오르 원자 함유 성분으로서, 산화물막 에칭을 위해 사용되는 일반적인 에칭 가스 성분을 이용하는 것이 가능하다. 에칭 가스 성분의 예는 CF4, CHF3 및 C4F8을 포함한다. 이 경우, 변경층은 에칭 가스 성분으로부터 비롯된 플루오르 (F) 및 배리어막으로부터 비롯된 티타늄 (Ti) 을 포함한다.
상술된 바와 같이 Ti 및 F를 함유하는 이러한 변경층의 경우, 염소, 붕소 3염화물 및 수소 염화물 중 적어도 하나를 함유한 에칭 가스를 이용하여 건식 에칭함으로써 아래쪽 플러그의 벌크 부분 (예를 들어, 텅스텐 벌크 부분) 에 대하여 변경층을 선택적으로 에칭하는 것이 가능하다. 이 에칭 가스는, 필연적으로, 아르곤, 질소 또는 헬륨과 같은 불활성 가스를 포함한다.
다음의 3가지 방법들 중 하나에서 건식 에칭 처리가 실시될 수 있다. 첫번째 방법은, 위쪽 홀을 생성하기 위해 절연막 건식 에칭장치를 이용한 후, 변경층을 제거하기 위해 절연막 건식 에칭장치로부터 분리된 금속 건식 에칭장치를 이용하는 방법이다. 두번째 방법은, 절연막 에칭 챔버 내부에 위쪽 홀을 생성한 후, 금속 에칭 챔버 내부의 변경층을 제거하기 위해 절연막 에칭 챔버와 금속 에칭 챔버를 구비한 건식 에칭장치를 이용하는 방법이다. 세번째 방법은, 이 에칭 챔버 내부에 위쪽 홀을 생성한 후, 변경층을 제거하기 위해 절연막 건식 에칭 가스 라인과 금속 건식 에칭 가스 라인을 동일한 에칭 챔버에 연결함으로써 구성된 건식 에칭장치를 이용하는 방법이다.
일반적으로, 앞쪽으로 테이퍼링된 형상 (홀의 내부 직경이 바닥을 향해 감소하는 형상) 으로 홀이 생성된다. 따라서, 아래쪽 플러그 (예를 들어, 티타늄 질화물막 및 텅스텐 벌크 부분) 의 윗부분이 변경층의 제거 시 비선택적인 에칭의 조건 하에서 파진다면, 아래쪽 플러그의 상단부는 더 작아진다. 즉, 아래쪽 플러그와 위쪽 플러그 사이의 접촉의 영역이 감소하며, 따라서, 연결 부분에서의 저항 증가를 유발한다. 대조적으로, 벌크 부분에 대한 배리어막을 따라 변경층을 선택적으로 건식 에칭 및 제거함으로써 접촉 영역의 감소로 인한 연결 저항의 증가를 방지할 수 있다. 도 3 및 도 6에 도시된 바와 같이, 배리어막의 상단부가 아래쪽 플러그의 상단부 내의 벌크 부분의 상단부에 대하여 리세스되는 형상으로 형성되고, 따라서, 벌크 부분이 돌출된다. 따라서, 이 돌출 부분의 사이드 표면의 형성으로 인해 위쪽 플러그 모두와 접촉하는 영역이 더욱 커지게 할 수 있다.
상술된 예시적인 실시형태를 DRAM 메모리 셀에서 플러그들의 서로에 대한 접속으로 제한하는 것은 아니지만, 다층 인터커넥트 구조와 같이 다른 구조를 제조하는 프로세스에서도 플러그들을 서로에 대하여 연결하는 단계에 적용가능하다.
본 발명은 상기 실시형태로 제한되지 않지만, 본 발명의 범위 및 정신으로부터 벗어나지 않고 수정 및 변경될 수도 있다.
1 실리콘 기판 2 엘리먼트 분리 산화물막
3 게이트 전극의 하층 부분 (다결정 실리콘) 4 상층 부분 (텅스텐)
5 실리콘 질화막 6 다결정 실리콘 에피택셜 층
7 층간 절연막 8 배리어막 (질화 티타늄)
9 플러그 벌크 부분 (텅스텐)

Claims (12)

  1. 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내에 제 1 홀을 형성하는 단계;
    상기 제 1 홀 내부에 배리어막을 형성하는 단계;
    제 1 플러그를 형성하기 위해 상기 제 1 홀 내에 전도성 재료를 채우는 단계;
    상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 내에 상기 제 1 플러그에 도달하는 제 2 홀을 형성하는 단계;
    상기 제 2 홀 내부의 상기 배리어막의 상단부를 선택적으로 에칭하는 단계; 및
    상기 제 2 홀 내부에 상기 제 1 플러그로 연결하기 위한 제 2 플러그를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내에 제 1 홀을 형성하는 단계;
    상기 제 1 홀 내부에 티타늄 함유 배리어막을 형성하는 단계;
    제 1 플러그를 형성하기 위해 상기 제 1 홀 내에 전도성 재료를 채우는 단계;
    상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 내에 상기 제 1 플러그에 도달하는 제 2 홀을 형성하기 위해 플루오르 원자 함유 성분을 포함하는 에칭 가스를 이용하여 건식 에칭을 수행하는 단계;
    상기 배리어막의 상단부가 상기 제 2 홀 내부에서 변형된 결과로서 형성된 변경층을 선택적으로 에칭 및 제거하는 단계; 및
    상기 제 2 홀 내부에 상기 제 1 플러그로 연결하기 위한 제 2 플러그를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 배리어막의 상단부가 상기 전도성 재료의 상단부에 대하여 리세스되도록 상기 선택적인 에칭이 수행되는, 반도체 디바이스 제조 방법.
  4. 제 2 항에 있어서,
    상기 배리어막의 상단부가 상기 전도성 재료의 상단부에 대하여 리세스되도록 상기 선택적인 에칭이 수행되는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 선택적인 에칭은 염소, 붕소 3염화물 및 수소 염화물 중 적어도 하나를 함유한 에칭 가스를 이용한 건식 에칭인, 반도체 디바이스 제조 방법.
  6. 제 2 항에 있어서,
    상기 선택적인 에칭은 염소, 붕소 3염화물 및 수소 염화물 중 적어도 하나를 함유한 에칭 가스를 이용한 건식 에칭인, 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 배리어막은 티타늄 질화물막인, 반도체 디바이스 제조 방법.
  8. 제 2 항에 있어서,
    상기 배리어막은 티타늄 질화물막인, 반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 전도성 재료는 금속인, 반도체 디바이스 제조 방법.
  10. 제 2 항에 있어서,
    상기 전도성 재료는 금속인, 반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    상기 전도성 재료는 텅스텐인, 반도체 디바이스 제조 방법.
  12. 제 2 항에 있어서,
    상기 전도성 재료는 텅스텐인, 반도체 디바이스 제조 방법.
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