CN1276488C - 避免漏极/源极延伸区的超浅层结发生漏电流的方法 - Google Patents
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Abstract
一种避免一漏极/源极延伸区的一超浅层结发生漏电流的方法，先于一基底上形成一栅极，再于该基底中形成该漏极/源极延伸区；接着形成一衬垫层以覆盖该基底，并在于该栅极两侧形成一L形间隔壁后，移除未被该L形间隔壁覆盖的该衬垫层；最后同时于该基底中形成一梯状漏极/源极延伸区与一漏极/源极，再形成一金属硅化物层；本发明运用多次的离子注入工艺，使MOS晶体管具有一阶梯状轮廓的梯状漏极/源极延伸区，适度增加了金属硅化物层与源极/漏极的底部的距离，因此可避免金属硅化物层于漏极/源极延伸区的该超浅层结产生过大的漏电流的问题，并能防止该MOS晶体管发生贯通的现象，以在增加集成电路积集度的同时，达到确保产品效能的目的，进而提升产品竞争力。
Description
技术领域
本发明涉及半导体制造技术，提供一种于一基底上制作一金氧半导体晶体管(metal-oxide semiconductor transistor，MOS transistor)的方法，尤指一种具有一梯状漏极/源极延伸区(step source/drain extension)的MOS晶体管的制作方法，以降低由于自行对准硅化物工艺所产生的结漏电流。
背景技术
金氧半导体晶体管(metal-oxide semiconductor transistor，MOStransistor)是现今半导体产品的中相当重要的电子元件，其电性表现关系到集成电路品质好坏的重要关键。MOS晶体管乃是由栅极、源极、漏极、以及底材电极所构成的四接点电子元件，并通过对栅极施加一大于起始电压的栅极电压，使源极与漏极之间的通道形成强反转，进而导通源极与漏极，并藉此达到控制开关的运作目的。
请参考图1，图1为习知MOS晶体管的示意图。如图1所示，一MOS晶体管10包含有一基底12，一栅极氧化层14位于基底12之上，一栅极16位于栅极氧化层14之上，一轻掺杂漏极(lightly doped drain，LDD)24分别设于栅极16两侧的基底12内，一间隔壁20设于栅极16的两侧，以及一源极18a与一漏极18b分别设于间隔壁20两侧的基底12内。其中，栅极16与源极18a/漏极18b上会分别设有接触插塞(contact plug，未显示)，以电连接MOS晶体管10与其他金属导电层(未显示)。此外，一般在形成接触插塞之前，会先在栅极16与源极18a/漏极18b上形成一金属硅化物层22，然后再形成该接触插塞于金属硅化物层22上，以降低栅极16及源极18a/漏极18b与该接触插塞的接触电阻。
由于轻掺杂漏极24因具有较高的阻值(resistivity)而导电性不佳，故在工艺线宽小于0.18微米(micron)时，会以一超浅层结(ultra shallowjunction，USJ，未显示于图1中)取代图1中的轻掺杂漏极24。由于集成电路的积集度需求日益提升，晶体管的尺寸亦随之缩小，以增加单位面积内的晶体管数目。然而当该超浅层结的接合深度变浅时，亦会缩短金属硅化物层22与源极18a/漏极18b的底部的距离，造成金属硅化物层22中的金属原子扩散(diffuse)至基底12中，导致MOS晶体管10的漏电流(leakage current)的增加。此外，当栅极16的宽度因晶体管尺寸的缩小而降低时，栅极16两侧的该超浅层结亦容易因过于接近而发生贯通(punch through)的现象，造成产品功能(performance)的降低。
发明内容
因此本发明的主要目的在于提供一种金氧半导体晶体管(metal-oxidesemiconductor transistor，MOS transistor)的制作方法。
本发明的次要目的在于提供一种避免一金氧半导体晶体管(metal-oxidesemiconductor transistor，MOS transistor)的一漏极/源极延伸区(source/drain extension)的一超浅层结(ultra shallow junction)发生漏电流(leakage current)的方法。
在本发明的最佳实施例中，先于一硅基底上依序形成一栅极氧化层与一栅极，再进行一第一离子注入(implantation)工艺，以于该硅基底中形成该漏极/源极延伸区，随后形成一衬垫层(liner layer)，以覆盖该硅基底。接着于该衬垫层上依序沉积一介电层与一牺牲层，并随即进行一第一蚀刻工艺，以于该栅极两侧形成一弧形间隔壁(arc-shape spacer)，且同时将该栅极上方的该介电层与该牺牲层移除。之后进行一第二蚀刻工艺，将该弧形间隔壁中的该牺牲层移除，以于该栅极两侧形成一L形间隔壁(L-shape spacer)。接着进行一第三蚀刻工艺以移除未被该L形间隔壁覆盖的该衬垫层，并随后进行一第二离子注入工艺，以同时于该硅基底中形成一梯状漏极/源极延伸区(stepsource/drain extension)与一漏极/源极(source drain)。最后进行一自行对准金属硅化物(self-aligned silicide，salicide)工艺，以于该栅极顶面以及该漏极/源极正上方的该硅基底表面形成一金属硅化物层(silicidelayer)。其中，该漏极/源极延伸区、该梯状漏极/源极延伸区与该漏极/源极呈一阶梯状轮廓(gradient profile)。
由于本发明的制作方法运用多次的离子注入工艺，而使所制作的MOS晶体管具有与该漏极/源极延伸区及该漏极/源极共呈一阶梯状轮廓的该梯状漏极/源极延伸区，适度增加了该金属硅化物层与该源极/漏极的底部的距离，故可有效避免该金属硅化物层于该漏极/源极延伸区的一超浅层结(ultra shallowjuction)产生过大的漏电流(leakage current)的问题，并能防止该MOS晶体管发生贯通(punch through)的现象。因此当晶体管的尺寸日益缩小以增加单位面积内的晶体管数目时，本发明的制作方法可在增加集成电路积集度的同时，达到确保产品效能(performance)的目的，进而提升产品竞争力。
附图说明
图1为习知MOS晶体管的示意图；
图2至图8为本发明制作一MOS晶体管的方法示意图。
图示的符号说明：
10晶体管 12基底
14栅极氧化层 16栅极
18a源极 18b漏极
20间隔壁 22金属硅化物层
24轻掺杂漏极 40硅基底
42栅极氧化层 44栅极
46漏极/源极延伸区 48衬垫层
50介电层 52牺牲层
54弧形间隔壁 56L形间隔壁
58梯状漏极/源极延伸区 60漏极/源极
62金属层 64金属硅化物层
具体实施方式
请参考图2至图8，图2至图8为本发明制作一金氧半导体晶体管(metal-oxide semiconductor transistor，MOS transistor)的方法示意图。如图2所示，首先于一硅基底40上依序形成一栅极氧化层42与一多晶硅栅极44，接着进行一第一离子注入(implantation)工艺，以于该硅基底中形成一漏极/源极延伸区(source/drain extension，SDE)46，然后形成一由二氧化硅(silicon oxide layer)所构成的衬垫层(liner layer)48，覆盖于硅基底40之上。在本发明的最佳实施例中，漏极/源极延伸区46的掺入杂质包含有砷原子(arsenic，As)或磷原子(phosphorus，P)，而在本发明的另一实施例中，漏极/源极延伸区46的掺入杂质亦可为氟化硼离子(BF2+)、硼原子(boron，B)或铟原子(Indium，In)。除此之外，在本发明的另一实施例中，栅极44的两侧亦可各包含一偏移间隔壁(offset spacer，未显示于图中)。
如图3所示，接着于衬垫层48上依序沉积一由氮化物(nitride layer)所构成的介电层50，以及一由多晶硅(polysilicon)所构成的牺牲层52。如图4所示，随后以衬垫层48作为一停止层(stop layer)，进行一第一蚀刻工艺，以于栅极44两侧形成一弧形间隔壁(arc-shape spacer)54，并同时将栅极44上方的介电层50与牺牲层52移除。
然后如图5所示，以介电层50作为一停止层，进行一第二蚀刻工艺，将弧形间隔壁54中的牺牲层(sacrificial layer)52移除，以使剩余的介电层50于栅极44两侧形成一L形间隔壁(L-shape spacer)56。随即进行一第三蚀刻工艺，移除未被L形间隔壁56覆盖的衬垫层48，以同时暴露栅极44以及部分的漏极/源极延伸区(SDE)46。
如图6所示，随后再以砷原子或磷原子作为掺入杂质，进行一第二离子注入工艺，以同时于硅基底40中形成一梯状漏极/源极延伸区(stepsource/drain extension)58与一漏极/源极(source drain)60。在本发明的另一实施例中，梯状漏极/源极延伸区58与一漏极/源极60的掺入杂质亦可为氟化硼离子、硼原子或铟原子。其中，梯状漏极/源极延伸区58的深度与宽度，分别由介电层50的厚度与L形间隔壁56的宽度所定义，而且相电连接的漏极/源极延伸区46、梯状漏极/源极延伸区58与漏极/源极60呈一阶梯状轮廓(gradient profile)。
如图7所示，接着形成一金属层62，覆盖于硅基底40之上。在本发明的最佳实施例中，金属层62由钴金属(cobalt，Co)所构成。如图8所示，之后先进行一第一快速热处理(rapid thermal process，RTP)工艺，促使金属层62与硅基底40的表面接触的部份进行反应，再进行一湿蚀刻(wet etching)工艺，去除未与硅基底40表面产生反应的金属层62。最后进行一第二快速热处理工艺，以于栅极44顶面以及漏极/源极60正上方的硅基底44表面形成一金属硅化物层(silicide layer)64。而此一形成金属硅化物层64的方法，即为俗称的自行对准金属硅化物(self-aligned silicide，salicide)工艺。
如前所述，由于集成电路的积集度需求日益提升，晶体管的尺寸也随之缩小以增加单位面积内的晶体管数目，相对地亦造成漏极/源极延伸区46的深度变浅，而形成一超浅层结(ultra shallow junction)。然而相较于习知技术，由于本发明运用多次的离子注入工艺，而使所制作的MOS晶体管具有与漏极/源极延伸区46及漏极/源极60共呈一阶梯状轮廓的梯状漏极/源极延伸区58，适度增加了金属硅化物层64与源极/漏极60的底部的距离，因此可避免金属硅化物层64于漏极/源极延伸区46的该超浅层结产生过大的漏电流(leakagecurrent)的问题，并能防止该MOS晶体管发生贯通(punch through)的现象，以在增加集成电路积集度的同时，达到确保产品效能(performance)的目的，进而提升产品竞争力。
以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (21)
1.一种于一基底上制作一MOS晶体管的方法，其特征是：该方法包含有下列步骤：
于该基底上依序形成一栅极氧化层与一栅极；
进行一第一离子注入工艺，以于该基底中形成一第一掺杂区；
形成一衬垫层覆盖该基底；
于该衬垫层上依序沉积一介电层与一牺牲层；
进行一第一蚀刻工艺，以于该栅极两侧形成一弧形间隔壁，并同时移除该栅极上方的该介电层与该牺牲层；
进行一第二蚀刻工艺，以将该弧形间隔壁中的该牺牲层移除，以于该栅极的两侧各形成一L形间隔壁；
进行一第三蚀刻工艺，以移除未被该L形间隔壁覆盖的该衬垫层。
进行一第二离子注入工艺，以同时于该基底中形成一与该第一掺杂区呈一阶梯状轮廓的第二掺杂区；以及
进行一自行对准金属硅化物工艺，以于该栅极顶面以及该第二掺杂区正上方的该基底表面形成一金属硅化物层。
2.如权利要求1所述的方法，其特征是：该基底为一硅基底。
3.如权利要求1所述的方法，其特征是：该栅极的两侧各包含一偏移间隔壁。
4.如权利要求1所述的方法，其特征是：该衬垫层、该介电层与该牺牲层分别为一二氧化硅层、一氮化物层与一多晶硅层。
5.如权利要求1所述的方法，其特征是：该第一与第二蚀刻工艺分别以该衬垫层与该介电层作为一停止层。
6.如权利要求1所述的方法，其特征是：该第一掺杂区当作该MOS晶体管的一漏极/源极延伸区，而该第二掺杂区包含有该MOS晶体管的一梯状漏极/源极延伸区与一漏极/源极，用以避免该金属硅化物层产生过大的漏电流。
7.如权利要求6所述的方法，其特征是：该梯状漏极/源极延伸区的深度与宽度分别由该介电层的厚度与该L形间隔壁的宽度所决定。
8.如权利要求6所述的方法，其特征是：形成该金属硅化物层的方法包含有下列步骤：
于该栅极顶面以及该漏极/源极正上方的该基底表面形成一金属层；
进行一第一快速热处理工艺；
进行一湿蚀刻工艺，去除于该基底表面未反应的该金属层；以及
进行一第二快速热处理工艺。
9.如权利要求8所述的方法，其特征是：该金属层为一钴金属层。
10.如权利要求1所述的方法，其特征是：该第一掺杂区与该第二掺杂区的掺入杂质包含有砷原子或磷原子。
11.如权利要求1所述的方法，其特征是：该第一掺杂区与该第二掺杂区的掺入杂质包含有氟化硼离子、硼原子或铟原子。
12.一种于一基底上制作一MOS晶体管的方法，其特征是：该方法包含有下列步骤：
于该基底上依序形成一栅极氧化层与一栅极；
进行一第一离子注入工艺，以于该基底中形成一第一掺杂区；
形成一衬垫层以覆盖该基底；
于该衬垫层上依序沉积一介电层与一牺牲层；
进行一第一蚀刻工艺，以于该栅极两侧形成一弧形间隔壁，并同时移除该栅极上方的该介电层与该牺牲层；
进行一第二蚀刻工艺，以将该弧形间隔壁中的该牺牲层移除，以于该栅极两侧形成一L形间隔壁；
进行一第三蚀刻工艺，以移除未被该L形间隔壁覆盖的该衬垫层；
进行一第二离子注入工艺，以同时于该基底中形成一第二掺杂区与一第三掺杂区，且该第二掺杂区以及第三掺杂区与第一掺杂区呈一阶梯状轮廓；以及
进行一自行对准金属硅化物工艺，以于该栅极顶面以及该第三掺杂区正上方的该基底表面形成一金属硅化物层。
13.如权利要求12所述的方法，其特征是：该基底为一硅基底。
14.如权利要求12所述的方法，其特征是：该第一掺杂区、第二掺杂区与第三掺杂区分别当作该MOS晶体管的一漏极/源极延伸区、一梯状漏极/源极延伸区与一漏极/源极，而该第二掺杂区则用来避免该金属硅化物层产生过大的漏电流。
15.如权利要求12所述的方法，其特征是：该衬垫层、该介电层与该牺牲层分别为一二氧化硅层、一氮化物层与一多晶硅层。
16.如权利要求12所述的方法，其特征是：该第二与第三蚀刻工艺分别以该衬垫层与该介电层作为一停止层。
17.如权利要求12所述的方法，其特征是：该第一掺杂区、该第二掺杂区以及该第三掺杂区的掺入杂质包含有砷原子或磷原子。
18.如权利要求12所述的方法，其特征是：该第一掺杂区、该第二掺杂区以及该第三掺杂区的掺入杂质包含有氟化硼离子、硼原子或铟原子。
19.如权利要求14所述的方法，其特征是：该第二掺杂区的深度与宽度分别由该介电层的厚度与该L形间隔壁的宽度所决定。
20.如权利要求12所述的方法，其特征是：形成该金属硅化物层的方法包含有下列步骤：
于该栅极顶面以及该漏极/源极正上方的该基底表面形成一金属层；
进行一第一快速热处理工艺；
进行一湿蚀刻工艺，去除于该基底表面未反应的该金属层；以及
进行一第二快速热处理工艺。
21.如权利要求20所述的方法，其特征是：该金属层为一钴金属层。
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